KR100641501B1 - 반도체 디바이스의 금속 라인 형성 방법 - Google Patents

반도체 디바이스의 금속 라인 형성 방법 Download PDF

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Abstract

본 발명은 반도체 디바이스의 금속 라인 형성 방법에 관한 것으로, 금속 라인 상에 PE-CVD 막을 증착하고, PE-CVD 막 증착 후 플라즈마 에치백 공정을 실시하여 스페이서를 형성하며, 스페이서가 형성된 금속 라인 상부면에 대해 고밀도 플라즈마를 이용한 HDP-CVD 막을 증착하는 것을 특징으로 한다. 본 발명에 의하면, 반도체 소자의 금속 라인 형성시 발생되는 금속 라인 공격으로부터의 피해를 미연에 방지함으로써, 반도체 수율을 향상시키는 효과가 있다.

Description

반도체 디바이스의 금속 라인 형성 방법{METHOD FOR FORMING A METAL LINE OF SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래의 전형적인 반도체 디바이스 금속 라인 형성 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 바람직한 일 실시예에 따른 반도체 디바이스 금속 라인 형성 방법을 설명하기 위한 공정 단면도,
도 2ca는 본 발명의 다른 실시예로서, 플라즈마 에치백 공정이 적용된 반도체 디바이스 금속 라인 형성 방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
20 : 산화막 22 : 금속 라인
24 : PE-CVD 막 26 : HDP-CVD 막
본 발명은 반도체 디바이스의 금속 라인 형성 기술에 관한 것으로, 특히, 금속 라인 측벽으로의 양이온 공격을 방지하는데 적합한 반도체 디바이스의 금속 라인 형성 방법에 관한 것이다.
최근의 반도체 로직 공정은 디바이스 집적화에 따른 금속 라인 미세화로 인해 Rs 측면에서 디바이스 타겟을 맞추는데 매우 큰 어려움을 안고 있다.
이러한 문제를 해결하기 위하여 금속층 높이를 높이게 되는데, 이 경우는 후속 공정인 IMD 층을 형성할 경우 종횡비(aspect ratio)의 증가로 인하여 보이드(void) 문제를 야기시키게 된다.
결국, 이러한 보이드 문제를 해결하기 위해 현재 개발되어진 공정이 HDP(High Density Plasma)를 이용한 CVD 기술이라 할 수 있을 것이다.
HDP CVD 공정이라 함은 식각 및 증착 공정이 동시에 이루어지면서 막질의 스텝 커버리지(step coverage)를 극대화시키는 기술이라 할 수 있다.
이와 같은 공정의 특징은 종횡비가 증가함에 따라 식각 특성을 강화시키는 증착 조건을 셋업하게 되는데, 이 역시 반대 급부로 문제점을 유발시키게 된다.
즉, 도 1a의 금속 라인(12) 형성 이후 도 1b에 도시한 바와 같이 식각 특성을 강화시킴에 따라 Ar 스퍼터 식각시 해리된 많은 양의 전자(electron)들이 금속 측벽에 차지(charge-up)되고, 이후 이동성이 떨어진 Ar 양이온들이 전자들로 대전된 금속 라인(12)을 공격하게 되는, 소위 금속 라인 공격(attack)이 발생하게 되는 것이다.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 반도체 금속 라인 형성 후 PE-CVD 막질을 선 증착하고 HDP CVD 막질을 후 증착함으로써, 금속 라인 측벽으로의 Ar+ 공격을 방지하여 제품 수율을 향상시키도록 한 반도체 디바이스의 금속 라인 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 소자의 금속 라인 형성 방법으로서, 상기 금속 라인 상에 PE-CVD 막을 증착하는 단계와, 상기 PE-CVD 막 증착 후 플라즈마 에치백 공정을 실시하여 스페이서를 형성하는 단계와, 상기 스페이서가 형성된 금속 라인 상부면에 대해 고밀도 플라즈마를 이용한 HDP-CVD 막을 증착하는 단계를 포함하는 반도체 소자의 금속 라인 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2c는 본 발명의 바람직한 일 실시예에 따른 반도체 디바이스 금속 라인 형성 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에서는 마련된 산화막(20) 상에 금속 라인(22)을 형성한다. 이러한 금속 라인(22)의 형성은, 포토 마스킹 공정, 플라즈마 식각 및 패터닝 공정, 세정 공정 등이 포함되어 이루어지며, 이러한 공정 과정의 구체적인 내용은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있는 바, 그 설명을 생략하기로 한다.
이후, 도 2b에 도시한 바와 같은 PE-CVD(Plasma Enhansed-CVD) 막(24)을 금속 라인(22) 상에 증착한다. 이때, 이러한 PE-CVD 막(24)은 플라즈마를 이용한 저온 공정에 의해 소정 두께, 예컨대, 500Å 미만의 두께로 증착되는 것을 특징으로 한다.
그리고, 도 2c에서는, 이러한 PE-CVD 막(24) 상에 HDP-CVD(High Density Plasma-CVD) 막(26)을 증착한다. HDP-CVD 공정이라 함은, 전술한 바와 같이, 고밀도 플라즈마를 이용하여 증착 및 식각 공정을 동시에 수행함으로써 막질의 스텝 커버리지를 향상시키는 공정으로서, 본 발명의 주요 특징 중 하나라고 할 수 있다.
즉, 형성된 반도체 금속 라인(22) 상에 상술한 바와 같은 PE-CVD 막(24), HDP-CVD 막(26)를 증착함으로써 양이온 침투로 인한 금속 라인 공격으로부터의 피해를 미연에 방지할 수 있는 것이다.
한편, 도 2ca는 본 발명의 다른 실시예로서, 도 2b의 PE-CVD 막(24) 증착 후, 플라즈마 에치백(etch back) 공정을 실시하여 스페이서(spacer)를 형성한 다음, HDP-CVD 막(26)을 형성한 것을 특징으로 한다.
즉, 본 발명은 예컨대, CxFy 계열의 가스를 이용한 플라즈마 에치백 공정이 포함된 금속 라인 형성 기술을 구현할 수도 있다.
이상 설명한 바와 같이 본 발명은, 반도체 소자의 금속 라인 형성시 발생되는 금속 라인 공격으로부터의 피해를 미연에 방지함으로써, 반도체 수율을 향상시키는 효과가 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.

Claims (4)

  1. 반도체 소자의 금속 라인 형성 방법으로서,
    상기 금속 라인 상에 PE-CVD 막을 증착하는 단계와,
    상기 PE-CVD 막 증착 후 플라즈마 에치백 공정을 실시하여 스페이서를 형성하는 단계와,
    상기 스페이서가 형성된 금속 라인 상부면에 대해 고밀도 플라즈마를 이용한 HDP-CVD 막을 증착하는 단계
    를 포함하는 반도체 소자의 금속 라인 형성 방법.
  2. 제 1 항에 있어서,
    상기 PE-CVD 막은 플라즈마를 이용한 저온 공정에 의해 500Å 미만의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 금속 라인 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 플라즈마 에치백 공정은 CxFy 계열의 가스를 이용한 것을 특징으로 하는 반도체 소자의 금속 라인 형성 방법.
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