KR20020045449A - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 실리콘산화막을 패터닝하기 위한 리소그래피 공정에 관한 것이며, 실리콘산화막 패터닝 공정시 실리콘산화막과 포토레지스트의 접착력을 향상시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 반도체 소자 제조방법은, 소정의 공정을 마친 기판 상에 실리콘산화막을 형성하는 제1 단계; SiH4플라즈마 처리를 실시하여 상기 실리콘산화막 표면에 실리콘-리치 산화막을 형성하는 제2 단계; 상기 실리콘-리치 산화막 표면에 HMDS 처리를 실시하는 제3 단계; 상기 실리콘-리치 산화막 상부에 포토레지스트 패턴을 형성하는 제4 단계; 및 상기 포토레지스트 패턴을 식각 장벽으로 사용하여 상기 실리콘-리치 산화막 및 상기 실리콘산화막을 습식 식각하는 제5 단계를 포함하여 이루어진다.

Description

반도체 소자 제조방법{A method for fabricating semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중리소그래피 공정에 관한 것이며, 더 자세히는 실리콘산화막을 패터닝하기 위한 리소그래피 공정에 관한 것이다.
반도체 소자 제조 공정 중 콘택홀, 전도라인 등을 패터닝하기 위해서 리소그래피 공정이 사용된다. 특히, 콘택홀과 같이 실리콘산화막(층간절연막)을 패터닝하기 위한 리소그래피 공정에서는 포토레지스트와 실리콘산화막 간의 접착력이 후속 공정에 적지 않은 영향을 미치게 된다. 즉, 포토레지스트와 실리콘산화막의 계면 상태에 따라 식각 공정, 특히 습식 식각 공정시 에천트의 측면 침입 현상이 유발될 수 있다.
첨부된 도면 도 1은 포토레지스트를 사용한 실리콘산화막의 습식 식각 공정 후의 단면 SEM(scanning electron microscope) 사진을 도시한 것으로, 실리콘산화막(10)과 포토레지스트 패턴(11)의 접착력이 좋지 않기 때문에 그 계면을 따라 에천트가 침투하여 수십 마이크로미터 길이의 손상이 발생한 상태를 나타내고 있다.
이러한 실리콘산화막과 포토레지스트 간의 접착력을 강화하기 위해 종래에는 포토레지스트 도포 이전에 HMDS(hexamethyl disilazane)라는 접착층을 추가적으로 사용하고 있다. 이 방법은 실리콘산화막 표면의 Si-O 댕클링 본드(dangling bond)를 HMDS의 수소와 결합을 이루게 하는 것이나, 이러한 접착층의 사용으로도 에천트의 측면 침투를 효과적으로 방지할 수는 없었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 실리콘산화막 패터닝 공정시 실리콘산화막과 포토레지스트의 접착력을 향상시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 포토레지스트를 사용한 실리콘산화막의 습식 식각 공정 후의 단면 SEM(scanning electron microscope) 사진.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 실리콘산화막 패터닝 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 기판
21 : 실리콘산화막
21a : 실리콘-리치 산화막
22 : 포토레지스트 패턴
상기의 기술적 과제를 달성하기 위한 본 발명의 반도체 소자 제조방법은, 소정의 공정을 마친 기판 상에 실리콘산화막을 형성하는 제1 단계; SiH4플라즈마 처리를 실시하여 상기 실리콘산화막 표면에 실리콘-리치 산화막을 형성하는 제2 단계; 상기 실리콘-리치 산화막 표면에 HMDS 처리를 실시하는 제3 단계; 상기 실리콘-리치 산화막 상부에 포토레지스트 패턴을 형성하는 제4 단계; 및 상기 포토레지스트 패턴을 식각 장벽으로 사용하여 상기 실리콘-리치 산화막 및 상기 실리콘산화막을 습식 식각하는 제5 단계를 포함하여 이루어진다.
바람직하게, 상기 SiH4플라즈마 처리는, 반응실 압력은 0.01∼10Torr, 기판온도는 100∼500℃, 양전극간 거리는 100∼900mil 범위에서 최적화하여 실시한다.
바람직하게, 상기 SiH4플라즈마 처리는, 10∼100sccm의 SiH4가스와 10000sccm 이하의 Ar, Ne, Xe, He 중 적어도 어느 하나의 불활성 가스를 사용하여 실시한다.
또한, 본 발명의 반도체 소자 제조방법은, 소정의 공정을 마친 기판 상에 실리콘산화막을 증착하되, 그 상부 표면에 인시츄로 실리콘-리치 산화막이 증착되도록 하는 제1 단계; 상기 실리콘-리치 산화막 표면에 HMDS 처리를 실시하는 제2 단계; 상기 실리콘-리치 산화막 상부에 포토레지스트 패턴을 형성하는 제3 단계; 및 상기 포토레지스트 패턴을 식각 장벽으로 사용하여 상기 실리콘-리치 산화막 및 상기 실리콘산화막을 습식 식각하는 제4 단계를 포함하여 이루어진다.
바람직하게, 상기 실리콘-리치 산화막은, 0∼500sccm의 SiH4가스와 0∼10000sccm의 N2또는 Ar 가스의 혼합 가스를 사용하여 증착한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 실리콘산화막 패터닝 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따르면, 우선 도 2a에 도시된 바와 같이 소정의 공정을 마친 기판(20) 상에 실리콘산화막(21)을 증착하고, SiH4플라즈마 처리를 실시한다. 이때, 플라즈마 처리는 실리콘산화막(21) 증착에 사용된 챔버와 동일한 챔버, 예컨대 PECVD 챔버에서 인-시츄로 실시할 수 있으며, 플라즈마 발생을 위해 고주파 전원(예컨대, 13.56㎒) 또는 초고주파(예컨대, 2.4㎓) 전원을 최대 5kW까지 인가하고, 바이어스 전원 또한 최대 5kW까지 인가할 수 있으며, 반응실 압력은 0.01∼10Torr, 기판온도는 100∼500℃, 양전극간 거리는 100∼900mil 범위에서 최적화한다. 또한, 반응 가스인 SiH410∼100sccm와 함께 Ar, Ne, Xe, He 등의 불활성 가스를 단독 또는 둘 이상 혼합하여 분위기 가스로 사용함으로써 할 수 있으며, 그 유량은 최대 10000sccm으로 한다. 단, 주의할 점은 SiH4/불활성 가스의 유량비를 조절하여 비정질실리콘의 성장을 방지하면서 실리콘산화막(21)의 표면만을 처리할 수 있도록 하여야 한다.
첨부된 도면 도 2b는 SiH4플라즈마 처리에 의해 실리콘산화막(21) 표면에 수십 Å 정도의 Si-리치 산화막(21a)이 형성된 상태를 나타내고 있다.
다음으로, 도 2c에 도시된 바와 같이 Si-리치 산화막(21a) 표면에 HMDS(도시되지 않음) 처리를 실시하고, 마스크 공정을 실시하여 포토레지스트 패턴(22)을 형성한다.
이어서, 도 2d에 도시된 바와 같이 포토레지스트 패턴(22)을 식각 장벽으로 사용하여 습식 식각을 실시한다.
Si-리치 산화막(21a)은 Si-H, Si-O-H 등의 말단기를 많이 가지기 때문에 HMDS와 강한 수소결합을 통해 접착력을 강화시키고, 후속 습식 식각 공정시 에천트에 대한 식각 속도를 감소시킴으로써 에천트의 측면 침입 현상이 현전히 감소하는 결과를 얻을 수 있다.
본 발명의 다른 실시예는 실리콘산화막 증착시 인-시츄로 표면에 Si-리치 산화막을 형성하는 것으로, 이때, SiH40∼500sccm과 N2또는 Ar 가스 0∼10000sccm의 혼합 가스를 사용하여 Si-리치 산화막을 증착할 수 있다. 이 경우에도 전술한 일 실시예와 같이 포토레지스트와 실리콘산화막의 접착력을 강화하는 효과를 얻을 수있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 포토레지스트와 실리콘산화막 간의 접착력을 강화하는 효과가 있으며, 이로 인하여 후속 습식 식각시 에천트의 측면 침입에 따른 실리콘산화막의 손상을 방지할 수 있는 효과가 있다.

Claims (5)

  1. 소정의 공정을 마친 기판 상에 실리콘산화막을 형성하는 제1 단계;
    SiH4플라즈마 처리를 실시하여 상기 실리콘산화막 표면에 실리콘-리치 산화막을 형성하는 제2 단계;
    상기 실리콘-리치 산화막 표면에 HMDS(hexamethyl disilazane) 처리를 실시하는 제3 단계;
    상기 실리콘-리치 산화막 상부에 포토레지스트 패턴을 형성하는 제4 단계; 및
    상기 포토레지스트 패턴을 식각 장벽으로 사용하여 상기 실리콘-리치 산화막 및 상기 실리콘산화막을 습식 식각하는 제5 단계
    를 포함하여 이루어진 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 SiH4플라즈마 처리는,
    반응실 압력은 0.01∼10Torr, 기판온도는 100∼500℃, 양전극간 거리는 100∼900mil 범위에서 최적화하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 SiH4플라즈마 처리는,
    10∼100sccm의 SiH4가스와 10000sccm 이하의 Ar, Ne, Xe, He 중 적어도 어느 하나의 불활성 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 소정의 공정을 마친 기판 상에 실리콘산화막을 증착하되, 그 상부 표면에 인시츄로 실리콘-리치 산화막이 증착되도록 하는 제1 단계;
    상기 실리콘-리치 산화막 표면에 HMDS 처리를 실시하는 제2 단계;
    상기 실리콘-리치 산화막 상부에 포토레지스트 패턴을 형성하는 제3 단계; 및
    상기 포토레지스트 패턴을 식각 장벽으로 사용하여 상기 실리콘-리치 산화막 및 상기 실리콘산화막을 습식 식각하는 제4 단계
    를 포함하여 이루어진 반도체 소자 제조방법.
  5. 제4항에 있어서,
    상기 실리콘-리치 산화막은,
    0∼500sccm의 SiH4가스와 0∼10000sccm의 N2또는 Ar 가스의 혼합 가스를 사용하여 증착하는 것을 특징으로 하는 반도체 소자 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018089411A1 (en) * 2016-11-13 2018-05-17 Applied Materials, Inc. Surface treatment for euv lithography
CN115662893A (zh) * 2022-12-29 2023-01-31 广州粤芯半导体技术有限公司 一种半导体器件的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010596B1 (ko) * 1991-10-28 1994-10-24 한국전기통신공사 열적산화막 습식식각방법
KR980012083A (ko) * 1996-07-29 1998-04-30 김광호 플라즈마 처리에 의한 스웰링 억제방법
JPH10233497A (ja) * 1997-07-22 1998-09-02 Texas Instr Japan Ltd 電荷結合型半導体装置及びその製造方法
JPH11121432A (ja) * 1997-10-20 1999-04-30 Matsushita Electron Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010596B1 (ko) * 1991-10-28 1994-10-24 한국전기통신공사 열적산화막 습식식각방법
KR980012083A (ko) * 1996-07-29 1998-04-30 김광호 플라즈마 처리에 의한 스웰링 억제방법
JPH10233497A (ja) * 1997-07-22 1998-09-02 Texas Instr Japan Ltd 電荷結合型半導体装置及びその製造方法
JPH11121432A (ja) * 1997-10-20 1999-04-30 Matsushita Electron Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018089411A1 (en) * 2016-11-13 2018-05-17 Applied Materials, Inc. Surface treatment for euv lithography
CN115662893A (zh) * 2022-12-29 2023-01-31 广州粤芯半导体技术有限公司 一种半导体器件的形成方法

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