KR20230140962A - 수직 채널 영역을 포함하는 반도체 소자 - Google Patents

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gate
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정문영
이기석
이상호
노형준
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삼성전자주식회사
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 기판; 상기 기판 상에서, 서로 이격된 제1 게이트 구조물 및 제2 게이트 구조물; 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 배치되고, 상기 제1 및 제2 게이트 구조물들과 이격된 하나의 백 게이트 구조물; 수직 방향으로 연장되는 제1 수직 채널 영역을 포함하는 제1 구조물, 및 상기 수직 방향으로 연장되는 제2 수직 채널 영역을 포함하고 상기 제1 구조물과 이격된 제2 구조물을 포함한다. 상기 제1 수직 채널 영역의 적어도 일부는 상기 제1 게이트 구조물과 상기 백 게이트 구조물 사이에 배치되고, 상기 제2 수직 채널 영역의 적어도 일부는 상기 제2 게이트 구조물과 상기 백 게이트 구조물 사이에 배치된다.

Description

수직 채널 영역을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING VERTICAL CHANNEL REGION}
본 발명은 수직 채널 영역을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자를 구성하는 요소들의 크기를 축소하고 성능을 개선하기 위한 연구가 진행되고 있다. 예를 들어, 디램(DRAM)에서, 크기가 축소된 구성요소들(elements)을 신뢰성 있고 안정적으로 형성하기 위한 연구가 진행되고 있고 있지만, 구성요소들의 크기가 축소되면서, 원하는 성능의 트랜지스터들을 구현하기가 점점 어려워지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 성능이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판; 상기 기판 상에서, 서로 이격된 제1 게이트 구조물 및 제2 게이트 구조물; 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 배치되고, 상기 제1 및 제2 게이트 구조물들과 이격된 하나의 백 게이트 구조물; 수직 방향으로 연장되는 제1 수직 채널 영역을 포함하는 제1 구조물, 및 상기 수직 방향으로 연장되는 제2 수직 채널 영역을 포함하고 상기 제1 구조물과 이격된 제2 구조물을 포함한다. 상기 제1 수직 채널 영역의 적어도 일부는 상기 제1 게이트 구조물과 상기 백 게이트 구조물 사이에 배치되고, 상기 제2 수직 채널 영역의 적어도 일부는 상기 제2 게이트 구조물과 상기 백 게이트 구조물 사이에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판; 상기 기판 상에서, 제1 수평 부분, 및 상기 제1 수평 부분으로부터 수직 방향으로 연장되고 서로 이격된 한 쌍의 제1 수직 부분들을 포함하는 제1 구조물; 상기 기판 상에서, 제2 수평 부분, 및 상기 제2 수평 부분으로부터 수직 방향으로 연장되고 서로 이격된 한 쌍의 제2 수직 부분들을 포함하는 제2 구조물; 상기 제1 수평 부분 상에서 상기 한 쌍의 제1 수직 부분들 사이에 배치되고, 각각 수평 방향으로 연장되는 한 쌍의 제1 게이트 구조물들; 상기 제2 수평 부분 상에서 상기 한 쌍의 제2 수직 부분들 사이에 배치되고, 각각 상기 수평 방향으로 연장되는 한 쌍의 제2 게이트 구조물들; 및 상기 제1 구조물과 상기 제2 구조물 사이에 배치되는 하나의 백 게이트 구조물을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 메모리 셀 어레이; 상기 제1 메모리 셀 어레이와 이격된 제2 메모리 셀 어레이; 및 상기 제1 및 제2 메모리 셀 어레이들 각각의 적어도 일 측에 배치되는 백 게이트 제어 회로를 포함한다. 상기 제1 및 제2 메모리 셀 어레이들의 각각은 트랜지스터들, 워드라인들, 비트라인들, 정보 저장 구조물들 및 백 게이트 라인들을 포함하고, 상기 백 게이트 라인들은 상기 제1 및 제2 메모리 셀 어레이들을 가로지르며 상기 백 게이트 제어 회로와 전기적으로 연결되고, 상기 비트라인들은 제1 방향으로 연장되고, 상기 워드라인들 및 상기 백 게이트 라인들은 서로 평행하며 서로 이격되며 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 트랜지스터들은 하나의 제1 하부 소스/드레인을 공유하는 제1 한 쌍의 트랜지스터들, 및 하나의 제2 하부 소스/드레인을 공유하는 제2 한 쌍의 트랜지스터들을 포함하고, 상기 제1 한 쌍의 트랜지스터들과 상기 제2 한 쌍의 트랜지스터들 사이에, 상기 백 게이트 라인들 중 하나의 제1 백 게이트 라인이 배치되고, 상기 제1 한 쌍의 트랜지스터들의 각각은 상기 제1 하부 소스/드레인 상의 수직 채널 영역, 및 상기 수직 채널 영역 상의 상부 소스/드레인을 더 포함한다.
실시 예들에 따르면, 플로팅 바디일 수 있는 수직 채널 영역들, 및 이와 같은 수직 채널 영역들 사이에 배치되는 하나의 백 게이트 라인을 포함하는 반도체 소자를 제공할 수 있다. 상기 백 게이트 라인은 플로팅 바디 효과를 억제 또는 방지할 수 있기 때문에, 반도체 소자의 전기적인 특성을 개선할 수 있다. 상기 백 게이트 라인은 상기 수직 채널 영역들을 포함하는 트랜지스터들의 문턱 전압이 변동되는 것을 최소화 또는 방지할 수 있다. 따라서, 상기 백 게이트 라인은 상기 트랜지스터들이 안정적으로 동작하도록 할 수 있다. 따라서, 상기 수직 채널 영역들 사이에 배치되는 하나의 백 게이트 라인을 배치함으로써, 전기적인 특성이 개선되고, 집적도를 향상시킬 수 있는 반도체 소자를 제공할 수 있다.
실시 예들에 따르면, 각각의 상기 수직 채널 영역들의 적어도 3개 측면을 덮는 게이트 전극, 즉 트라인 게이트(Tri-Gate) 구조의 게이트 전극이 배치될 수 있다. 이와 같은 반도체 소자는 트라이 게이트(Tri-Gate) 구조이면서 수직 채널 구조인 핀 펫(FinFET)일 수 있는 트랜지스터들을 포함할 수 있고, 상기 백 게이트 라인을 포함할 수 있으므로, 성능이 향상될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1, 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자를 개념적으로 나타낸 도면들이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
도 3b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
도 3c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
도 3d는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
도 4c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
도 4d는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 5c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 5d는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개념적으로 나타낸 사시도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 다른 예를 개념적으로 나타낸 사시도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 도면들이다.
도 13은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 단면도이다.
도 14a 내지 도 14j는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 개념적으로 나타낸 단면도들이다.
도 15a은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개념적으로 나타낸 회로도이다.
도 15b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 회로도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 회로도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 회로도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 회로도이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1, 도 2a 및 도 2b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1, 도 2a 및 도 2b에서, 도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개념적으로 나타낸 사시도이고, 도 2a는 도 1의 사시도의 탑 뷰이고, 도 2b는 도 1의 A-A'선을 따라 취해진 영역을 나타낸 개념적인 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 일 실시예에 따른 반도체 소자(1)는 기판(5), 구조물들(20a, 20b), 게이트 구조물들(30), 및 백 게이트 구조물(40)을 포함할 수 있다.
상기 기판(5)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(5)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 기판(5)은 벌크 반도체 웨이퍼, 에피택셜 층을 포함하는 반도체 기판, SOI(Silicon On Insulator) 기판, 또는 SeOI(Semiconductor On Insulator) 기판 등으로 제공될 수도 있다.
상기 반도체 소자(1)는 활성 영역들(15a, 15b)을 한정하는 소자분리 영역(10)을 더 포함할 수 있다. 상기 소자분리 영역(10)은 절연성 물질로 형성될 수 있다. 상기 활성 영역들(15a, 15b)은 P형의 도전형을 가질 수 있다. 상기 활성 영역들(15a, 15b)은 상기 기판(5)으로부터 수직 방향(Z)으로 돌출된 모양으로 형성될 수 있다.
일 예에서, 상기 기판(5)은 단결정 실리콘 기판일 수 있다. 상기 활성 영역들(15a, 15b)은 상기 기판(5)으로부터 수직하게 연장될 수 있고, 단결정 실리콘으로 형성될 수 있다.
상기 구조물들(20a, 20b)은 상기 기판(5) 상에 배치될 수 있다. 상기 구조물들(20a, 20b)은 상기 활성 영역들(15a, 15b) 상에 배치될 수 있다.
상기 구조물들(20a, 20b)은 서로 이격될 수 있다. 상기 구조물들(20a, 20b)은 제1 방향(X) 및 제2 방향(Y)을 따라 규칙성을 가지고 반복적으로 배열될 수 있다. 상기 제1 방향(X)은 상기 기판(5)의 상부면과 평행할 수 있다. 상기 제2 방향(Y)은 상기 기판(5)의 상부면과 평행하고 상기 제1 방향(X)과 교차할 수 있다.
상기 구조물들(20a, 20b)은 "반도체 구조물(semiconductor structure)", "채널 반도체 구조물(channel semiconductor structure)", "채널 구조물(channel structure)", 또는 "바디 구조물(body structure)"로 설명될 수도 있다.
상기 구조물들(20a, 20b)은 트랜지스터의 채널로 이용할 수 있는 물질, 예를 들어 반도체 물질을 포함할 수 있다. 예를 들어, 상기 구조물들(20a, 20b)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 구조물들(20a, 20b)은 단결정 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그렇지만, 상기 구조물들(20a, 20b)은 실리콘 등과 같은 반도체 물질에 한정되지 않고, 트랜지스터의 채널 영역으로 이용할 수 있는 다른 반도체 물질로 형성될 수도 있다. 예를 들어, 상기 구조물들(20a, 20b)은 트랜지스터의 채널 영역으로 이용할 수 있는 산화물 반도체 층 또는 이차원 물질 층을 포함할 수 있다.
상기 산화물 반도체 층은 IGZO(indium gallium zinc oxide)일 수 있다. 그렇지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 산화물 반도체 층은 IWO(Indium Tungsten Oxide), ITGO(Indium Tin Gallium Oxide), Indium Aluminium Zinc Oxide(IAGO), Indium Gallium Oxide(IGO), Indium Tin Zinc Oxide(ITZO), ZTO(zinc tin oxide), IZO(indium zinc oxide), ZnO, IGSO(indium gallium silicon oxide), 인듐 산화물(InO), 주석 산화물(SnO), 티타늄 산화물(TiO), 아연 산질화물(ZnON), 마크네슘 아연 산화물(MgZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO), 지르코늄 인듐 아연 산화물(ZrInZnO), 하프늄 인듐 아연 산화물(HfInZnO), 주석 인듐 아연 산화물(SnInZnO), 알루미늄 주석 인듐 아연 산화물(AlSnInZnO), 실리콘 인듐 아연 산화물(SiInZnO), 아연 주석 산화물(ZnSnO), 알루미늄 아연 주석 산화물(AlZnSnO), 갈륨 아연 주석 산화물(GaZnSnO), 지르코늄 아연 주석 산화물(ZrZnSnO), 및 인듐 갈륨 실리콘 산화물(InGaSiO) 중 적어도 하나를 포함할 수 있다.
상기 이차원 물질 층은 TMD 물질 층(Transition Metal Dichalcogenide material layer), 블랙 인 물질층(black phosphorous material layer) 및 hBN 물질 층(hexagonal Boron-Nitride material layer) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 이차원 물질 층은 이차원 물질을 형성할 수 있는 BiOSe, Crl, WSe2, MoS2, TaS, WS, SnSe, ReS, β-SnTe, MnO, AsS, P(black), InSe, h-BN, GaSe, GaN, SrTiO, 맥신(MXene), 및 야누스 2D 물질(Janus 2D materials 중 적어도 하나를 포함할 수 있다.
각각의 상기 구조물들(20a, 20b)은 단일 반도체 층 또는 복수의 반도체 층들로 형성될 수 있다. 예를 들어, 각각의 상기 구조물들(20a, 20b)은 실리콘 반도체 층, 산화물 반도체 층 및 이차원 물질 층 중 적어도 하나를 포함할 수 있다.
상기 구조물들(20a, 20b)은 어느 한 방향, 예를 들어 제1 방향(X)에서 서로 인접하는 제1 구조물(20a) 및 제2 구조물(20b)을 포함할 수 있다.
각각의 상기 구조물들(20a, 20b)은 수평 부분 및 상기 수평 부분의 적어도 일부로부터 상기 수직 방향(Z)으로 연장되는 적어도 하나의 수직 부분을 포함할 수 있다. 여기서, 각각의 상기 구조물들(20a, 20b)은 하나의 상기 수평 부분의 길이 방향의 적어도 한 측에서 상부로 연장되는 하나의 수직 부분을 포함할 수 있지만, 이에 한정되지 않는다. 예를 들어, 각각의 상기 구조물들(20a, 20b)은 하나의 상기 수평 부분의 길이 방향의 양 측에서 상부로 연장되는 한 쌍의 수직 부분들을 포함할 수 있다.
이하에서, 하나의 상기 수평 부분의 길이 방향의 적어도 한 측에서 상부로 연장되는 하나의 수직 부분을 중심으로 설명하지만, 본 발명은 이에 한정되지 않고, 하나의 상기 수평 부분의 길이 방향의 양 측에서 상부로 연장되는 한 쌍의 수직 부분들을 포함할 수 있다. 예를 들어, 상기 제1 구조물(20a)은 제1 수평 부분(20H1) 및 상기 제1 수평 부분(20H1)의 길이 방향의 일 측으로부터 상부로 연장되는 제1 수직 부분(20V1)을 포함할 수 있고, 상기 제1 구조물(20a)은 상기 제1 수평 부분(20H1)의 길이 방향의 다른 측으로부터 상부로 연장되는 상기 제1 수직 부분(20V1)과 동일한 구조 및 모양의 다른 제1 수직 부분을 더 포함할 수 있다. 이와 마찬가지로, 상기 제2 구조물(20b)은 제2 수평 부분(20H2) 및 상기 제2 수평 부분(20H2)의 일부로부터 상부로 연장되는 제2 수직 부분(20V2)을 포함할 수 있다. 상기 제1 수직 부분(20V1) 및 상기 제2 수직 부분(20V2)은 상기 제2 방향(Y)에서 서로 인접할 수 있다.
각각의 상기 구조물들(20a, 20b)은 상기 기판(5)의 상부면과 수직한 수직 방향(Z)으로 연장되는 수직 채널 영역을 포함할 수 있다. 예를 들어, 상기 제1 구조물(20a)은 상기 수직 방향(Z)으로 연장되는 제1 수직 채널 영역(20c1)을 포함할 수 있고, 상기 제2 구조물(20b)은 상기 수직 방향(Z)으로 연장되는 제2 수직 채널 영역(20c2)을 포함할 수 있다.
각각의 상기 구조물들(20a, 20b)은 소스/드레인들을 더 포함할 수 있다. 상기 소스/드레인들은 N형의 도전형을 가질 수 있다. 예를 들어, 상기 제1 구조물(20a)은 서로 이격된 제1 소스/드레인(20sd1) 및 제2 소스/드레인(20sd2)을 더 포함할 수 있고, 상기 제2 구조물(20b)은 서로 이격된 제3 소스/드레인(20sd3) 및 제4 소스/드레인(20sd4)을 더 포함할 수 있다. 상기 제1 소스/드레인(20sd1)은 상기 제1 수직 채널 영역(20c1) 아래에 배치될 수 있고, 상기 제2 소스/드레인(20sd2)은 상기 제1 수직 채널 영역(20c1) 상에 배치될 수 있다. 상기 제3 소스/드레인(20sd3)은 상기 제2 수직 채널 영역(20c2) 아래에 배치될 수 있고, 상기 제4 소스/드레인(20sd4)은 상기 제2 수직 채널 영역(20c2) 상에 배치될 수 있다.
상기 제1 소스/드레인(20sd1)은 상기 제1 수평 부분(20H1) 내에 배치되며 상기 제1 수직 부분(20V1)의 하부 영역 내로 연장될 수 있다. 상기 제2 소스/드레인(20sd2)은 상기 제1 수직 부분(20V1)의 상부 영역 내에 배치될 수 있다. 상기 제1 수직 채널 영역(20c1)은 상기 제1 수직 부분(20V1) 내에서 상기 제1 소스/드레인(20sd1)과 상기 제2 소스/드레인(20sd2) 사이에 배치될 수 있다. 상기 제3 소스/드레인(20sd3)은 상기 제2 수평 부분(20H2) 내에 배치되며 상기 제2 수직 부분(20V2)의 하부 영역 내로 연장될 수 있다. 상기 제4 소스/드레인(20sd4)은 상기 제2 수직 부분(20V2)의 상부 영역 내에 배치될 수 있다. 상기 제2 수직 채널 영역(20c2)은 상기 제2 수직 부분(20V2) 내에서 상기 제3 소스/드레인(20sd3)과 상기 제4 소스/드레인(20sd4) 사이에 배치될 수 있다.
상기 게이트 구조물들(30)은 서로 이격된 제1 게이트 구조물(30a) 및 제2 게이트 구조물(30b)을 포함할 수 있다.
상기 게이트 구조물들(30)은 상기 구조물들(20a, 20b)의 상기 수평 부분들(20H1, 20H2)과 교차할 수 있다. 예를 들어, 상기 게이트 구조물들(30)은 상기 구조물들(20a, 20b)의 상기 수평 부분들(20H1, 20H2)을 가로지르며 연장될 수 있다. 예를 들어, 탑 뷰에서, 상기 제1 게이트 구조물(30a)은 상기 제1 수평 부분(20H1)을 가로지르며 연장될 수 있고, 상기 제2 게이트 구조물(30b)은 상기 제2 수평 부분(20H2)을 가로지르며 연장될 수 있다.
각각의 상기 게이트 구조물들(30)은 게이트 유전체 층(32) 및 상기 게이트 유전체 층(32) 상의 게이트 전극(34)을 포함할 수 있다. 예를 들어, 상기 제1 게이트 구조물(30a)은 제1 게이트 유전체 층(32) 및 제1 게이트 전극(34)을 포함할 수 있고, 상기 제2 게이트 구조물(30b)은 제2 게이트 유전체 층(32) 및 제2 게이트 전극(34)을 포함할 수 있다.
상기 게이트 유전체 층(32)은 저유전체(low-k dielectric), 실리콘 산화물 및 고유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다. 여기서, 저유전체는 실리콘 산화물의 유전 상수 보다 낮은 유전 상수를 갖는 유전체일 수 있고, 고유전체는 실리콘 산화물의 유전 상수 보다 높은 유전 상수를 갖는 유전체일 수 있다. 상기 고유전체는 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 상기 고유전체는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 유전체 층(32)은 전술한 물질들의 단일층 또는 다중층으로 형성될 수 있다.
상기 게이트 전극(34)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 게이트 전극(34)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiAlC, TaAlC, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 전극(34)은 전술한 물질들의 단일층 또는 다중층으로 형성될 수 있다.
상기 제1 게이트 구조물(30a)의 상기 제1 게이트 유전체 층(32)은 상기 제1 게이트 구조물(30a)의 상기 제1 게이트 전극(34)과 상기 제1 수직 부분(20V1) 사이에 배치될 수 있다. 예를 들어, 상기 제1 게이트 구조물(30a)의 상기 제1 게이트 유전체 층(32)은 상기 제1 게이트 구조물(30a)의 상기 제1 게이트 전극(34)과 상기 제1 수직 부분(20V1)의 상기 제1 수직 채널 영역(22c1) 사이에 배치될 수 있다. 상기 제1 게이트 구조물(30a)의 상기 제1 게이트 유전체 층(32)은 상기 제1 게이트 구조물(30a)의 상기 제1 게이트 전극(34) 및 상기 제1 수직 부분(20V1)의 상기 제1 수직 채널 영역(22c1) 측면의 일부와 접촉할 수 있다.
상기 제2 게이트 구조물(30b)의 상기 제2 게이트 유전체 층(32)은 상기 제2 게이트 구조물(30b)의 상기 제2 게이트 전극(34)과 상기 제2 수직 부분(20V2) 사이에 배치될 수 있다. 예를 들어, 상기 제2 게이트 구조물(30b)의 상기 제2 게이트 유전체 층(32)은 상기 제2 게이트 구조물(30b)의 상기 제2 게이트 전극(34)과 상기 제2 수직 부분(20V2)의 상기 제2 수직 채널 영역(22c2) 사이에 배치될 수 있다. 상기 제2 게이트 구조물(30b)의 상기 제2 게이트 유전체 층(32)은 상기 제2 게이트 구조물(30b)의 상기 제2 게이트 전극(34) 및 상기 제2 수직 부분(20V2)의 상기 제2 수직 채널 영역(22c2) 측면의 일부와 접촉할 수 있다.
상기 백 게이트 구조물(40)은 상기 제1 및 제2 게이트 구조물들(30a, 30b) 사이에 배치될 수 있다. 상기 백 게이트 구조물(40)은 상기 제1 및 제2 게이트 구조물들(30a, 30b) 사이에서 상기 제1 및 제2 수직 부분들(20V1, 20V2) 사이를 지나며 연장될 수 있다. 상기 백 게이트 구조물(40)은 상기 제1 및 제2 수직 부분들(20V1, 20V2) 사이에 한 개가 배치될 수 있다. 즉, 상기 백 게이트 구조물(40)은 서로 인접하는 상기 제1 및 제2 게이트 구조물들(30a, 30b) 사이에 한 개가 배치될 수 있다.
상기 백 게이트 구조물(40)은 백 게이트 전극(44) 및 백 게이트 유전체 층(42)을 포함할 수 있다. 상기 백 게이트 유전체 층(42)은 상기 백 게이트 전극(44)과 상기 제1 수직 부분(20V1) 사이에 배치되는 제1 부분(도 2a 및 도 2b의 왼쪽에 위치한 42) 및 상기 백 게이트 전극(44)과 상기 제2 수직 부분(20V2) 사이에 배치되는 제2 부분(도 2a 및 도 2b의 오른쪽 위치한 42)을 포함할 수 있다.
상기 백 게이트 유전체 층(42)은 저유전체(low-k dielectric), 실리콘 산화물 및 고유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 상기 고유전체는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 백 게이트 유전체 층(42)은 전술한 물질들의 단일층 또는 다중층으로 형성될 수 있다.
일 예에서, 상기 백 게이트 유전체 층(42)은 상기 게이트 유전체층(32)과 동일한 물질로 형성될 수 있다.
다른 예에서, 상기 백 게이트 유전체 층(42)의 적어도 일부는 상기 게이트 유전체층(32)의 물질과 다른 물질로 형성될 수 있다.
일 예에서, 상기 백 게이트 유전체 층(42)은 상기 게이트 유전체층(32)과 실질적으로 동일한 두께로 형성될 수 있다.
다른 에에서, 상기 백 게이트 유전체 층(42)은 상기 게이트 유전체층(32)과 다른 두께로 형성될 수 있다.
상기 백 게이트 전극(44)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 백 게이트 전극(44)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiAlC, TaAlC, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 백 게이트 전극(44)은 전술한 물질들의 단일층 또는 다중층으로 형성될 수 있다.
일 예에서, 상기 백 게이트 전극(44)은 상기 게이트 전극(34)과 동일한 물질로 형성될 수 있다.
다른 예에서, 상기 백 게이트 전극(44)의 적어도 일부는 상기 게이트 전극(34)의 물질과 다른 물질로 형성될 수 있다.
다른 예에서, 상기 백 게이트 전극(44)은 상기 게이트 전극(34)과 다른 일함수를 가질 수 있다. 예를 들어, 상기 게이트 전극(34)은 제1 일함수를 갖는 도전성 물질로 형성될 수 있고, 상기 백 게이트 전극(44)은 상기 제1 일함수와 다른 도전성 물질로 형성될 수 있다. 예를 들어, 상기 게이트 전극(34)은 NMOS 일함수 금속 층을 포함할 수 있고, 상기 백 게이트 전극(44)은 PMOS 일함수 금속 층을 포함할 수 있다. 다른 예에서, 상기 게이트 전극(34)은 제1 NMOS 일함수 금속 층을 포함할 수 있고, 상기 백 게이트 전극(44)은 상기 제1 NMOS 일함수 금속 층과 다른 일함수를 갖는 제2 NMOS 일함수 금속 층을 포함할 수 있다. 여기서, "NMOS 일함수 금속 층"은 NMOS 트랜지스터의 문턱 전압을 조절 또는 제어할 수 있는 금속 층으로 정의할 수 있고, "PMOS 일함수 금속 층"은 PMOS 트랜지스터의 문턱 전압을 조절 또는 제어할 수 있는 금속 층으로 정의할 수 있다.
일 예에서, 상기 백 게이트 전극(44)은 상기 게이트 전극(34)과 실질적으로 동일한 두께로 형성될 수 있다.
다른 에에서, 상기 백 게이트 전극(44)은 상기 게이트 전극(34)과 다른 두께로 형성될 수 있다.
상기 백 게이트 구조물(40)은 상기 제1 및 제2 수직 부분들(20V1, 20V2)과 접촉할 수 있다. 예를 들어, 상기 백 게이트 구조물(40)의 상기 백 게이트 유전체 층(42)에서, 상기 제1 부분(도 2a 및 도 2b의 왼쪽에 위치한 42)은 상기 제1 수직 부분(20V1)의 상기 제1 수직 채널 영역(22c1) 측면의 일부와 접촉할 수 있고, 상기 제2 부분(도 2a 및 도 2b의 오른쪽 위치한 42)은 상기 제2 수직 부분(20V2)의 상기 제2 수직 채널 영역(22c2) 측면의 일부와 접촉할 수 있다.
상기 게이트 구조물들(30)은 상기 구조물들(20a, 20b)의 상기 수평 부분들(20H1, 20H2)과 수직하게 중첩할 수 있고, 상기 백 게이트 구조물(40)은 상기 구조물들(20a, 20b)과 수직하게 중첩하지 않을 수 있다. 상기 게이트 구조물들(30)은 상기 수평 부분들(20H1, 20H2) 내에 위치하는 상기 제1 및 제3 소스/드레인들(22sd1, 22sd3)과 수직하게 중첩할 수 있고, 상기 백 게이트 구조물(40)은 상기 수평 부분들(20H1, 20H2) 내에 위치하는 상기 제1 및 제3 소스/드레인들(22sd1, 22sd3)과 수직하게 중첩하지 않을 수 있다.
상기 제1 및 제2 수직 부분들(20V1, 20V2)의 각각은 제1 방향(X)에서 서로 대향하는 제1 및 제2 측면들(20S1, 20S2), 및 제2 방향(Y)에서 서로 대향하는 제3 및 제4 측면들(20S3, 20S4)을 포함할 수 있다. 각각의 제1 및 제2 수직 부분들(20V1, 20V2)에서, 상기 게이트 구조물들(30)과 접촉하는 측면은 상기 제1 측면(20S1)으로 지칭하고, 상기 백 게이트 구조물(40)과 접촉하는 측면은 상기 제2 측면(20S2)으로 지칭하여 설명할 수 있다. 이와는 달리, 상기 제1 수직 부분(20V1)은 상기 제1 내지 제4 측면들(20S1, 20S2, 20S3, 20S4)을 포함하는 것으로 설명하면서, 상기 제2 수직 부분(20V2)은 상기 제1 내지 제4 측면들(20S1, 20S2, 20S3, 20S4)에 각각 대응하는 제5 내지 제8 측면들을 포함하는 것으로 설명할 수도 있다. 예를 들어, 상기 제1 수직 부분(20V1)의 상기 제1 측면(20S1)은 상기 제1 게이트 구조물(30a)과 접촉할 수 있고, 상기 제1 수직 부분(20V1)의 상기 제2 측면(20S2)은 상기 백 게이트 구조물(40)과 접촉할 수 있고, 상기 제2 수직 부분(20V2)의 상기 제5 측면은 상기 제2 게이트 구조물(30b)과 접촉할 수 있고, 상기 제2 수직 부분(20V2)의 상기 제6 측면은 상기 백 게이트 구조물(40)과 접촉할 수 있다.
상기 제1 및 제2 소스/드레인들(22sd1, 22sd2), 상기 제1 수직 채널 영역(22c1), 및 상기 제1 게이트 구조물(30a)은 제1 트랜지스터를 구성할 수 있고, 상기 제3 및 제4 소스/드레인들(22sd3, 22sd4), 상기 제2 수직 채널 영역(22c2), 및 상기 제2 게이트 구조물(30b)은 제2 트랜지스터를 구성할 수 있다.
상기 백 게이트 구조물(40)은 상기 제1 및 제2 트랜지스터들의 문턱 전압을 조절 또는 제어할 수 있다.
상기 백 게이트 전극(44), 및 상기 게이트 전극들(34)은 서로 이격되어, 전기적으로 분리될 수 있다. 상기 백 게이트 전극(44)은 상기 게이트 전극들(34)과 전기적으로 절연 또는 고립될 수 있다.
도 1 및 도 2a에서, 상기 게이트 전극들(34) 및 상기 백 게이트 전극(44)은 상기 제2 방향(Y)으로 연장되고, 상기 수평 부분들(20H1, 20H2) 각각의 길이 방향은 상기 제1 방향(X)인 것으로 도시하고 있지만, 이에 한정되는 것은 아니다. 예를 들어, 상기 수평 부분들(20H1, 20H2) 각각의 길이 방향은 상기 제2 방향(Y)과 수직할 수 있지만, 이에 한정되지 않고, 상기 수평 부분들(20H1, 20H2) 각각의 길이 방향은 상기 제2 방향(Y)과 수직하지 않으면서 경사진 방향일 수 있다. 따라서, 이하의 다양한 실시예들에서, 상기 수평 부분들(20H1, 20H2) 각각의 길이 방향이 상기 제2 방향(Y)과 수직하게 도시되어 있더라도, 상기 수평 부분들(20H1, 20H2) 각각의 길이 방향은 상기 제2 방향(Y)과 수직하지 않으면서 경사진 방향일 수 있는 것으로 설명될 수 있다.
상술한 실시예에서, 상기 반도체 소자(1)는 상기 기판(5) 상에서, 서로 이격된 상기 제1 게이트 구조물(30a) 및 상기 제2 게이트 구조물(30b); 상기 제1 게이트 구조물(30a)과 상기 제2 게이트 구조물(30b) 사이에 배치되고, 상기 제1 및 제2 게이트 구조물들(30a, 30b)과 이격된 하나의 상기 백 게이트 구조물(40); 상기 수직 방향(Z)으로 연장되는 상기 제1 수직 채널 영역(22c1)을 포함하는 상기 제1 구조물(20a); 및 상기 수직 방향(Z)으로 연장되는 상기 제2 수직 채널 영역(22c2)을 포함하고 상기 제1 구조물(20a)과 이격된 상기 제2 구조물(20b)을 포함할 수 있다. 상기 제1 수직 채널 영역(22c1)의 적어도 일부는 상기 제1 게이트 구조물(20a)과 상기 백 게이트 구조물(40) 사이에 배치되고, 상기 제2 수직 채널 영역(22c2)의 적어도 일부는 상기 제2 게이트 구조물(30b)과 상기 백 게이트 구조물(40) 사이에 배치될 수 있다. 상기 제1 게이트 구조물(30a)은 제1 게이트 전극(34) 및 적어도 상기 제1 게이트 전극(34)과 상기 제1 구조물(20a) 사이에 개재되는 제1 게이트 유전체 층(32)을 포함할 수 있고, 상기 제2 게이트 구조물(30b)은 상기 제2 게이트 전극(34) 및 적어도 상기 제2 게이트 전극(34)과 상기 제2 구조물(20b) 사이에 개재되는 제2 게이트 유전체 층(32)을 포함할 수 있고, 상기 백 게이트 구조물(40)은 상기 백 게이트 전극(44) 및 상기 백 게이트 전극(44)의 측면들을 덮는 백 게이트 유전체 층(42)을 포함할 수 있다.
상기 반도체 소자(1)가 메모리 소자인 경우에, 상기 게이트 전극들(34)은 워드라인들일 수 있고, 상기 백 게이트 전극(44)은 백 게이트 전극일 수 있다. 상기 반도체 소자(1)가 메모리 소자인 경우에, 상기 반도체 소자(1)는 디램일 수 있고, 상기 제1 및 제2 트랜지스터들은 디램의 메모리 셀들의 셀 트랜지스터들일 수 있다. 따라서, 상기 게이트 구조물들(30)은 셀 게이트 구조물들로 지칭되어 설명될 수 있고, 상기 게이트 전극(34)은 셀 게이트 전극으로 지칭되어 설명될 수 있고, 상기 게이트 유전체 층(32)은 셀 게이트 유전체 층으로 지칭되어 설명될 수 있다.
상기 반도체 소자(1)는 디램일 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 상기 반도체 소자(1)는 MRAM 또는 FeRAM 등 디램과 다른 메모리 소자일 수도 있다.
상기 백 게이트 구조물(40)은 상기 제1 및 제2 트랜지스터들의 동작 시 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2) 내에 축적되는 차지들(charges)을 제어할 수 있다. 따라서, 상기 백 게이트 구조물(40)은 플로팅 바디 효과(floating body effect)를 억제 또는 방지할 수 있다. 예를 들어, 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)은 상기 수직 방향(Z)으로 서로 이격되는 소스/드레인들 사이에 배치되기 때문에, 플로팅 바디일 수 있다. 따라서, 상기 백 게이트 구조물(40)은 상기 제1 및 제2 트랜지스터들의 동작 시에, 차지들, 예를 들어 홀들이 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 플로팅 바디 내에 쌓여 상기 제1 및 제2 트랜지스터들의 문턱 전압이 변동되는 것을 최소화 또는 방지할 수 있다. 따라서, 상기 백 게이트 구조물(40)은 상기 제1 및 제2 트랜지스터들이 안정적으로 동작하도록 할 수 있다.
서로 인접하는 상기 제1 및 제2 게이트 구조물들(30a, 30b) 사이에, 하나의 상기 백 게이트 구조물(40)을 배치함으로써, 상기 반도체 소자(1)의 전체 평면적을 감소시키고, 집적도를 향상시킬 수 있다. 따라서, 상기 백 게이트 구조물(40)은 상기 반도체 소자(1)의 전기적인 성능을 개선함과 아울러, 상기 반도체 소자(1)의 집적도를 증가시킬 수 있다.
이하에서, 상술한 반도체 소자(1)의 구성요소들의 다양한 변형 예들을 설명하기로 한다. 이하에서 설명하는 상술한 반도체 소자(1)의 구성요소들의 다양한 변형 예들은 변형되는 구성요소 또는 대체되는 구성요소를 중심으로 설명하기로 한다. 또한, 이하에서 설명하는 변형되거나, 대체될 수 있는 구성요소들은 각각의 도면을 참조하여 각각 설명하지만, 변형될 수 있는 구성요소들은 서로 조합되거나, 또는 앞에서 설명한 구성요소들과 조합되어 본 발명의 실시예에 따른 반도체 소자(1)를 구성할 수 있다.
우선, 도 3a, 도 3b, 도 3c, 도 3d, 도 4a, 도 4b, 도 4c, 도 4d, 도 5a, 도 5b, 도 5c, 도 5d, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a 및 도 8b을 각각 참조하여, 본 발명의 실시예에 따른 반도체 소자(1)의 다양한 변형 예들을 설명하기로 한다. 도 3a 내지 도 8b에서, 도 3a 내지 도 3d, 및 도 4a 내지 도 4d는 도 2a의 탑 뷰에 대응하는 탑 뷰들로써, 도 2a의 탑 뷰에서 변형될 수 있는 구성요소들을 설명하기 위한 도면들이다.
변형 예에서, 도 3a를 참조하면, 각각의 상기 제1 및 제2 게이트 구조물들(30a, 30b)에서, 앞에서 설명한 상기 게이트 유전체 층(도 2a의 32) 및 상기 게이트 전극(도 2a의 34)은 도 3a에서의 게이트 유전체 층(32a) 및 게이트 전극(34a)과 같이 변형될 수 있다.
상기 게이트 전극(34a)는 상기 제1 및 제2 수직 부분들(20V1, 20V2) 각각의 상기 제1 측면(20S1)을 덮으면서 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 적어도 일부를 덮도록 연장될 수 있다. 따라서, 상기 게이트 전극(34a)은 상기 제1 및 제2 수직 부분들(20V1, 20V2) 각각의 상기 제1 측면(20S1)과 덮는 제1 전극 부분(34_1), 및 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 적어도 일부를 덮는 제2 전극 부분(34_2)을 포함할 수 있다. 상기 게이트 유전체 층(32a)는 상기 제1 및 제2 수직 부분들(20V1, 20V2) 각각의 상기 제1 측면(20S1)과 접촉하는 제1 유전체 부분(32_1), 및 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 적어도 일부와 접촉하는 제2 유전체 부분(32_2)을 포함할 수 있다.
상기 제1 내지 제4 측면들(20S1, 20S2, 20S3, 20S4)은 도 1 및 도 2b의 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2) 각각의 측면들로 설명될 수도 있다.
일 예에서, 상기 제2 전극 부분(34_2)은 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 절반을 덮거나, 또는 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 절반 보다 작은 부분을 덮을 수 있다. 예를 들어, 상기 제2 전극 부분(34_2)은 상기 제3 측면(20S3)의 절반 또는 절반 보다 작은 부분을 덮을 수 있고, 상기 제4 측면(20S4)의 절반 또는 절반 보다 작은 부분을 덮을 수 있다.
따라서, 상기 제1 게이트 구조물(30a)은 상기 제1 수직 부분(20V1)의 3개 면, 즉 상기 제1 면(20S1) 상기 제3 면(20S3) 및 상기 제4 면(20S4)를 덮을 수 있고, 상기 제2 게이트 구조물(30b)은 상기 제2 수직 부분(20V2)의 3개 면, 즉 상기 제1 면(20S1) 상기 제3 면(20S3) 및 상기 제4 면(20S4)를 덮을 수 있다. 따라서, 상기 제1 및 제2 게이트 구조물들(30a, 30b)은 게이트 제어 능력(gate controllability)을 향상시킬 수 있는 트라이 게이트(Tri-Gate) 구조일 수 있다.
따라서, 상기 제1 및 제2 게이트 구조물들(30a, 30b), 및 상기 제1 및 제2 수직 채널 영역들(도 1 및 도 2b의 22c1, 22c2)을 포함하는 트랜지스터들은 소스와 드레인 사이의 채널이 수직 방향으로 형성되는 수직 채널 구조의 핀 펫들일 수 있다. 따라서, 상기 반도체 소자(1)는 트라이 게이트(Tri-Gate) 구조이면서 수직 채널 구조인 핀 펫(FinFET)일 수 있는 트랜지스터들을 포함할 수 있고, 상기 백 게이트 구조물(40)을 포함할 수 있으므로, 성능이 향상될 수 있다.
변형 예에서, 도 3b를 참조하면, 각각의 상기 제1 및 제2 게이트 구조물들(30a, 30b)에서, 도 3a에서 설명한 상기 제2 전극 부분(34_2)는 도 3b에서의 제2 전극 부분(34_2')과 같이 변형될 수 있다. 상기 제2 전극 부분(34_2')은 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 절반 보다 큰 부분을 덮을 수 있다. 예를 들어, 상기 제2 전극 부분(34_2')은 상기 제3 측면(20S3)의 절반 보다 큰 부분을 덮을 수 있고, 상기 제4 측면(20S4)의 절반 보다 큰 부분을 덮을 수 있다. 따라서, 상기 제2 전극 부분(34_2')은 상기 제1 및 제2 게이트 구조물들(30a, 30b)의 게이트 제어 능력(gate controllability)을 보다 향상시킬 수 있다.
변형 예에서, 도 3c를 참조하면, 상기 백 게이트 구조물(40)에서, 앞에서 설명한 상기 백 게이트 유전체 층(도 2a의 42) 및 상기 게이트 전극(도 2a의 44)은 도 3c에서의 백 게이트 유전체 층(42a) 및 백 게이트 전극(44a)과 같이 변형될 수 있다.
상기 백 게이트 전극(44a)는 상기 제1 및 제2 수직 부분들(20V1, 20V2) 각각의 상기 제2 측면(20S2)을 덮으면서 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 일부를 덮도록 연장될 수 있다. 따라서, 상기 백 게이트 전극(44a)은 상기 제1 및 제2 수직 부분들(20V1, 20V2) 각각의 상기 제2 측면(20S2)과 덮는 부분, 및 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 일부를 덮는 부분을 포함할 수 있다. 상기 게이트 유전체 층(42a)는 상기 백 게이트 전극(44a)과 상기 제1 수직 부분(20V1) 사이, 및 상기 백 게이트 전극(44a)과 상기 제2 수직 부분(20V2) 사이에 배치될 수 있다.
상기 백 게이트 전극(44a)은 상기 제1 및 제2 수직 부분들(20V1, 20V2), 즉 상기 제1 및 제2 수직 채널 영역들(도 1 및 도 2b의 22c1, 22c2)의 3개 측면들을 덮을 수 있다. 따라서, 상기 제1 및 제2 수직 채널 영역들(도 1 및 도 2b의 22c1, 22c2)에 대한 상기 백 게이트 전극(44a)의 제어 능력이 향상될 수 있기 때문에, 플로팅 바디 효과(floating body effect)를 보다 효과적으로 억제 또는 방지할 수 있고, 트랜지스터들의 문턱 전압이 변동되는 것을 보다 효과적으로 방지할 수 있다.
일 예에서, 도 3a 및 도 3b에서의 상기 게이트 전극(34a)이 상기 제3 및 제4 측면들(20S3, 20S4)을 덮는 면적(또는 크기)은, 도 3c에서의 상기 백 게이트 전극(44a)이 상기 제3 및 제4 측면들(20S3, 20S4)을 덮는 면적(또는 크기)과 다를 수 있다. 예를 들어, 상기 게이트 전극(34a)이 상기 제3 및 제4 측면들(20S3, 20S4)을 덮는 면적(또는 크기)은, 도 3c에서의 상기 백 게이트 전극(44a)이 상기 제3 및 제4 측면들(20S3, 20S4)을 덮는 면적(또는 크기) 보다 클 수 있다.
다른 예에서, 도 3a에서의 상기 게이트 전극(34a)이 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 절반 보다 작은 면적을 덮는 경우에, 상기 게이트 전극(34a)이 상기 제3 및 제4 측면들(20S3, 20S4)을 덮는 면적(또는 크기)은, 도 3c에서의 상기 백 게이트 전극(44a)이 상기 제3 및 제4 측면들(20S3, 20S4)을 덮는 면적(또는 크기)과 실질적으로 동일할 수 있다.
변형 예에서, 도 3d를 참조하면, 상기 제1 및 제2 수직 부분들(20V1, 20V2)의 각각은 상술한 바와 같은 상기 제1 내지 제4 측면들(20S1, 20S2, 20S3, 20S4)을 포함할 수 있다. 상기 제1 및 제2 게이트 구조물들(30a, 30b)에 의해 덮일 수 있는 상기 제1 측면(20S1)과 상기 제3 측면(20S3) 사이의 코너(20V_b), 및 상기 제1 측면(20S1)과 상기 제3 측면(20S3) 사이의 코너(20V_b)는 라운딩될 수 있다. 즉, 상기 제3 및 제4 측면들(20S3, 20S4)과, 상기 제1 측면(20S1) 사이의 코너들(20V_b)은 곡면일 수 있다. 상기 제1 및 제2 수직 부분들(20V1, 20V2)이 곡면 모양의 상기 코너들(20V_b)을 포함함으로써, 전계 집중 현상에 의한 트랜지스터들의 성능 열화를 억제 또는 방지할 수 있다.
변형 예에서, 도 4a를 참조하면, 상기 게이트 구조물들(30) 및 상기 백 게이트 구조물(40)에서, 앞에서 상술한 상기 게이트 유전체 층(도 1 내지 도 2b의 32, 및 도 3a 내지 도 3d의 32a)은 상기 백 게이트 유전체 층(42)의 두께 보다 큰 두께를 갖는 게이트 유전체 층(32b)으로 변형될 수 있다.
변형 예에서, 도 4b를 참조하면, 상기 게이트 구조물들(30) 및 상기 백 게이트 구조물(40)에서, 앞에서 상술한 상기 게이트 유전체 층(도 1 내지 도 2b의 32, 및 도 3a 내지 도 3d의 32a)은 상기 백 게이트 유전체 층(42)의 두께 보다 작은 두께를 갖는 게이트 유전체 층(32c)으로 변형될 수 있다.
변형 예에서, 도 4c를 참조하면, 각각의 상기 게이트 구조물들(30)에서, 실질적으로 균일한 두께를 가질 수 있는 도 3a내지 도 3d, 및 도 4a 내지 도 4c에서의 상기 게이트 유전체 층(32a, 32b, 32c)은 균일하지 않은 두께를 갖는 게이트 유전체 층(32d)으로 변형될 수 있다. 예를 들어, 도 3a내지 도 3d, 및 도 4a 내지 도 4c에서의 상기 게이트 유전체 층(32a, 32b, 32c)에서의 상기 제1 유전체 부분(32_1)과 상기 제2 유전체 부분(32_2)은 실질적으로 동일한 두께를 가질 수 있고, 도 4c에서의 상기 게이트 유전체 층(32d)은 서로 다른 두께를 갖는 제1 유전체 부분(32_1a)과 제2 유전체 부분(32_2a)을 포함할 수 있다. 상기 게이트 유전체 층(32d)은 상기 제1 측면(20S1)과 접촉할 수 있고, 상기 제2 유전체 부분(32_2a)은 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 적어도 일부와 접촉할 수 있다. 상기 게이트 유전체 층(32d)에서, 상기 제1 유전체 부분(32_1a)은 상기 제2 유전체 부분(32_2a)의 두께 보다 큰 두께를 가질 수 있다.
변형 예에서, 도 4d를 참조하면, 도 4c에서 설명한 상기 게이트 유전체 층(32d)은 도 4d에서와 같은 게이트 유전체 층(32e)으로 변형될 수 있다. 상기 게이트 유전체 층(32e)은 상기 제1 측면(20S1)과 접촉하는 제1 유전체 부분(32_1b) 및 상기 제3 및 제4 측면들(20S3, 20S4) 각각의 적어도 일부와 접촉하고 상기 제1 유전체 부분(32_1b)의 두께 보다 큰 두께를 갖는 제2 유전체 부분(32_2b)을 포함할 수 있다.
변형 예에서, 도 5a를 참조하면, 도 1 및 도 2b에서와 같이, 상기 게이트 전극(34) 및 상기 백 게이트 전극(44)은 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)과 실질적으로 동일한 높이 레벨에 위치할 수 있지만, 이에 한정되지 않고, 도 5a에서와 같이, 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 상부면들 보다 낮은 레벨에 위치하고 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 하부면들 보다 높은 레벨에 위치하는 게이트 전극(34aa) 및 백 게이트 전극(44aa)으로 변형될 수 있다. 따라서, 도 1 내지 도 4d를 참조하여 설명한 상기 게이트 전극(34, 34a) 및 상기 백 게이트 전극(44, 44a)은 상기 게이트 전극(34aa) 및 상기 백 게이트 전극(44aa)으로 변형될 수 있다.
상기 제1 및 제2 수직 채널 영역들(22c1, 22c2) 각각의 수직 두께는 상기 게이트 전극(34aa) 및 상기 백 게이트 전극(44aa) 각각의 수직 두께 보다 클 수 있다.
상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 상부면들은 상기 제2 및 제4 소스/드레인들(22sd2, 22sd4)의 하부면들일 수 있고, 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 하부면들은 상기 수직 부분들(20V1, 20V2) 내에서의 상기 제1 및 제3 소스/드레인들(22sd1, 22sd3)의 상부면들일 수 있다.
변형 예에서, 도 5b를 참조하면, 도 1 내지 도 4d를 참조하여 설명한 상기 게이트 전극(34, 34a) 및 상기 백 게이트 전극(44, 44a)은 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 상부면들 보다 높은 레벨에 위치하고 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 하부면들 보다 낮은 레벨에 위치하는 게이트 전극(34b) 및 백 게이트 전극(44b)으로 변형될 수 있다.
상기 제1 및 제2 수직 채널 영역들(22c1, 22c2) 각각의 수직 두께는 상기 게이트 전극(34aa) 및 상기 백 게이트 전극(44aa) 각각의 수직 두께 보다 작을 수 있다.
상기 제1 게이트 구조물(30a)의 상기 게이트 전극(34b)은 상기 제1 수직 부분(20V1) 내에 위치하는 상기 제1 소스/드레인(22sd1)의 측면 일부 및 상기 제2 소스/드레인(22sd2)의 측면 일부를 덮을 수 있다. 상기 제2 게이트 구조물(30b)의 상기 게이트 전극(34b)은 상기 제2 수직 부분(20V2) 내에 위치하는 상기 제3 소스/드레인(22sd3)의 측면 일부 및 상기 제4 소스/드레인(22sd4)의 측면 일부를 덮을 수 있다. 상기 백 게이트 전극(44b)은 상기 제2 수직 부분(20V2) 내에 위치하는 상기 제1 내지 제4 소스/드레인들(22sd1, 22sd2, 22sd3, 22sd4) 각각의 측면 일부를 덮을 수 있다.
변형 예에서, 도 5c를 참조하면, 도 1 내지 도 4d를 참조하여 설명한 상기 게이트 전극(34, 34a) 및 상기 백 게이트 전극(44, 44a)은 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 상부면들 보다 낮은 레벨에 위치하고 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 하부면들 보다 낮은 레벨에 위치하는 게이트 전극(34c) 및 백 게이트 전극(44c)으로 변형될 수 있다.
변형 예에서, 도 5d를 참조하면, 도 1 내지 도 4d를 참조하여 설명한 상기 게이트 전극(34, 34a) 및 상기 백 게이트 전극(44, 44a)은 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 상부면들 보다 높은 레벨에 위치하고 상기 제1 및 제2 수직 채널 영역들(22c1, 22c2)의 하부면들 보다 높은 레벨에 위치하는 게이트 전극(34d) 및 백 게이트 전극(44d)으로 변형될 수 있다.
변형 예에서, 도 6a를 참조하면, 도 2b의 단면 구조에서, 상기 게이트 전극(34)의 폭과 상기 백 게이트 전극(44)의 폭은 실질적으로 동일할 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 수평 부분들(20H1, 20H2)을 길이 방향, 즉 상기 제1 방향(X)을 따라 절단한 단면 구조에서, 도 1 내지 도 5d에서 설명한 상기 게이트 전극(34, 34a, 34aa, 34b, 34c, 34d)과 상기 백 게이트 전극(44, 44a, 44aa, 44b, 44c, 44d)은 서로 동일한 폭을 가질 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 수평 부분들(20H1, 20H2)을 길이 방향, 즉 상기 제1 방향(X)을 따라 절단한 단면 구조에서, 도 1 내지 도 5d에서 설명한 상기 게이트 전극(34, 34a, 34aa, 34b, 34c, 34d)과 상기 백 게이트 전극(44, 44a, 44aa, 44b, 44c, 44d)은 서로 다른 폭을 갖는 게이트 전극(34e)과 백 게이트 전극(44e)으로 변형될 수 있다. 예를 들어, 상기 제1 및 제2 수평 부분들(20H1, 20H2)을 길이 방향, 즉 상기 제1 방향(X)을 따라 절단한 단면 구조에서, 상기 게이트 전극(44e)은 제1 폭을 가질 수 있고, 상기 백 게이트 전극(44e)은 상기 제1 폭 보다 큰 제2 폭을 가질 수 있다. 여기서, 상기 게이트 전극(44e)의 상기 제1 폭을 갖는 부분은 상기 제1 수직 부분(20V1)의 상기 제1 측면(20S1)을 덮는 부분일 수 있고, 상기 백 게이트 전극(44e)에서 상기 제2 폭을 갖는 부분은 상기 제1 수직 부분(20V1)의 상기 제2 측면(20S2)을 덮는 부분일 수 있다.
변형 예에서, 도 6b를 참조하면, 도 6a에서와 같은 상기 게이트 전극(34e)과 상기 백 게이트 전극(44e)은 도 6b에서와 같은 게이트 전극(34f)과 백 게이트 전극(44f)으로 변형될 수 있다. 예를 들어, 상기 제1 및 제2 수평 부분들(20H1, 20H2)을 길이 방향, 즉 상기 제1 방향(X)을 따라 절단한 단면 구조에서, 상기 게이트 전극(44f)의 폭은 상기 백 게이트 전극(44e)의 폭 보다 클 수 있다.
변형 예에서, 도 7a를 참조하면, 도 1 내지 도 6b를 참조하여 설명한 상기 게이트 전극(34, 34a, 34aa, 34b, 34c, 34d, 34e, 34f)과 상기 백 게이트 전극(44, 44a, 44aa, 44b, 44c, 44d, 44e, 44f)은 실질적으로 동일한 수직 두께를 가질 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 도 1 내지 도 6b를 참조하여 설명한 상기 게이트 전극(34, 34a, 34aa, 34b, 34c, 34d, 34e, 34f)과 상기 백 게이트 전극(44, 44a, 44aa, 44b, 44c, 44d, 44e, 44f)은 서로 다른 수직 두께를 갖는 게이트 전극(34g) 및 백 게이트 전극(44g)으로 변형될 수 있다. 상기 게이트 전극(34g)의 수직 두께는 상기 백 게이트 전극(44g)의 수직 두께 보다 클 수 있다. 상기 게이트 전극(34g)의 상부면은 상기 백 게이트 전극(44g)의 상부면 보다 높은 레벨에 위치할 수 있고, 상기 게이트 전극(34g)의 하부면은 상기 백 게이트 전극(44g)의 하부면 보다 낮은 레벨에 위치할 수 있다.
변형 예에서, 도 7b를 참조하면, 도 1 내지 도 6b를 참조하여 설명한 상기 게이트 전극(34, 34a, 34aa, 34b, 34c, 34d, 34e, 34f)과 상기 백 게이트 전극(44, 44a, 44aa, 44b, 44c, 44d, 44e, 44f)은 도 7b에서와 같은 게이트 전극(34h) 및 백 게이트 전극(44h)으로 변형될 수 있다. 상기 게이트 전극(34h)의 수직 두께는 상기 백 게이트 전극(44h)의 수직 두께 보다 작 수 있다. 상기 게이트 전극(34h)의 상부면은 상기 백 게이트 전극(44g)의 상부면 보다 낮은 레벨에 위치할 수 있고, 상기 게이트 전극(34h)의 하부면은 상기 백 게이트 전극(44h)의 하부면 보다 높은 레벨에 위치할 수 있다.
변형 예에서, 도 8a를 참조하면, 도 1 내지 도 6b를 참조하여 설명한 상기 게이트 전극(34, 34a, 34aa, 34b, 34c, 34d, 34e, 34f)과 상기 백 게이트 전극(44, 44a, 44aa, 44b, 44c, 44d, 44e, 44f)은 도 8a에서와 같은 게이트 전극(34i) 및 백 게이트 전극(44i)으로 변형될 수 있다. 상기 게이트 전극(34i)의 상부면은 상기 백 게이트 전극(44i)의 상부면 보다 높은 레벨에 위치할 수 있고, 상기 게이트 전극(34i)의 하부면은 상기 백 게이트 전극(44i)의 하부면 보다 높은 레벨에 위치할 수 있다.
변형 예에서, 도 8b를 참조하면, 도 1 내지 도 6b를 참조하여 설명한 상기 게이트 전극(34, 34a, 34aa, 34b, 34c, 34d, 34e, 34f)과 상기 백 게이트 전극(44, 44a, 44aa, 44b, 44c, 44d, 44e, 44f)은 도 8b에서와 같은 게이트 전극(34j) 및 백 게이트 전극(44j)으로 변형될 수 있다. 상기 게이트 전극(34j)의 상부면은 상기 백 게이트 전극(44j)의 상부면 보다 낮은 레벨에 위치할 수 있고, 상기 게이트 전극(34j)의 하부면은 상기 백 게이트 전극(44j)의 하부면 보다 낮은 레벨에 위치할 수 있다.
도 1 내지 도 8b에서 설명한 상기 반도체 소자(1)는 메모리 소자일 수 있다. 도 1 내지 도 2b에서 설명한 바와 같이, 상기 수평 부분들(20H1, 20H2) 각각의 길이 방향은 상기 제2 방향(Y)과 수직하거나, 또는 상기 제2 방향(Y)과 경사질 수 있다. 도 9 및 도 10을 각각 참조하여, 메모리 소자일 수 있는 반도체 소자에 대하여 설명하기로 한다. 도 9는 상기 수평 부분들(20H1, 20H2) 각각의 길이 방향이 상기 제2 방향(Y)과 수직하고, 앞에서 설명한 반도체 소자(1)가 메모리 소자인 경우의 예를 개념적으로 나타낸 사시도이고, 도 10은 상기 수평 부분들(20H1, 20H2) 각각의 길이 방향이 상기 제2 방향(Y)과 경사지고, 앞에서 설명한 반도체 소자(1)가 메모리 소자인 경우의 예를 개념적으로 나타낸 사시도이다.
일 예에서, 도 9를 참조하면, 반도체 소자(100)는 기판(105), 상기 기판(105) 상의 주변 회로 구조물(110) 및 상기 주변 회로 구조물(110) 상의 비트라인들(BL_a)을 포함할 수 있다.
상기 반도체 소자(100)는 도 1 내지 도 8b에서와 같은 상기 제1 및 제2 구조물들(20a, 20b)을 더 포함할 수 있다. 도 1 내지 도 8b에서와 같이, 상기 제1 구조물(20a)은 상기 제1 수평 부분(20H1) 및 상기 제1 수직 부분(20V1)을 포함할 수 있고, 상기 제2 구조물(20b)은 상기 제2 수평 부분(20H2) 및 상기 제2 수직 부분(20V2)을 포함할 수 있다. 도 1 내지 도 8b에서와 같이, 상기 제1 구조물(20a)은 상기 제1 및 제2 소스/드레인들(20sd1, 20sd2), 및 상기 제1 수직 채널 영역(22c1)을 포함할 수 있고, 상기 제2 구조물(20b)은 상기 제3 및 제4 소스/드레인들(20sd3, 20sd4), 및 상기 제2 수직 채널 영역(22c2)을 포함할 수 있다.
상기 비트라인들(BL_a)은 상기 제1 및 제2 구조물들(20a, 20b)의 상기 제1 및 제3 소스/드레인들(20sd1, 20sd3)과 전기적으로 연결될 수 있다. 상기 비트라인들(BL_a)은 상기 제1 및 제2 구조물들(20a, 20b)의 상기 제1 및 제3 소스/드레인들(20sd1, 20sd3)과 접촉할 수 있다. 상기 비트라인들(BL_a) 중 하나의 비트라인 상에 서로 인접하는 상기 제1 및 제2 구조
물들(20a, 20b)이 배치될 수 있다.
상기 비트라인들(BL_a) 각각의 적어도 일부는 상기 수직 부분들(20V1, 20V2) 보다 높은 레벨에 배치될 수 있다.
상기 반도체 소자(100)는 도 1 내지 도 8b에서 설명한 것과 같은 상기 게이트 구조물들(30) 및 상기 백 게이트 구조물(40)을 더 포함할 수 있다. 예를 들어, 상기 게이트 구조물들(30) 각각은 도 1에서와 같은 상기 게이트 전극(34)을 포함할 수 있고, 상기 벡 게이트 구조물(40)은 도 1에서와 같은 상기 백 게이트 전극(44)을 포함할 수 있다. 상기 게이트 전극들(34)은 메모리 소자의 워드라인들(WL)일 수 있고, 상기 백 게이트 전극(44)은 메모리 소자에서 상기 수직 채널 영역들(22c1, 22c2)을 제어하기 위한 백 게이트 라인(BG)일 수 있다.
상기 기판(105)은 반도체 기판일 수 있다. 상기 비트라인들(BL_a)은 도전성 물질로 형성될 수 있다. 상기 주변 회로 구조물(110)은 메모리 소자에서, 상기 워드라인들(WL), 상기 비트라인들(BL_a), 및 상기 백 게이트 라인(BG) 중 적어도 하나를 동작시키기 위한 회로가 배치될 수 있는 주변 회로 영역일 수 있다.
탑 뷰에서, 상기 비트라인들(BL_a)은 상기 게이트 구조물들(30) 및 상기 백 게이트 구조물(40)과 수직하게 교차할 수 있다.
상기 반도체 소자(100)는 상기 제2 및 제4 소스/드레인들(20sd2, 20sd4) 상의 정보 저장 구조물(DS), 및 상기 제2 및 제4 소스/드레인들(20sd2, 20sd4)과 상기 정보 저장 구조물(DS) 사이에서 상기 제2 및 제4 소스/드레인들(20sd2, 20sd4)과 상기 정보 저장 구조물(DS)을 전기적으로 연결하는 콘택 구조물들(CNTa)을 더 포함할 수 있다.
상기 정보 저장 구조물(DS)은 디램의 정보 저장 구조물, 예를 들어 디램에서 정보를 저장하는 메모리 셀 커패시터들일 수 있지만, 이에 한정되지 않는다. 예를 들어, 상기 정보 저장 구조물(DS)은 MRAM의 정보 저장 구조물 또는 FeRAM의 정보 저장 구조물일 수 있다.
다른 예에서, 도 10을 참조하면, 반도체 소자(200)는 도 1 및 도 2b에서와 같은 상기 기판(5), 상기 활성 영역들(15b), 및 상기 소자분리 영역(10)을 포함할 수 있다.
상기 반도체 소자(200)는 도 1 내지 도 8b에서 설명한 상기 제1 및 제2 구조물들(20a, 20b)과 실질적으로 동일한 또는 유사한 제1 및 제2 구조물들(20a', 20b')을 더 포함할 수 있다. 도 1 내지 도 8b에서와 마찬가지로, 상기 제1 구조물(20a')은 상기 제1 수평 부분(20H1) 및 상기 제1 수직 부분(20V1)을 포함할 수 있고, 상기 제2 구조물(20b')은 상기 제2 수평 부분(20H2) 및 상기 제2 수직 부분(20V2)을 포함할 수 있다. 도 1 내지 도 8b에서와 마찬가지로, 상기 제1 구조물(20a')은 상기 제1 및 제2 소스/드레인들(20sd1, 20sd2), 및 상기 제1 수직 채널 영역(22c1)을 포함할 수 있고, 상기 제2 구조물(20b')은 상기 제3 및 제4 소스/드레인들(20sd3, 20sd4), 및 상기 제2 수직 채널 영역(22c2)을 포함할 수 있다.
상기 반도체 소자(200)는 도 1 내지 도 8b에서 설명한 것과 같은 게이트 구조물들(30) 및 상기 백 게이트 구조물(40)을 더 포함할 수 있다. 예를 들어, 상기 게이트 구조물들(30) 각각은 도 3a에서와 같은 트라이 게이트(Tri-Gate) 구조의 상기 게이트 전극(34a)을 포함할 수 있고, 상기 벡 게이트 구조물(40)은 도 3a에서와 같은 상기 백 게이트 전극(44)을 포함할 수 있다. 상기 게이트 전극들(34a)은 메모리 소자의 워드라인들(WL)일 수 있고, 상기 백 게이트 전극(44)은 메모리 소자에서 상기 수직 채널 영역들(22c1, 22c2)을 제어하기 위한 백 게이트 라인(BG)일 수 있다.
상기 반도체 소자(200)는 상기 제1 및 제2 수평 부분들(20H1, 20H2) 상에서 상기 제1 및 제2 수평 부분들(20H1, 20H2)과 접촉하며 상기 제1 및 제2 수평 부분들(20H1, 20H2)과 전기적으로 연결되는 비트라인 콘택 플러그들(CNTb)을 더 포함할 수 있다. 상기 비트라인 콘택 플러그들(CNTb)은 상기 제1 및 제3 소스/드레인들(20sd1, 20sd3)과 접촉하면서 전기적으로 연결될 수 있다.
상기 비트라인 콘택 플러그들(CNTb)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 상기 비트라인 콘택 플러그들(CNTb)은 도전성의 2차원 반도체 물질을 포함할 수 있고, 이와 같은 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
상기 반도체 소자(200)는 상기 비트라인 콘택 플러그들(CNTb) 상에서 상기 비트라인 콘택 플러그들(CNTb)과 전기적으로 연결되는 비트라인들(BL_b)을 더 포함할 수 있다.
탑 뷰에서, 상기 비트라인들(BL_b)은 상기 게이트 구조물들(30) 및 상기 백 게이트 구조물(40)과 수직하게 교차할 수 있다.
탑 뷰에서, 상기 제1 및 제2 구조물들(20a', 20b')의 상기 제1 및 제2 수평 부분들(20H1, 20H2)의 길이 방향은 상기 비트라인들(BL_b)과 수직하지 않고 경사지게 교차할 수 있고, 상기 게이트 구조물들(30) 및 상기 백 게이트 구조물(40)과 수직하기 않고 경사지게 교차할 수 있다.
상기 반도체 소자(200)는, 도 8에서와 같이, 상기 제2 및 제4 소스/드레인들(20sd2, 20sd4) 상의 상기 정보 저장 구조물(DS), 및 상기 제2 및 제4 소스/드레인들(20sd2, 20sd4)과 상기 정보 저장 구조물(DS) 사이에서 상기 제2 및 제4 소스/드레인들(20sd2, 20sd4)과 상기 정보 저장 구조물(DS)을 전기적으로 연결하는 상기 콘택 구조물들(CNTa)을 더 포함할 수 있다.
상술한 실시예들에 따른 반도체 소자(1, 100, 200)는 하나의 수평 부분, 예를 들어 상기 제1 수평 부분(20H1)의 길이 방향의 한 쪽에서 상부로 연장되는 상기 제1 수직 부분(20V1)을 포함하는 것으로 설명하고 있지만, 이에 한정되지 않는다. 예를 들어, 도 1, 도 2a 및 도 2b에서 설명한 바와 같이, 각각의 상기 구조물들(20a, 20b)은 하나의 상기 수평 부분의 길이 방향의 양 측에서 상부로 연장되는 한 쌍의 수직 부분들을 포함할 수 있다. 이와 같이, 하나의 상기 수평 부분의 길이 방향의 양 측에서 상부로 연장되는 한 쌍의 수직 부분들이 배치되는 예에 대하여, 도 11 및 도 12를 참조하여 설명하기로 한다. 도 11 및 도 12은 도 9에서와 같은 각각의 상기 제1 및 제2 구조물들(20a', 20b')에서, 하나의 수평 부분(20H1)의 길이 방향의 양 측에서 상부로 연장되는 한 쌍의 수직 부분들이 배치되는 예를 설명하기 위한 도면들이다. 도 11은 본 발명의 실시예에 따른 반도체 소자의 일 예를 개념적으로 나타낸 탑 뷰이고, 도 12는 도 11의 I-I'선, II-II'선, 및 III-III'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 11 및 도 12를 참조하면, 일 실시예에 따른 반도체 소자(300)는 기판(301), 및 상기 기판(301) 상에서 활성 영역들(309a)을 한정하는 소자분리 층들(306, 343)을 포함할 수 있다. 상기 소자분리 층들(306, 343)은 제1 소자분리 층(306) 및 제2 소자분리 층(343)을 포함할 수 있다. 상기 기판(301)은 반도체 기판일 수 있다. 상기 소자분리 층들(306, 343)은 절연성 물질로 형성될 수 있다.
상기 반도체 소자(300)는 상기 활성 영역들(309a) 상에 배치되는 구조물들(ST)을 더 포함할 수 있다. 상기 구조물들(ST)은 제1 구조물들(ST1) 및 제2 구조물들(ST2)을 포함할 수 있다. 상기 제1 및 제2 구조물들(ST1, ST2)의 각각은 수평 부분(ST_H) 및 상기 수평 부분(ST_H)의 길이 방향(D)의 양 측들에서 상부로 연장되는 수직 부분들(ST_V)을 포함할 수 있다. 따라서, 상기 제1 및 제2 구조물들(ST1, ST2)의 각각은 하나의 상기 수평 부분(ST_H)과 두 개의 상기 수직 부분들(ST_V)을 포함할 수 있다.
상기 제1 및 제2 구조물들(ST1, ST2)의 각각은 상기 수평 부분(ST_H) 내에 배치되며 상기 수직 부분들(ST_V) 각각의 하부 영역 내로 연장되는 하부 소스/드레인(SD1), 상기 수직 부분들(ST_V)의 상부 영역들 내에 배치되는 상부 소스/드레인들(SD2), 상기 수직 부분들(ST_V) 내에서 상기 하부 소스/드레인(SD1)과 상기 상부 소스/드레인들(SD2) 사이에 배치되는 수직 채널 영역들(CH)을 포함할 수 있다. 상기 수직 부분들(ST_V)의 각각은 앞에서 설명한 수직 부분, 예를 들어 도 1 내지 도 2b에서 설명한 각각의 상기 제1 및 제2 수직 부분들(20V1, 20V2)과 실질적으로 동일할 수 있다.
상기 반도체 소자(300)는 게이트 구조물들(330) 및 백 게이트 구조물(360)을 더 포함할 수 있다. 상기 게이트 구조물들(330)은 상기 수평 부분들(ST_H) 중 어느 하나의 수평 부분(ST_H) 상에서 한 쌍의 수직 부분들(ST_V) 사이에 배치되고, 서로 이격된 한 쌍의 게이트 구조물들을 포함할 수 있다. 상기 수평 부분들(ST_H) 중 어느 하나의 수평 부분(ST_H) 상에서, 한 쌍의 게이트 구조물들(330)의 각각은 상기 수직 부분들(ST_V)의 상기 수직 채녈 영역들(CH)과 접촉하는 게이트 유전체 층(332) 및 상기 게이트 유전체 층(332) 상의 게이트 전극(334)을 포함할 수 있다. 상기 게이트 유전체 층(332)은 상기 게이트 전극(334)의 상기 수직 채녈 영역들(CH)을 덮는 측면을 덮으면서, 상기 게이트 전극(334)의 바닥면을 덮을 수 있다. 상기 게이트 구조물들(330)의 상기 게이트 전극들(334)은 워드라인들일 수 있다.
상기 게이트 전극들(334)은 도 1 내지 도 10에서 설명한 다양한 예들의 게이트 전극 중 어느 하나의 게이트 전극과 실질적으로 동일한 구조 및/또는 모양일 수 있다. 상기 게이트 유전체 층(332)은 도 1 내지 도 10에서 설명한 다양한 예들의 게이트 유전체 층 중 어느 하나의 게이트 유전체 층과 실질적으로 동일한 구조 및/또는 모양일 수 있다.
상기 백 게이트 구조물(360)은 상기 수평 부분들(ST_H)의 길이 방향(D)으로 서로 인접하는 상기 제1 구조물들(ST_1)과 상기 제2 구조물들(ST_2) 사이를 지날 수 있다.
상기 백 게이트 구조물(360)은 백 게이트 전극(364) 및 상기 백 게이트 전극(364)의 측면들 및 바닥면을 덮는 백 게이트 유전체 층(362)을 포함할 수 있다. 상기 백 게이트 전극(364)은 백 게이트(BG)일 수 있다.
상기 백 게이트 전극(364)은 도 1 내지 도 10에서 설명한 다양한 예들의 백 게이트 전극 중 어느 하나의 백 게이트 전극과 실질적으로 동일한 구조 및/또는 모양일 수 있다. 상기 백 게이트 유전체 층(362)은 도 1 내지 도 10에서 설명한 다양한 예들의 백 게이트 유전체 층 중 어느 하나의 백 게이트 유전체 층과 실질적으로 동일한 구조 및/또는 모양일 수 있다.
상기 반도체 소자(300)는 상기 수평 부분들(ST_H) 상의 절연 층(321a), 상기 수평 부분들(ST_H) 상의 상기 절연 층(321a) 상에서 상기 수직 부분들(ST_V) 사이에 배치되고 상기 게이트 구조물들(330)을 덮는 절연 층(337), 상기 백 게이트 구조물(360) 상의 절연 층(365)을 더 포함할 수 있다. 상기 게이트 구조물들(330)은 상기 절연 층(321a) 상에 배치될 수 있다.
상기 반도체 소자(300)는 상기 절연 층들(337, 321a)을 관통하며 상기 수평 부분들(ST_H)의 상기 하부 소스/드레인들(SD1)과 접촉하는 콘택 플러그들(340)을 더 포함할 수 있다.
상기 반도체 소자(300)는 상기 상부 소스/드레인들(SD2), 상기 절연 층들(337, 365), 및 콘택 플러그들(340) 상의 절연 층(370), 상기 절연 층(370) 상에 배치되고 상기 절연 층(370)을 관통하는 플러그 부분을 포함하는 도전성 라인들(381)을 더 포함할 수 있다. 상기 도전성 라인들(381)은 비트라인들(BL)일 수 있다.
상기 반도체 소자(300)는 상기 비트라인들(BL) 상의 비트라인 캐핑 층들(378), 및 상기 비트라인들(BL), 상기 비트라인 캐핑 층들(378)의 측면들을 덮는 절연성 스페이서들(382), 상기 비트라인들(BL) 사이를 채우는 절연 층(384)을 더 포함할 수 있다. 상기 비트라인 캐핑 층들(378)은 절연성 물질로 형성될 수 있다.
상기 반도체 소자(300)는 상기 절연 층들(384, 370)을 관통하며 상기 상부 소스/드레인들(SD2)과 접촉하고 전기적으로 연결되는 콘택 플러그들(392), 상기 콘택 플러그들(392) 상에서 상기 콘택 플러그들(392)과 전기적으로 연결되는 도전성 패드들(394), 상기 도전성 패드들(394) 사이의 절연 층(396), 및 상기 도전성 패드들(394) 상의 정보 저장 구조물(DS)을 더 포함할 수 있다.
실 시예에서, 상기 수평 부분들(ST_V)의 길이 방향(D)은 도 10에서 설명한 것과 실질적으로 동일하게 상기 비트라인들(BL)과 수직하지 않으면서 경사지게 교차하고, 상기 워드라인들(WL)과 수직하지 않으면서 경사지게 교차할 수 있다.
실시 예에서, 상기 하부 소스/드레인(SD1)은 도 1 내지 도 10에서의 상기 제1 및 제3 소스/드레인들(20sd1, 20sd3)일 수 있고, 상기 상부 소스/드레인들(SD2)은 도 1 내지 도 10에서의 상기 제2 및 제4 소스/드레인들(20sd2, 20sd4)일 수 있다. 따라서, 도 1 내지 도 10에서의 상기 제1 및 제3 소스/드레인들(20sd1, 20sd3)은 하부 소스/드레인들로 지칭될 수 있고, 상기 제2 및 제4 소스/드레인들(20sd2, 20sd4)은 상부 소스/드레인들로 지칭될 수 있다.
앞에서 설명한 바와 같이, 상기 게이트 구조물들(330)은 도 1 내지 도 10에서 설명한 다양한 상기 게이트 구조물들(30) 중 어느 한 게이트 구조물과 실질적으로 동일한 구조 및/또는 모양일 수 있고, 상기 백 게이트 구조물(360)은 도 1 내지 도 10에서 설명한 다양한 백 게이트 구조물(40) 중 어느 한 백 게이트 구조물과 실질적으로 동일한 구조 및/또는 모양일 수 있다. 예를 들어, 상기 게이트 구조물들(330)의 상기 게이트 전극들(334)은 도 10에서와 같은 트라인 게이트(Tri-Gate) 구조의 상기 게이트 전극들(34a)과 동일한 구조 및/또는 모양일 수 있다. 예를 들어, 상기 게이트 전극들(334)의 각각은 도 3a에서 설명한 상기 제1 게이트 부분(34_1) 및 상기 제2 게이트 부분(34_2)에 각각 대응하는 제1 게이트 부분(334_1) 및 제2 게이트 부분(334_2)을 포함할 수 있다.
도 13을 참조하여, 도 12에서의 상기 백 게이트 구조물(360)은 도 1 내지 도 10에서 설명한 다양한 백 게이트 구조물(40) 중 어느 한 백 게이트 구조물과 실질적으로 동일한 구조 및/또는 모양으로 변형될 수 있는 예시적인 예를 설명하기로 한다. 도 13은 도 12에 대응하는 단면도로써, 도 12에서의 상기 백 게이트 구조물(360)이 변형되는 예를 개념적으로 나타낼 수 있다.
변형 예에서, 도 13을 참조하면, 도 12에서의 상기 백 게이트 구조물(360)은 도 7a에서와 같은 백 게이트 전극(44g)을 포함하는 백 게이트 구조물(40)와 실질적으로 동일한 모양으로 변형될 수 있다. 예를 들어, 도 7a에서와 같이 변형된 백 게이트 구조물(360a)은 상기 게이트 구조물들(330) 각각의 수직 두께 보다 작은 수직 두께를 갖고, 상기 게이트 구조물들(330)의 상부면들 보다 낮은 레벨의 상부면을 갖고, 상기 게이트 구조물들(330)의 하부면들 보다 높은 레벨의 하부면을 가질 수 있다. 이와 같은 방식으로 도 12의 상기 게이트 구조물들(330)은 도 1 내지 도 10에서 설명한 다양한 상기 게이트 구조물들(30) 중 어느 한 게이트 구조물과 실질적으로 동일한 구조 및/또는 모양으로 변형될 수 있고, 도 12의 상기 백 게이트 구조물(360)은 도 1 내지 도 10에서 설명한 다양한 백 게이트 구조물(40) 중 어느 한 백 게이트 구조물과 실질적으로 동일한 구조 및/또는 모양으로 변형될 수 있다.
다음으로, 도 11, 및 도 14a 내지 도 14j를 참조하여, 본 발명의 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 14a 내지 도 14j는 도 11 및 도 12의 반도체 소자의 형성 방법을 설명하기 위한 도면들로써, 도 14a 내지 도 14j는 도 11의 I-I'선, II-II'선, 및 III-III'선을 따라 취해진 영역들을 개념적으로 나타낸 단면도들이다.
도 11 및 도 14a를 참조하면, 기판(301) 상에 마스크 패턴(303)을 형성할 수 있다. 상기 기판(301)은 반도체 기판일 수 있다. 상기 마스크 패턴(303)을 식각 마스크로 이용하는 식각 공정으로 상기 기판(301)을 식각하여 트렌치를 형성하고, 상기 트렌치를 채우는 제1 소자분리 층(306)을 형성할 수 있다. 상기 제1 소자분리 층(306)에 의해 상기 마스크 패턴(303) 하부에 예비 하부 활성 영역(309)이 한정될 수 있다.
도 11 및 도 14b를 참조하면, 상기 마스크 패턴(303), 상기 제1 소자분리 층(306) 및 상기 예비 하부 활성 영역(309)을 가로지르는 트렌치들(312)을 형성할 수 있다. 상기 트렌치들(312)은 상기 마스크 패턴(303)을 관통하고, 상기 제1 소자분리 층(306) 및 상기 예비 하부 활성 영역(309)의 높이를 낮출 수 있다. 상기 트렌치들(312)의 바닥면 보다 높은 레벨에 위치하고 잔존하는 예비 하부 활성 영역(309)은 예비 상부 활성 영역(315)으로 정의될 수 있다. 상기 트렌치들(312)의 각각은 라인 모양일 수 있다.
도 11 및 도 14c를 참조하면, 상기 트렌치들(312)의 바닥면과 인접하는 상기 예비 하부 활성 영역(309)의 상부 영역 및 상기 예비 상부 활성 영역(315)의 하부 영역 내에 하부 소스/드레인들(SD1)을 형성할 수 있다. 상기 하부 소스/드레인들(SD1)을 형성하는 것은 상기 트렌치들(312)의 바닥면들에 의해 노출되는 상기 예비 하부 활성 영역(309)의 상부 영역 내에 이온 주입 공정으로 불순물을 주입하고, 불순물 확산 공정을 진행하여 상기 예비 상부 활성 영역(315)의 하부 영역까지 불순물을 확산시키는 것을 포함할 수 있다.
도 11 및 도 14d를 참조하면, 상기 트렌치들(312)을 부분적으로 채우는 절연 층(321)을 형성할 수 있다. 상기 절연 층(321)은 저유전체 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
도 11 및 도 14e를 참조하면, 도 3a에서 설명한 것과 같은 트라이 게이트(Tri-Gate) 구조의 게이트 구조물을 형성하는 경우에, 상기 절연 층(321) 및 상기 예비 상부 활성 영역(315)의 측면을 덮는 상기 제1 소자분리 층(306)을 등방성 식각하여, 높이가 낮아진 절연 층(321a)을 형성함과 동시에 상기 예비 상부 활성 영역(315)의 측면의 일부를 노출시킬 수 있다.
도 11 및 도 14f를 참조하면, 상기 절연 층(321a) 상에서, 상기 트렌치들(312)의 양 측벽들을 덮고, 서로 이격되고, 상기 예비 상부 활성 영역(315)의 상부면 보다 낮은 레벨의 상부면을 갖는 게이트 구조물들(330)을 형성할 수 있다. 상기 게이트 구조물들(330)의 각각은 게이트 전극(334) 및 상기 게이트 전극(334)과 상기 예비 상부 활성 영역(315)의 측면 사이에 배치되고 상기 게이트 전극(334)의 하부면을 덮는 게이트 유전체 층(332)을 포함할 수 있다. 상기 게이트 구조물들(330)을 덮으며 상기 트렌치들(312)을 채우는 절연 층(337)을 형성할 수 있다.
도 11 및 도 14g를 참조하면, 상기 절연 층(337) 및 상기 절연 층(321a)을 관통하며 상기 하부 소스/드레인들(SD1)과 접촉하는 콘택 플러그들(340)을 형성할 수 있다.
도 11 및 도 14h를 참조하면, 상기 마스크 패턴(303), 상기 예비 상부 활성 영역(315), 및 상기 예비 하부 활성 영역(309)을 관통하는 제2 소자분리 층(343)을 형성할 수 있다. 상기 제2 소자분리 층(343)은 라인 모양으로 형성될 수 있다. 상기 제2 소자분리 층(343)은 절연성 물질로 형성될 수 있다.
상기 제2 소자분리 층(343)에 의해 상기 예비 상부 활성 영역(315)은 상부 활성 패턴들(350)로 분리될 수 있고, 상기 예비 하부 활성 영역(309)은 활성 영역들(309a)로 분리될 수 있다. 따라서, 상기 제1 및 제2 소자분리 층들(306, 343)은 상기 활성 영역들(309a)을 한정하는 소자분리 영역일 수 있다.
도 11 및 도 14i를 참조하면, 상기 제2 소자분리 층(343)을 부분 식각하여, 상기 상부 활성 패턴들(350)을 노출시키는 개구부를 형성하고, 상기 개구부를 부분적으로 채우는 백 게이트 구조물(360)을 형성할 수 있다. 상기 백 게이트 구조물(360)을 형성하는 것은 백 게이트 유전체 층(362)을 형성하고, 상기 백 게이트 유전체 층(362) 상에 백 게이트 전극(364)을 형성하고, 적어도 상기 백 게이트 전극(364)을 부분 식각하는 것을 포함할 수 있다. 상기 백 게이트 전극(364)의 상부면은 상기 상부 활성 패턴들(350)의 상부면들 보다 낮은 레벨에 형성될 수 있다. 상기 백 게이트 유전체 층(362)은 상기 백 게이트 전극(364)의 측면들 및 하부면을 덮을 수 있다.
도 11 및 도 14j를 참조하면, 상기 백 게이트 구조물(360)의 상부를 덮는 절연 층(365)을 형성할 수 있다. 상기 절연 층(365)을 형성하면서, 또는 상기 절연 층(365)을 형성한 후에, 상기 마스크 패턴(303)을 제거할 수 있다.
상기 상부 활성 패턴들(350)의 상부 영역들 내에 상부 소스/드레인들(SD2)을 형성할 수 있다. 상기 상부 활성 패턴들(350) 내에서, 상기 하부 소스/드레인들(SD1)과 상기 상부 소스/드레인들(SD1) 사이에 위치하는 영역들은 수직 채널 영역들(CH)로 정의될 수 있다.
다시, 도 11 및 도 12를 참조하면, 상기 상부 소스/드레인들(SD2) 및 상기 콘택 플러그들(340)을 덮는 버퍼 절연 층(370)을 형성하고, 상기 버퍼 절연 층(370)을 관통하며 상기 상부 소스/드레인들(D1)을 노출시키는 홀들을 형성하고, 상기 홀들을 채우며 상기 버퍼 절연 층(370)을 덮는 도전성 물질 층을 형성하고, 상기 도전성 물질 층 상에 비트라인 캐핑 층(378)을 형성하고, 상기 비트라인 캐핑 층(378)을 식각 마스크로 이용하는 식각 공정으로 상기 도전성 물질 층을 식각하여 도전성 라인들(381)을 형성할 수 있다. 상기 도전성 라인들(381)은 비트라인들(BL)일 수 있다.
상기 비트라인들(BL) 및 상기 비트라인 캐핑 층(378)의 측면들을 덮는 절연성 스페이서들(382)을 형성할 수 있다. 상기 비트라인들(BL) 사이에 절연 층(384)을 형성할 수 있다. 상기 절연 층(384)을 관통하며 상기 상부 소스/드레인들(SD2)과 전기적으로 연결되는 콘택 플러그들(392)을 형성할 수 있다. 상기 콘택 플러그들(392) 상에 상기 콘택 플러그들(392)과 전기적으로 연결되는 도전성 패드들(394)을 형성할 수 있다. 상기 도전성 패드들(394) 사이에 절연 층(396)을 형성할 수 있다.
상기 도전성 패드들(394) 상에 정보 저장 구조물(DS)을 형성할 수 있다. 상기 정보 저장 구조물(DS)은 디램의 정보 저장 구조물, 예를 들어 디램에서 정보를 저장하는 메모리 셀 커패시터들일 수 있지만, 이에 한정되지 않는다. 예를 들어, 상기 정보 저장 구조물(DS)은 MRAM의 정보 저장 구조물 또는 FeRAM의 정보 저장 구조물일 수 있다.
다음으로, 도 15a를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 회로에 대하여 설명하기로 한다. 도 15a은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개념적으로 나타낸 회로도로써, 도 9의 상기 반도체 소자(100)를 회로적으로 나타낼 수 있다.
도 15a를 참조하면, 상기 반도체 소자(100)는 트랜지스터들(TR), 워드라인들(WL), 백 게이트 라인들(BG), 비트라인들(BL), 및 정보 저장 구조물들(DS)을 포함할 수 있다.
상기 워드라인들(WL) 및 상기 백 게이트 라인들(BG)은 서로 평행하며 서로 이격될 수 있다. 서로 인접한 한 쌍의 상기 백 게이트 라인들(BG) 사이에 한 쌍의 워드라인들(WL)이 배치될 수 있다. 서로 인접한 두 개의 워드라인들(WL) 사이에 하나의 백 게이트 라인(BG)이 배치될 수 있다.
상기 트랜지스터들(TR)은, 하나의 백 게이트 라인(BG)을 기준으로 보았을 때, 왼쪽에 위치하는 제1 한 쌍의 트랜지스터들(TR1)과, 오른쪽에 위치하는 제2 한 쌍의 트랜지스터들(TR2)을 포함할 수 있다.
상기 제1 한 쌍의 트랜지스터들(TR1)은 하나의 하부 소스/드레인(SD1)을 공유하는 제1 트랜지스터(TR1a) 및 제2 트랜지스터(TR1b)를 포함할 수 있다. 상기 제1 및 제2 트랜지스터들(TR1a, TR1b)은 서로 이격된 상부 소스/드레인들(SD2)을 포함할 수 있다.
상기 제2 한 쌍의 트랜지스터들(TR2)은 하나의 하부 소스/드레인(SD1)을 공유하는 제3 트랜지스터(TR2a) 및 제4 트랜지스터(TR2b)를 포함할 수 있다. 상기 제3 및 제4 트랜지스터들(TR2a, TR2b)은 서로 이격된 상부 소스/드레인들(SD2)을 포함할 수 있다. 상기 하부 소스/드레인들(SD1)은 도 9에서의 상기 제1 및 제3 소스/드레인들(22sd1, 22sd3)일 수 있고, 상기 상부 소스/드레인들(SD2)은 도 9에서의 상기 제2 및 제4 소스/드레인들(22sd2, 22sd4)일 수 있다.
도 9는 상기 제1 한 쌍의 트랜지스터들(TR1) 중 상기 제1 트랜지스터(TR1a)를 나타내고, 상기 제2 한 쌍의 트랜지스터들(TR2) 중 상기 제3 트랜지스터(TR2a)를 나타내는 사시도일 수 있다. 상기 제1 트랜지스터(TR1a)와 상기 제3 트랜지스터(TR2a)는 하나의 상기 백 게이트 라인(BG)을 사이에 두고 서로 인접할 수 있다.
상기 제1 한 쌍의 트랜지스터들(TR1)에서, 상기 제1 및 제2 트랜지스터들(TR1a, TR1b)은 공유하는 하나의 하부 소스/드레인(SD1)의 가운데 부분을 중심으로 하여, 미러 대칭 구조일 수 있다.
상기 제2 한 쌍의 트랜지스터들(TR2)에서, 상기 제3 및 제4 트랜지스터들(TR2a, TR2b)은 공유하는 하나의 하부 소스/드레인(SD1)의 가운데 부분을 중심으로 하여, 미러 대칭 구조일 수 있다.
상기 비트라인들(BL)은 도 9에서와 같이 즉 상기 제1 및 제3 소스/드레인들(20sd1, 20sd3), 즉 상기 하부 소스/드레인들(SD1) 아래에 배치될 수 있다.
상기 비트라인들(BL)은 제1 방향(X)으로 연장되는 라인 모양일 수 있고, 상기 워드라인들(WL) 및 상기 백 게이트 라인들(BG)은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 트랜지스터들(TR)은 상기 제1 방향(X) 및 상기 제2 방향(Y)을 따라 배열될 수 있다.
상기 정보 저장 구조물(DS)은 디램의 정보 저장 구조물, 예를 들어 디램의 셀 커패시터들일 수 있지만, 이에 한정되지 않고, 다른 메모리, 예를 들어 MRAM 또는 FeRAM의 정보 저장 구조물일 수도 있다.
다음으로, 도 15b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 회로에 대하여 설명하기로 한다. 도 15b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개념적으로 나타낸 회로도로써, 도 10의 상기 반도체 소자(200) 및 도 11 및 도 12의 상기 반도체 소자(300)를 회로적으로 나타낼 수 있다.
도 15b를 참조하면, 상기 반도체 소자(200)는 트랜지스터들(TR), 워드라인들(WL), 백 게이트 라인들(BG), 비트라인들(BL), 및 정보 저장 구조물(DS)을 포함할 수 있다. 상기 워드라인들(WL) 및 상기 백 게이트 라인들(BG)은 서로 평행하며 서로 이격될 수 있다. 서로 인접한 한 쌍의 상기 백 게이트 라인들(BG) 사이에 한 쌍의 워드라인들(WL)이 배치될 수 있다. 서로 인접한 두 개의 워드라인들(WL) 사이에 하나의 백 게이트 라인(BG)이 배치될 수 있다.
상기 트랜지스터들(TR)은, 하나의 백 게이트 라인(BG)을 기준으로 보았을 때, 왼쪽에 위치하는 제1 한 쌍의 트랜지스터들(TR1)과, 오른쪽에 위치하는 제2 한 쌍의 트랜지스터들(TR2)을 포함할 수 있다.
상기 제1 한 쌍의 트랜지스터들(TR1)은 하나의 하부 소스/드레인(SD1)을 공유하는 제1 트랜지스터(TR1a) 및 제2 트랜지스터(TR1b)를 포함할 수 있다. 상기 제1 및 제2 트랜지스터들(TR1a, TR1b)은 서로 이격된 상부 소스/드레인들(SD2)을 포함할 수 있다. 상기 제2 한 쌍의 트랜지스터들(TR2)은 하나의 하부 소스/드레인(SD1)을 공유하는 제3 트랜지스터(TR2a) 및 제4 트랜지스터(TR2b)를 포함할 수 있다. 상기 제3 및 제4 트랜지스터들(TR2a, TR2b)은 서로 이격된 상부 소스/드레인들(SD2)을 포함할 수 있다.
상기 하부 소스/드레인들(SD1)은 도 10에서의 상기 제1 및 제3 소스/드레인들(22sd1, 22sd3) 또는 도 12에서와 같은 상기 하부 소스/드레인들(SD1)일 수 있고, 상기 상부 소스/드레인들(SD2)은 도 9에서의 상기 제2 및 제4 소스/드레인들(22sd2, 22sd4) 또는 도 12에서와 같은 상기 상부 소스/드레인들(SD2)일 수 있다.
도 10은 상기 제1 한 쌍의 트랜지스터들(TR1) 중 상기 제1 트랜지스터(TR1a)를 나타내고, 상기 제2 한 쌍의 트랜지스터들(TR2) 중 상기 제3 트랜지스터(TR2a)를 나타내는 사시도일 수 있다. 상기 제1 트랜지스터(TR1a)와 상기 제3 트랜지스터(TR2a)는 하나의 상기 백 게이트 라인(BG)을 사이에 두고 서로 인접할 수 있다.
상기 비트라인들(BL)은 제1 방향(X)으로 연장되는 라인 모양일 수 있고, 상기 워드라인들(WL) 및 상기 백 게이트 라인들(BG)은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 비트라인들(BL)은 도 10 및 도 12에서와 같이 즉 상기 제2 및 제4 소스/드레인들(20sd2, 20sd4), 즉 상기 상부 소스/드레인들(SD2) 상에 배치될 수 있다.
상기 제1 한 쌍의 트랜지스터들(TR1)에서, 상기 제1 및 제2 트랜지스터들(TR1a, TR1b)은 공유하는 하나의 하부 소스/드레인(SD1)의 가운데 부분을 중심으로 하여, 경사 방향(D)으로 미러 대칭 구조일 수 있다. 상기 경사 방향(D)은 도 10에서의 상기 수평 부분들(20H1, 20H2)의 길이 방향 및 도 11 및 도 12에서의 상기 수평 부분들(ST_H)의 길이 방향일 수 있다. 상기 경사 방향(D)은 상기 제1 방향(X) 및 상기 제2 방향(Y)에 대하여 각각 경사진 방향일 수 있다. 여기서, 경사 방향(D)은 상기 제1 방향(X) 및 상기 제2 방향(Y)에 대하여 90도가 아닌 방향일 수 있다.
상기 정보 저장 구조물(DS)은 디램의 정보 저장 구조물, 예를 들어 디램의 셀 커패시터들일 수 있지만, 이에 한정되지 않고, 다른 메모리, 예를 들어 MRAM 또는 FeRAM의 정보 저장 구조물일 수도 있다.
상술한 반도체 소자(1, 100, 200, 300)의 동작 조건, 또는 원하는 최적화된 요구 성능에 따라, 도 1 내지 도 15b를 참조하여 상술한 상기 백 게이트 라인들(BG)에 네거티브 전압, 0V 또는 포지티브 전압이 인가될 수 있다. 예를 들어, 상기 워드라인들(WL)에 제1 포지티브 전압이 인가되는 경우에, 상기 백 게이트 라인들(BG)에는 상기 제1 포지티브 전압 보다 낮은 포지티브 전압이 인가될 수 있다.
상술한 반도체 소자(1, 100, 200, 300)에서, 도 1 내지 도 15b에서 상술한 상기 백 게이트 라인들(BG)은 개별적으로 컨트롤하거나, 또는 복수의 백 게이트 라인들(BG)을 동시에 컨트롤 할 수 있다. 이하에서, 상기 백 게이트 라인들(BG)을 컨트롤하는 예들에 대하여, 도 16, 도 17 및 도 18을 각각 참조하여 설명하기로 한다. 도 16은 상기 백 게이트 라인들(BG)은 개별적으로 컨트롤하는 것을 설명하기 위한 개념적인 회로도이고, 도 17은 상기 백 게이트 라인들(BG)을 복수개의 단위로 컨트롤하는 것을 설명하기 위한 개념적인 회로도이고, 도 18은 상기 백 게이트 라인들(BG) 전체를 동시에 컨트롤하는 것을 설명하기 위한 개념적인 회로도이다.
도 16, 도 17 및 도 18을 참조하면, 상술한 반도체 소자(1, 100, 200, 300)는 서로 이격될 수 있고, 독립적으로 존재하는 복수의 메모리 셀 어레이들(MCA1, MCA2)을 포함할 수 있다. 상술한 반도체 소자(1, 100, 200, 300)가 디램인 경우에, 상기 복수의 메모리 셀 어레이들(MCA1, MCA2)은 뱅크(Bank)를 구성할 수 있다. 상술한 반도체 소자(1, 100, 200, 300)에서, 뱅크는 복수개가 배치될 수 있다.
상기 복수의 메모리 셀 어레이들(MCA1, MCA2)의 각각은 도 15a 및 도 15b에서 설명한 트랜지스터들(TR), 워드라인들(WL), 백 게이트 라인들(BG), 비트라인들(BL), 및 정보 저장 구조물(DS)을 포함할 수 있다. 상기 복수의 메모리 셀 어레이들(MCA1, MCA2) 각각의 회로는 도 15a의 회로와 같거나, 또는 도 15b의 회로와 같을 수 있다.
상기 복수의 메모리 셀 어레이들(MCA1, MCA2)의 적어도 일 측에 상기 백 게이트 라인들(BG)을 제어 및/또는 구동시키기 위한 백 게이트 제어 회로(도 16의 BG_Ca, 도 17의 BG_Cb, 도 18의 BG_Cc)가 배치될 수 있다.
일 예에서, 도 16을 참조하면, 상기 백 게이트 제어 회로(도 16의 BG_Ca)는 상기 백 게이트 라인들(BG)을 개별적으로 제어 또는 동작시킬 수 있다. 예를 들어, 상기 백 게이트 라인들(BG) 전체에 동일한 전압을 인가하거나, 또는 상기 백 게이트 라인들(BG) 중 일부 백 게이트 라인에 다른 백 게이트 라인과 다른 전압을 인가할 수도 있다. 예를 들어, 하나의 메모리 셀 어레이(MCA)에서, 상기 백 게이트 라인들(BG) 중 일부 백 게이트 라인에 다른 백 게이트 라인과 다른 전압을 인가할 수도 있다.
다른 예에서, 도 17을 참조하면, 상기 백 게이트 제어 회로(BG_Cb)는 상기 백 게이트 라인들(BG) 중 복수개를 동시에 제어 및 구동시킬 수 있다. 예를 들어, 상기 백 게이트 제어 회로(BG_Cb)는 각각의 상기 복수의 메모리 셀 어레이들(MCA1, MCA2) 단위 또는 뱅크 단위로 상기 백 게이트 라인들(BG)을 제어 또는 구동시킬 수 있다. 예를 들어, 상기 백 게이트 제어 회로(도 16의 BG_Ca)는 상기 복수의 메모리 셀 어레이들(MCA1, MCA2) 중 제1 메모리 셀 어레이(MCA1) 내의 상기 백 게이트 라인들(BG)에는 제1 전압을 인가하고, 상기 제1 메모리 셀 어레이(MCA1)와 독립적으로 존재하는 제2 메모리 셀 어레이(MCA2)의 상기 백 게이트 라인들(BG)에는 상기 제1 전압과 다른 제2 전압을 인가할 수 있다. 또는, 상기 백 게이트 제어 회로(도 16의 BG_Ca)는 복수의 뱅크들 중 제1 뱅크 내에 포함되는 복수의 메모리 셀 어레이들(MCA1)의 상기 백 게이트 라인들(BG)에는 제1 전압을 인가하고, 상기 복수의 뱅크들 중 제2 뱅크 내에 포함되는 복수의 메모리 셀 어레이들(MCA2)의 상기 백 게이트 라인들(BG)에는 상기 제1 전압과 다른 제2 전압을 인가할 수 있다.
다른 예에서, 도 18을 참조하면, 상기 백 게이트 제어 회로(BG_Cc)는 하나의 메모리 칩 전체의 상기 백 게이트 라인들(BG)을 동시에 제어 또는 동작시킬 수 있다. 예를 들어, 상기 백 게이트 제어 회로(BG_Cc)는 하나의 메모리 칩 전체의 상기 백 게이트 라인들(BG)에 동일한 전압을 인가할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에서, 서로 이격된 제1 게이트 구조물 및 제2 게이트 구조물;
    상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 배치되고, 상기 제1 및 제2 게이트 구조물들과 이격된 하나의 백 게이트 구조물;
    수직 방향으로 연장되는 제1 수직 채널 영역을 포함하는 제1 구조물, 및
    상기 수직 방향으로 연장되는 제2 수직 채널 영역을 포함하고 상기 제1 구조물과 이격된 제2 구조물을 포함하되,
    상기 제1 수직 채널 영역의 적어도 일부는 상기 제1 게이트 구조물과 상기 백 게이트 구조물 사이에 배치되고,
    상기 제2 수직 채널 영역의 적어도 일부는 상기 제2 게이트 구조물과 상기 백 게이트 구조물 사이에 배치되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 구조물은 상기 제1 수직 채널 영역 아래의 제1 소스/드레인, 및 상기 제1 수직 채널 영역 상의 제2 소스/드레인을 더 포함하고,
    상기 제2 구조물은 상기 제2 수직 채널 영역 아래의 제3 소스/드레인, 및 상기 제2 수직 채널 영역 상의 제4 소스/드레인을 더 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 수직 채널 영역은 제1 방향에서 서로 대향하는 제1 측면 및 제2 측면과, 상기 제1 방향과 교차하는 제2 방향에서 서로 대향하는 제3 측면 및 제4 측면을 포함하고,
    상기 제2 수직 채널 영역은 상기 제1 방향에서 서로 대향하는 제5 측면 및 제6 측면과, 상기 제2 방향에서 서로 대향하는 제7 측면 및 제8 측면을 포함하고,
    상기 제1 게이트 구조물은 상기 제3 및 제4 측면들 각각의 적어도 일부와 상기 제1 측면을 덮고,
    상기 제2 게이트 구조물은 상기 제7 및 제8 측면들 각각의 적어도 일부와 상기 제5 측면을 덮고,
    상기 백 게이트 구조물은 상기 제2 측면 및 상기 제6 측면을 덮는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 게이트 구조물은 상기 제1 측면을 덮는 부분에서 제1 폭을 갖고,
    상기 백 게이트 구조물은 상기 제2 측면을 덮는 부분에서 상기 제1 폭과 다른 제2 폭을 갖는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제1 게이트 구조물은 상기 제3 및 제4 측면들 각각의 제1 부분을 덮고,
    상기 제2 게이트 구조물은 상기 제7 및 제8 측면들 각각의 제2 부분을 덮고,
    상기 백 게이트 구조물은 상기 제3 및 제4 측면들 각각의 제3 부분과, 상기 제7 및 제8 측면들 각각의 제4 부분을 덮는 반도체 소자.
  6. 제 5 항에 있어서,
    각각의 상기 제3 및 제4 측면들에서, 상기 제1 부분은 상기 제3 부분 보다 크고,
    각각의 상기 제7 및 제8 측면들에서, 상기 제2 부분은 상기 제4 부분 보다 큰 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 게이트 구조물은 제1 게이트 전극, 및 상기 제1 게이트 전극과 상기 제1 구조물 사이의 제1 게이트 유전체 층을 포함하고,
    상기 제2 게이트 구조물은 제2 게이트 전극, 및 상기 제2 게이트 전극과 상기 제2 구조물 사이의 제2 게이트 유전체 층을 포함하고,
    상기 백 게이트 구조물은 백 게이트 유전체 층 및 백 게이트 전극을 포함하고,
    상기 백 게이트 유전체 층은 상기 백 게이트 전극과 상기 제1 구조물 사이에 개재된 제1 백 게이트 유전체 부분, 및 상기 백 게이트 전극과 상기 제2 구조물 사이에 개재된 제2 백 게이트 유전체 부분을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 게이트 전극은 제1 수직 두께를 갖고,
    상기 백 게이트 전극은 상기 제1 수직 두께와 다른 제2 수직 두께를 갖는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제1 구조물은 제1 수평 부분 및 상기 제1 수평 부분의 일부로부터 상기 수직 방향으로 연장되고 상기 제1 수직 채널 영역을 포함하는 제1 수직 부분을 포함하고,
    상기 제2 구조물은 제2 수평 부분 및 상기 제2 수평 부분의 일부로부터 상기 수직 방향으로 연장되고 상기 제2 수직 채널 영역을 포함하는 제2 수직 부분을 포함하고,
    상기 제1 게이트 구조물의 적어도 일부는 상기 제1 수평 부분 상에 배치되고,
    상기 제2 게이트 구조물의 적어도 일부는 상기 제2 수평 부분 상에 배치되는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 수직 부분 상의 제1 콘택 플러그;
    상기 제1 수평 부분 상의 제2 콘택 플러그;
    상기 제1 콘택 플러그 상의 정보 저장 구조물; 및
    상기 제2 콘택 플러그 상의 비트라인을 더 포함하되,
    상기 제1 게이트 구조물은 상기 제2 콘택 플러그와 상기 제1 수직 부분 사이에 배치된 영역을 포함하고,
    상기 비트라인의 적어도 일부는 상기 제1 수직 부분 보다 높은 레벨에 배치되는 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제1 수직 부분 상의 콘택 플러그;
    상기 콘택 플러그 상의 정보 저장 구조물; 및
    상기 수평 부분 아래의 비트라인을 더 포함하는 반도체 소자.
  12. 기판;
    상기 기판 상에서, 제1 수평 부분, 및 상기 제1 수평 부분으로부터 수직 방향으로 연장되고 서로 이격된 한 쌍의 제1 수직 부분들을 포함하는 제1 구조물;
    상기 기판 상에서, 제2 수평 부분, 및 상기 제2 수평 부분으로부터 수직 방향으로 연장되고 서로 이격된 한 쌍의 제2 수직 부분들을 포함하는 제2 구조물;
    상기 제1 수평 부분 상에서 상기 한 쌍의 제1 수직 부분들 사이에 배치되고, 각각 수평 방향으로 연장되는 한 쌍의 제1 게이트 구조물들;
    상기 제2 수평 부분 상에서 상기 한 쌍의 제2 수직 부분들 사이에 배치되고, 각각 상기 수평 방향으로 연장되는 한 쌍의 제2 게이트 구조물들; 및
    상기 제1 구조물과 상기 제2 구조물 사이에 배치되는 하나의 백 게이트 구조물을 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 한 쌍의 제1 게이트 구조물들 및 상기 한 쌍의 제1 수직 부분들 중 서로 접촉하는 제1 게이트 구조물과 제1 수직 부분에서,
    상기 제1 수직 부분은 제1 수직 채널 영역을 포함하고,
    상기 제1 수직 채널 영역은 서로 대향하는 제1 측면 및 제2 측면, 및 서로 대향하는 제3 측면 및 제4 측면을 포함하고,
    상기 제1 게이트 구조물은 상기 제3 및 제4 측면들 각각의 적어도 일부와, 상기 제1 측면을 덮고,
    상기 백 게이트 구조물은 적어도 상기 제2 측면을 덮는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제1 수직 채널 영역에서, 상기 제1 측면과 상기 제3 측면 사이의 코너 및 상기 제1 측면과 상기 제4 측면 사이의 코너는 라운딩된 반도체 소자.
  15. 제 12 항에 있어서,
    기판; 및
    상기 기판 상에서 제1 활성 영역 및 제2 활성 영역을 한정하는 소자분리 영역을 더 포함하되,
    상기 제1 구조물은 상기 제1 활성 영역 상에 배치되고,
    상기 제2 구조물은 상기 제2 활성 영역 상에 배치되는 반도체 소자.
  16. 제 12 항에 있어서,
    상기 한 쌍의 제1 수직 부분들 상에 각각 배치되는 콘택 구조물들;
    상기 제1 수평 부분 상에서 상기 제1 수평 부분과 전기적으로 연결되는 콘택 플러그;
    상기 콘택 구조물들 상에서 상기 콘택 구조물들과 전기적으로 연결되는 정보 저장 구조물; 및
    상기 콘택 플러그 상에서 상기 콘택 플러그와 전기적으로 연결되는 비트라인을 더 포함하되,
    상기 콘택 플러그는 상기 한 쌍의 제1 게이트 구조물들 사이에 배치되는 반도체 소자.
  17. 제1 메모리 셀 어레이;
    상기 제1 메모리 셀 어레이와 이격된 제2 메모리 셀 어레이; 및
    상기 제1 및 제2 메모리 셀 어레이들 각각의 적어도 일 측에 배치되는 백 게이트 제어 회로를 포함하되,
    상기 제1 및 제2 메모리 셀 어레이들의 각각은 트랜지스터들, 워드라인들, 비트라인들, 정보 저장 구조물들 및 백 게이트 라인들을 포함하고,
    상기 백 게이트 라인들은 상기 제1 및 제2 메모리 셀 어레이들을 가로지르며 상기 백 게이트 제어 회로와 전기적으로 연결되고,
    상기 비트라인들은 제1 방향으로 연장되고,
    상기 워드라인들 및 상기 백 게이트 라인들은 서로 평행하며 서로 이격되며 상기 제1 방향과 수직한 제2 방향으로 연장되고,
    상기 트랜지스터들은 하나의 제1 하부 소스/드레인을 공유하는 제1 한 쌍의 트랜지스터들, 및 하나의 제2 하부 소스/드레인을 공유하는 제2 한 쌍의 트랜지스터들을 포함하고,
    상기 제1 한 쌍의 트랜지스터들과 상기 제2 한 쌍의 트랜지스터들 사이에, 상기 백 게이트 라인들 중 하나의 제1 백 게이트 라인이 배치되고,
    상기 제1 한 쌍의 트랜지스터들의 각각은 상기 제1 하부 소스/드레인 상의 수직 채널 영역, 및 상기 수직 채널 영역 상의 상부 소스/드레인을 더 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 워드라인들은 상기 제1 한 쌍의 트랜지스터들의 게이트 전극들을구성하고,
    상기 게이트 전극들 중 제1 게이트 전극은 상기 수직 채널 영역의 측면들 중 적어도 3개의 측면들을 덮는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제1 백 게이트 라인은 상기 수직 채널 영역의 측면들 중 적어도 3개의 측면들을 덮고,
    상기 수직 채널 영역은 상기 제1 백 게이트 라인과 상기 제1 게이트 전극 사이에 배치되는 반도체 소자.
  20. 제 17 항에 있어서,
    상기 백 게이트 제어 회로는 상기 백 게이트 라인들 중 복수개를 동시에 제어하는 반도체 소자.
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