CN115295527A - 包括边缘绝缘层的半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：衬底，包括单元区域和界面区域；栅电极，在单元区域内设置在衬底中，并在第一水平方向上延伸；位线，与栅电极相交，并在与第一水平方向相交的第二水平方向上延伸，该位线包括在第一水平方向上交替设置的第一位线和第二位线；边缘间隔物，设置在界面区域内，并接触第二位线；以及边缘绝缘层，设置在边缘间隔物之间，并接触第一位线。边缘绝缘层中的每一层的至少一部分设置在界面区域内。

Description

包括边缘绝缘层的半导体器件
相关申请的交叉引用
本申请要求于2021年4月16日在韩国知识产权局递交的韩国专利申请No.10-2021-0049519的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开的示例实施例涉及一种包括边缘绝缘层的半导体器件。
背景技术
根据对半导体器件的高集成度和小型化的需求，这种半导体器件的尺寸正在缩小。因此，用于电子设备的半导体存储器件也需要高集成度，并且因此，减少了半导体存储器件的构成元件的设计规则。需要在不降低半导体器件的可靠性的情况下减小半导体器件的尺寸的技术。
发明内容
本公开的示例实施例提供了一种半导体器件，其包括设置在界面区域中并接触位线的边缘绝缘层。
根据本公开的示例性实施例的半导体器件可以包括：衬底，包括单元区域和界面区域；栅电极，在单元区域内设置在衬底中，并在第一水平方向上延伸；位线，与栅电极相交，并在与第一水平方向相交的第二水平方向上延伸，该位线包括在第一水平方向上交替设置的第一位线和第二位线；边缘间隔物，设置在界面区域内，并接触第二位线；以及边缘绝缘层，设置在边缘间隔物之间，并接触第一位线。边缘绝缘层中的每一层的至少一部分可以设置在界面区域内。
根据本公开的示例性实施例的半导体器件可以包括：衬底，包括单元区域和界面区域；栅电极，在单元区域内设置在衬底中，并在第一水平方向上延伸；位线，与栅电极相交，并在与第一水平方向相交的第二水平方向上延伸；层间绝缘层，在界面区域内设置在衬底上；以及边缘绝缘层，接触位线，并在第一水平方向上延伸。边缘绝缘层的至少一部分可以设置在界面区域内。当在纵向截面图中观察时，边缘绝缘层可以设置在位线和层间绝缘层之间。
根据本公开的示例性实施例的半导体器件可以包括：衬底，包括单元区域和界面区域，该衬底包括设置在单元区域内的有源区；栅电极，与有源区相交，并在第一水平方向上延伸；位线，与栅电极相交，并在与第一水平方向相交的第二水平方向上延伸，该位线包括在第一水平方向上交替设置的第一位线和第二位线；边缘间隔物，设置在界面区域内，并接触第二位线；以及边缘绝缘层，设置在边缘间隔物之间，并接触第一位线，边缘绝缘层中的每一层的至少一部分设置在界面区域内；掩埋接触部，设置在第一位线和第二位线之间；着落焊盘，在掩埋接触部上；绝缘结构，在着落焊盘之间；以及电容器结构，在着落焊盘和绝缘结构上。
附图说明
通过参考附图考虑以下详细描述，本发明构思的上述和其他目的、特征和优点对于本领域技术人员将变得更加明显。
图1是根据本发明构思的示例实施例的半导体器件的平面图。
图2是沿图1中的线I-I'、II-II'和III-III'截取的半导体器件的竖直截面图。
图3至图20是以根据本发明构思的示例实施例的制造半导体器件的方法的工艺顺序示出的平面图和竖直截面图。
图21A和图21B是根据本发明构思的示例实施例的半导体器件的平面图。
图22是根据本发明构思的示例实施例的半导体器件的竖直截面图。
图23至图30是以根据本发明构思的示例实施例的制造半导体器件的方法的工艺顺序示出的平面图和竖直截面图。
图31至图36是以根据本发明构思的示例实施例的制造半导体器件的方法的工艺顺序示出的平面图和竖直截面图。
图37是根据本发明构思的示例实施例的半导体器件的平面图。
图38是沿图37中的线I-I'、II-II'和III-III'截取的半导体器件的竖直截面图。
具体实施方式
图1是根据本发明构思的示例实施例的半导体器件的平面图。图2是沿图1中的线I-I'、II-II'和III-III'截取的半导体器件的竖直截面图。
参照图1和图2，半导体器件100可以包括衬底102、栅电极WL、第一位线BL1、第二位线BL2、第一封盖层118、边缘间隔物120、边缘绝缘层130、第二封盖层140、绝缘间隔物142、掩埋接触部BC、着落焊盘152、下电极170、电容器介电层172和上电极174。
衬底102可以包括单元区域MCA和界面区域IA。单元区域MCA可以表示其中设置有DRAM器件的存储单元的区域，并且界面区域IA可以是指单元区域MCA和其中设置有行解码器、感测放大器等的外围电路区域(未示出)之间的区域。例如，界面区域IA可以围绕单元区域MCA。衬底102可以包括半导体材料。例如，衬底102可以是硅衬底、锗衬底、硅锗衬底或绝缘体上硅(SOI)衬底。
衬底102可以包括有源区AR、元件隔离层104和区域分离层106。元件隔离层104可以是从衬底102的上表面向下延伸的绝缘层，并且可以在单元区域MCA中限定有源区AR。例如，有源区AR可以分别对应于单元区域MCA中被元件隔离层104围绕的衬底102的上表面的部分。当在平面图中观察时，有源区AR可以具有条形形状，该条形形状具有较短轴和较长轴，并且有源区AR可以彼此间隔开。区域分离层106可以限定界面区域IA。例如，当在截面图中观察时，其中设置有区域分离层106的区域和在其间插入区域分离层106的条件下面向单元区域MCA的区域可以被称为界面区域IA。区域分离层106可以是从衬底102的上表面向下延伸的绝缘层。区域分离层106可以使有源区AR与衬底102在界面区域IA中的部分电绝缘。
当在平面图中观察时，栅电极WL可以在x方向上延伸，同时在y方向上彼此间隔开。在说明书中，x方向和y方向可以被分别称为第一水平方向和第二水平方向，并且与x方向和y方向垂直相交的方向可以被称为竖直方向。另外，栅电极WL可以与有源区AR相交。例如，两个栅电极WL可以与一个有源区AR相交。当在截面图中观察时，栅电极WL可以掩埋在衬底102中。例如，每个栅电极WL可以设置在形成于衬底102中的沟槽内。半导体器件100还可以包括设置在沟槽中的栅极介电层107和栅极封盖层108。栅极介电层107可以共形地形成在沟槽的内壁处。栅电极WL可以设置在沟槽的下部，并且栅极封盖层108可以设置在栅电极WL上。栅极封盖层108的上表面可以与元件隔离层104和区域分离层106的上表面共面。
半导体器件100还可以包括覆盖元件隔离层104、区域分离层106和栅极封盖层108的上表面的缓冲层110。缓冲层110可以包括氮化硅。
当在平面图中观察时，第一位线BL1和第二位线BL2在y方向上延伸，同时在x方向上彼此间隔开。例如，第一位线BL1和第二位线BL2可以在x方向上交替设置。每个第一位线BL1可以具有在y方向上延伸的条形。每个第二位线BL2可以具有T形形状。例如，每个第二位线BL2可以包括在y方向上延伸的条形尾部BL2a，以及连接到尾部BL2a的y方向端部同时在x方向上延伸的头部BL2b。尾部BL2a的y方向长度可以大于每个第一位线BL1的y方向长度。
当在截面图中观察时，第一位线BL1和第二位线BL2可以包括顺序地堆叠在缓冲层110上的第一导电层112、第二导电层114和第三导电层116。第一导电层112可以包括多晶硅，并且第二导电层114和第三导电层116中的每一个可以包括TiN、TiSiN、W、硅化钨或其组合。
半导体器件100还可以包括接触有源区AR同时延伸穿过缓冲层110和第一导电层112的直接接触部DC。例如，直接接触部DC可以填充形成在衬底102的上表面处的凹槽R。当在平面图中观察时，直接接触部DC可以设置在有源区AR的中心部分处。直接接触部DC的上表面可以与第一导电层112的上表面共面。直接接触部DC可以将有源区AR电连接到位线BL1和BL2。直接接触部DC可以包括多晶硅。
第一封盖层118可以设置在第一位线BL1和第二位线BL2上。例如，第一封盖层118可以接触第三导电层116。第一封盖层118可以在y方向上延伸。第一封盖层118可以包括氮化硅。当在截面图中观察时，第一导电层112、第二导电层114、第三导电层116和第一封盖层118可以具有基本相同的宽度。
当在平面图中观察时，边缘间隔物120可以接触第二位线BL2的y方向端部，同时在x方向上延伸。边缘间隔物120可以在x方向上彼此间隔开边缘间隔物120可以包括氧化硅。
半导体器件100还可以包括绝缘衬垫122和层间绝缘层124。在单元区域MCA中，绝缘衬垫122可以覆盖第一封盖层118。在界面区域IS中，绝缘衬垫122可以覆盖衬底102和区域分离层106的上表面。另外，虽然未示出，但绝缘衬垫122可以覆盖边缘间隔物120。层间绝缘层124可以设置在界面区域IA中的绝缘衬垫122上。绝缘衬垫122可以包括氮化硅。层间绝缘层124可以包括氧化硅、氮化硅、氮氧化硅或其组合。
边缘绝缘层130可以设置在边缘间隔物120之间，同时接触第一位线BL1。例如，边缘绝缘层130可以包括在y方向上朝向第一位线BL1突出的突起132，并且突起132可以接触第一位线BL1的y方向端面。突起132可以在y方向上与第一位线BL1对齐。例如，突起132可以在y方向上与第一位线BL1重叠，并且突起132的x方向宽度可以基本上等于第一位线BL1的x方向宽度。另外，边缘绝缘层130可以被设置为在x方向上与第二位线BL2交替，并且每个边缘绝缘层130可以接触第二位线BL2的头部BL2b。
当在截面图中观察时，边缘绝缘层130可以接触缓冲层110、第一位线BL1、第一封盖层118、绝缘衬垫122和层间绝缘层124。边缘绝缘层130可以设置在界面区域IA中，并且边缘绝缘层130的下表面可以设置在比衬底102的上表面低的高度处，但不限于此。在实施例中，边缘绝缘层130的一部分可以设置在单元区域MCA中，或者边缘绝缘层130的下表面可以设置在与衬底102的上表面相同的高度处。边缘绝缘层130可以包括氧化硅、氮化硅、氮氧化硅或其组合。
第二封盖层140可以设置在第一位线BL1和第二位线BL2上，同时在y方向上延伸。例如，在单元区域MCA中，第二封盖层140可以接触绝缘衬垫122。另外，第二封盖层140可以延伸到界面区域IA中，并且可以在界面区域IA中接触层间绝缘层124和边缘绝缘层130。在实施例中，第二封盖层140可以与边缘绝缘层130在材料上连续。
绝缘间隔物142可以分别设置在第一位线BL1和第二位线BL2的相对侧表面处，同时在y方向上延伸。绝缘间隔物142的一部分可以延伸到衬底102的凹槽R中，并且可以覆盖直接接触部DC的侧表面。绝缘间隔物142还可以覆盖第一封盖层118、绝缘衬垫122、第二封盖层140和突起132的侧表面。
掩埋接触部BC可以设置在第一位线BL1和第二位线BL2之间。掩埋接触部BC的上表面可以设置在比第二封盖层140的上表面低的高度处。掩埋接触部BC可以延伸到衬底102中。例如，掩埋接触部BC的下端可以设置在比衬底102的上表面低的高度处，并且可以接触有源区AR。当在平面图中观察时，半导体器件100还可以包括被设置为在y方向上与掩埋接触部BC交替的栅栏绝缘层(未示出)。栅栏绝缘层可以与栅电极WL重叠。掩埋接触部BC可以包括多晶硅。
半导体器件100还可以包括形成在掩埋接触部BC上的阻挡层150。阻挡层150可以共形地设置在绝缘间隔物142和掩埋接触部BC上。
着落焊盘152可以设置在阻挡层150上。例如，着落焊盘152的下表面可以设置在比第二封盖层140的上表面低的高度处，并且可以对应于掩埋接触部BC。着落焊盘152的上表面可以布置在比第二封盖层140高的高度处。着落焊盘152可以经由掩埋接触部BC电连接到有源区AR。着落焊盘152的上表面可以对应于图1所示的“LP”。
半导体器件100还可以包括设置在着落焊盘152之间的绝缘结构160。绝缘结构160可以使着落焊盘152彼此电绝缘。绝缘结构160可以接触突起132和第二封盖层140。绝缘结构160的上表面可以与着落焊盘152的上表面共面。在实施例中，着落焊盘152可以包括钨，并且绝缘结构160可以包括氧化硅。
半导体器件100的电容器结构可以设置在着落焊盘152中的相应着落焊盘上。电容器结构可以由下电极170、电容器介电层172和上电极174构成。下电极170可以被设置为接触相应的着落焊盘152，并且电容器介电层172可以沿着绝缘结构160和下电极170共形地设置。上电极174可以设置在电容器介电层172上。
半导体器件100还可以包括设置在第二封盖层140上的上绝缘层176。上绝缘层176可以设置在界面区域IA中，并且可以接触上电极174。
图3至图20是以根据本发明构思的示例实施例的制造半导体器件的方法的工艺顺序示出的平面图和竖直截面图。图3、图5、图7、图9、图11、图13、图15、图17和图19是平面图。图4、图6、图8、图10、图12、图14、图16、图18和图20分别是沿图3、图5、图7、图9、图11、图13、图15、图17和图19中的线I-I'、II-II'和III-III'截取的竖直截面图。
参照图3和图4，可以在衬底102处形成元件隔离层104和区域分离层106。衬底102可以包括单元区域MCA和界面区域IA。界面区域IA可以围绕单元区域MCA，并且可以设置在单元区域MCA和外围电路区域(未示出)之间。元件隔离层104可以设置在衬底102的单元区域MCA中，并且区域分离层106可以设置在衬底102的界面区域IA中。
元件隔离层104和区域分离层106可以通过在衬底102的上表面处形成沟槽并用绝缘材料填充该沟槽来形成。元件隔离层104可以在单元区域MCA中限定有源区AR。例如，有源区AR可以分别对应于单元区域MCA中被元件隔离层104围绕的衬底102的上表面的部分。当在平面图中观察时，有源区AR可以具有条形，该条形具有较短轴和较长轴，并且有源区AR可以彼此间隔开。元件隔离层104和区域分离层106可以包括氧化硅、氮化硅、氮氧化硅或其组合。元件隔离层104和区域分离层106可以由单层或多层构成。尽管元件隔离层104和区域分离层106被示出为具有相同的深度，但是本公开的示例性实施例不限于此。
栅电极WL可以形成在单元区域MCA中，以与有源区AR相交。例如，可以通过在衬底102的上表面处形成在x方向上延伸的沟槽、形成覆盖沟槽内壁的栅极介电层107、在沟槽下部形成导电材料、以及在沟槽上部形成栅极封盖层108来形成栅电极WL。栅电极WL可以在y方向上彼此间隔开。栅极封盖层108的上表面可以与元件隔离层104和区域分离层106的上表面共面。
栅电极WL可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合。栅极介电层107可以包括氧化硅、氮化硅、氮氧化硅、高k电介质或其组合。栅极封盖层108可以包括氧化硅、氮化硅、氮氧化硅或其组合。
在实施例中，在形成栅电极WL之后，可以通过在衬底102的与每个栅电极WL的相对侧处的有源区AR相对应的部分中注入杂质离子来形成源区和漏区。在另一实施例中，可以在形成栅电极WL之前执行用于形成源区和漏区的杂质离子注入工艺。
参照图5和图6，可以在衬底102上形成缓冲层110和第一导电层112。缓冲层110可以覆盖元件隔离层104、区域分离层106、有源区AR和栅极封盖层108。第一导电层112可以覆盖缓冲层110。缓冲层110可以包括氧化硅、氮化硅、氮氧化硅、高k电介质或其组合。第一导电层112可以包括多晶硅。
此后，可以通过各向异性蚀刻工艺在衬底102的上表面处形成凹槽R。可以通过用导电材料填充凹槽R并执行平坦化工艺来形成直接接触部DC。直接接触部DC的上表面可以与第一导电层112的上表面共面。直接接触部DC可以形成在有源区AR中，并且例如可以接触有源区AR的源区。另外，直接接触部DC可以延伸穿过缓冲层110和第一导电层112，并且可以填充凹槽R。
第二导电层114、第三导电层116和第一封盖层118可以顺序地堆叠在第一导电层112和直接接触部DC上。第一导电层112、第二导电层114和第三导电层116可以构成位线材料层BLp。位线材料层BLp可以覆盖单元区域MCA、界面区域IA和外围电路区域。
直接接触部DC可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其组合。在一些实施例中，直接接触部DC可以包括多晶硅。第二导电层114和第三导电层116中的每一个可以包括TiN、TiSiN、W、硅化钨或其组合。第一封盖层118可以包括氮化硅。
参照图7和图8，可以部分地蚀刻位线材料层BLp和第一封盖层118。例如，位线材料层BLp可以覆盖单元区域MCA，并且位线材料层BLp的端面可以设置在界面区域IA中的区域分离层106上。当在平面图中观察时，被位线材料层BLp覆盖的区域可以被称为导电层分离区域R1。即，导电层分离区域R1可以包括界面区域IA和单元区域MCA的一部分。尽管未示出，但是在蚀刻工艺期间可以在外围电路区域中形成晶体管。
在蚀刻位线材料层BLp和第一封盖层118之后，可以通过沉积绝缘材料，然后执行各向异性蚀刻工艺来形成边缘间隔物120。边缘间隔物120可以覆盖位线材料层BLp的端面和第一封盖层118的端面，并且可以设置在界面区域IA中的区域分离层106上。边缘间隔物120可以包括氧化硅、氮化硅、氮氧化硅或其组合。在实施例中，边缘间隔物120可以包括氧化硅。
在形成边缘间隔物120之后，可以通过沉积绝缘材料来形成绝缘衬垫122。绝缘衬垫122可以共形地形成在单元区域MCA和界面区域IA上。层间绝缘层124可以通过沉积绝缘材料并执行平坦化工艺从而暴露绝缘衬垫122的上表面来形成。层间绝缘层124的上表面可以与第一封盖层118上的绝缘衬垫122的上表面共面。当然，本公开的示例性实施例不限于上述条件。在实施例中，第一封盖层118上的绝缘衬垫122的一部分可以通过平坦化工艺去除，并且因此，层间绝缘层124的上表面可以与第一封盖层118的上表面共面。绝缘衬垫122可以包括氮化硅，并且层间绝缘层124可以包括氧化硅。
参照图9和图10，可以在绝缘衬垫122和层间绝缘层124上形成第一掩模层M1和光刻胶层PR。光刻胶层PR可以设置在第一掩模层M1上，并且可以包括开口OP1。开口OP1可以在x方向上彼此间隔开，并且可以设置在界面区域IA中。例如，每个开口OP1的y方向宽度可以大于边缘间隔物120的y方向宽度，并且每个开口OP1可以暴露位线材料层BLp的一端和第一掩模层M1与边缘间隔物120相对应的部分。
参照图11和图12，可以执行使用第一掩模层M1作为蚀刻掩模的各向异性蚀刻工艺，以蚀刻第一掩模层M1的由光刻胶层PR的开口OP1暴露的部分。此后，可以通过绝缘材料的沉积来形成边缘绝缘层130和第二封盖层140。沉积绝缘材料低于层间绝缘层124的上表面的部分可以被定义为边缘绝缘层130。在平面图中观察时，边缘绝缘层130可以沿着导电层分离区域R1的边界线形成。在实施例中，边缘绝缘层130可以与第二封盖层140在材料上连续。另外，边缘绝缘层130可以接触位线材料层BLp、第一封盖层118和层间绝缘层124的侧表面。
尽管边缘绝缘层130的下表面被示出为设置在比衬底102的上表面低的高度处，但是本公开的示例性实施例不限于此。在实施例中，边缘绝缘层130的下表面可以设置在与衬底102的上表面相同的高度处，并且可以接触区域分离层106的上表面。尽管当在平面图中观察时，边缘绝缘层130被示出为具有矩形形状，但是本公开的示例性实施例不限于此。在实施例中，边缘绝缘层130可以具有条形形状、圆形形状或椭圆形形状。边缘绝缘层130和第二封盖层140可以包括氧化硅、氮化硅、氮氧化硅或其组合。在实施例中，边缘绝缘层130和第二封盖层140可以包括氮化硅。
参照图13和图14，可以在第二封盖层140上形成第二掩模层M2和第三掩模层M3。第二掩模层M2可以具有平板形状，并且第三掩模层M3可以具有线形形状或条形形状。第三掩模层M3可以通过使用形成在其上的光刻胶作为蚀刻掩模的图案化工艺形成。
参照图15和图16，可以形成位线掩模层BM，并且可以去除第三掩模层M3。位线掩模层BM可以形成在第三掩模层M3的侧表面处。例如，当在平面图中观察时，位线掩模层BM可以具有沿着第三掩模层M3的侧表面延伸的条形形状。可以通过沉积覆盖第二掩模层M2和第三掩模层M3的绝缘材料，然后各向异性地蚀刻绝缘材料来形成位线掩模层BM。
参照图17和图18，可以在第二掩模层M2上形成部分覆盖位线掩模层BM的第四掩模层M4。第四掩模层M4可以暴露界面区域IA和单元区域MCA的一部分。被第四掩模层M4暴露的区域可以被称为位线蚀刻区域R2。位线蚀刻区域R2可以相对于单元区域MCA比导电层分离区域R1更向内设置。例如，位线蚀刻区域R2的边界线可以比导电层分离区域R1的边界线更靠近单元区域MCA。
参照图19和图20，可以蚀刻位线材料层BLp，从而形成位线。可以通过使用未被第四掩模层M4覆盖的位线掩模层BM作为蚀刻掩模执行蚀刻工艺来形成位线。当在平面图中观察时，位线可以包括第一位线BL1和第二位线BL2。第一位线BL1可以具有在y方向上延伸的条形形状。第二位线BL2可以具有T形形状。例如，第二位线BL2可以包括在y方向上延伸的条形尾部BL2a，以及连接到尾部BL2a的y方向端部同时在x方向上延伸的头部BL2b。尾部BL2a和头部BL2b可以在位线蚀刻区域R2的边界线处相遇。第二位线BL2可以比第一位线BL1进一步在y方向上延伸。例如，尾部BL2a的y方向长度可以大于第一位线BL1的y方向长度。头部BL2b的x方向宽度可以大于尾部BL2a的x方向宽度。当在平面图中观察时，尾部BL2a可以设置在边缘绝缘层130之间，并且可以接触边缘间隔物120。
在位线的形成期间，边缘绝缘层130可以在其在竖直方向上不与位线掩模层BM重叠的部分处被蚀刻。例如，当在平面图中观察时，边缘绝缘层130可以包括在y方向上朝向第一位线BL1突出的突起132。突起132可以接触第一位线BL1，并且突起132的x方向宽度可以基本上等于第一位线BL1的x方向宽度。边缘绝缘层130可以使位线中相邻的位线彼此电绝缘。例如，边缘绝缘层130可以将第一位线BL1与第二位线BL2电隔离。
突起132和第二位线BL2可以在x方向上交替设置。当在纵向截面图中观察时，突起132的一部分可以被掩埋在区域分离层106中，并且突起132的被掩埋在区域分离层106中的部分可以比突起132的未被掩埋在区域分离层106中的部分具有更大的水平宽度。另外，可以暴露凹槽R中的直接接触部DC。
当在蚀刻位线材料层BLp时同时蚀刻第二封盖层140下方的边缘间隔物120和层间绝缘层124时，边缘间隔物120或层间绝缘层124可能塌陷。然而，如图19和图20所示，当位线蚀刻区域R2被设置为比导电层分离区域R1更向内设置时，在蚀刻位线材料层BLp期间可以不蚀刻边缘间隔物120或层间绝缘层124。因此，可以防止或减少节点之间的桥接，并且可以提高所得器件的可靠性。
再次参照图1和图2，可以形成绝缘间隔物142和掩埋接触部BC。绝缘间隔物142可以通过在图19和图20的所得结构上沉积绝缘材料并各向异性地蚀刻绝缘材料来形成。绝缘间隔物142可以覆盖位线BL1和BL2、直接接触部DC和边缘绝缘层130的侧表面。
当在平面图中观察时，掩埋接触部BC可以设置在位线BL1和BL2之间，并且可以被设置为在竖直方向上不与栅电极WL重叠。尽管未示出，但是与栅电极WL重叠的栅栏绝缘层还可以形成在位线BL1和BL2的相对侧。掩埋接触部BC和栅栏绝缘层可以在y方向上交替设置在位线BL1和BL2之间。在实施例中，掩埋接触部BC可以早于栅栏绝缘层形成。例如，可以在位线BL1和BL2之间形成在y方向上延伸的掩埋接触部BC，然后可以通过蚀刻掩埋接触部BC与栅电极WL重叠的部分并沉积绝缘材料来形成栅栏绝缘层。在另一实施例中，栅栏绝缘层可以早于掩埋接触部BC形成。例如，可以在位线BL1和BL2之间形成在y方向上延伸的牺牲层，可以在牺牲层与栅电极WL重叠的部分处形成栅栏绝缘层，然后可以通过去除牺牲层并在位线BL1和BL2的相对侧处沉积导电材料来形成掩埋接触部BC。
掩埋接触部BC可以延伸到衬底102中。例如，掩埋接触部BC的下端可以设置在比衬底102的上表面低的高度处，并且可以接触有源区AR的漏区。在形成掩埋接触部BC时，边缘绝缘层130可以被部分蚀刻，并且掩埋接触部BC可以接触边缘绝缘层130。尽管掩埋接触部BC的下端设置在与边缘绝缘层130的下表面相同的高度处，但是本公开的示例性实施例不限于此。在实施例中，边缘绝缘层130的下表面可以设置在比掩埋接触部BC的下端更高或更低的高度处。掩埋接触部BC可以包括多晶硅。
此后，可以形成阻挡层150、着落焊盘152和绝缘结构160。阻挡层150可以共形地形成在绝缘间隔物142和掩埋接触部BC上。在形成阻挡层150之前，还可以执行用于部分去除掩埋接触部BC的回蚀工艺。着落焊盘152可以通过在阻挡层150上沉积导电材料、蚀刻导电材料的一部分、以及用绝缘结构160填充导电材料的蚀刻部分来形成。绝缘结构160可以设置在相邻的着落焊盘152之间，并且可以使着落焊盘152彼此电绝缘。绝缘结构160的上表面和着落焊盘152的上表面可以共面。阻挡层150可以包括金属硅化物，例如，硅化钴、硅化镍和硅化锰。着落焊盘152可以包括多晶硅、金属、金属硅化物、导电金属氮化物或其组合。在实施例中，着落焊盘可以包括钨。绝缘结构160可以包括氧化硅、氮化硅、氮氧化硅或其组合。
随后，可以形成下电极170、电容器介电层172、上电极174和上绝缘层176，并且因此，可以形成半导体器件100。下电极170可以被设置为对应于着落焊盘152。例如，下电极170可以接触着落焊盘152的上表面，并且可以经由着落焊盘152和掩埋接触部BC电连接到漏区。在实施例中，下电极170可以具有柱状，但不限于此。在另一实施例中，下电极170可以具有圆柱形或柱状和圆柱形的混合形状。
电容器介电层172可以沿着着落焊盘152和下电极170的表面共形地形成。上电极174可以形成在电容器介电层172上。下电极170、电容器介电层172和上电极174可以构成半导体器件100的电容器结构。上绝缘层176可以形成在与界面区域IA中的上电极174相同的高度处。尽管上电极174和上绝缘层176之间的边界线被示出为与第一位线BL1的端面对齐，但是本公开的示例性实施例不限于此。
下电极170可以包括诸如Ti、W、Ni、Co的金属或诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等的金属氮化物。在实施例中，下电极170可以包括TiN。电容器介电层172可以包括诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2的金属氧化物、诸如SrTiO3(STO)、BaTiO3、PZT和PLZT的具有钙钛矿结构的介电材料、或其组合。上电极174可以包括诸如Ti、W、Ni和Co的金属或诸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等的金属氮化物。上绝缘层176可以包括氧化硅、氮化硅、氮氧化硅或其组合。
图21A和图21B是根据本发明构思的示例实施例的半导体器件的平面图。
参照图21A，半导体器件200a可以包括使位线BL彼此电绝缘的边缘绝缘层230a。在实施例中，边缘绝缘层230a的x方向宽度可以等于位线BL中的相邻位线之间的距离。设置在边缘绝缘层230a之间的位线BL可以具有相同的形状。例如，位线BL可以具有条形形状。另外，每个位线BL可以部分地接触与其相邻的边缘绝缘层230a的侧表面，并且可以接触边缘间隔物120。
参照图21B，半导体器件200b可以包括将位线BL1和BL2彼此电绝缘的边缘绝缘层230b，并且边缘绝缘层230b中的每一层可以包括在y方向上突出的突起232b。接触突起232b的位线可以被称为第一位线BL1，并且接触边缘间隔物120的位线可以被称为第二位线BL2。另外，边缘绝缘层230b可以部分地接触与其相邻的第二位线BL2的侧表面。在实施例中，边缘绝缘层230b的x方向宽度可以等于第二位线BL2中的相邻的第二位线之间的距离。
图22是根据本发明构思的示例实施例的半导体器件的竖直截面图。
参照图22，半导体器件300可以包括接触位线的边缘绝缘层330。在实施例中，边缘绝缘层330可以包括从其下表面进一步向下延伸的延伸部332。例如，在参照图12和图13描述的边缘间隔物120的蚀刻工艺中，区域分离层106可以在其与边缘间隔物120重叠的部分处比在其与位线材料层BLp重叠的部分处进一步蚀刻。即，延伸部332可以是与边缘间隔物120重叠的部分。当层间绝缘层124与边缘间隔物120一起被部分蚀刻时，延伸部332可以对应于层间绝缘层124和边缘间隔物120的蚀刻部分。在稍后将描述的其他实施例中，类似于上述情况，边缘绝缘层可以包括向下延伸的延伸部332。
图23至图30是以根据本发明构思的示例实施例的制造半导体器件的方法的工艺顺序示出的平面图和竖直截面图。图23、图25、图27和图29是平面图。图24、图26、图28和图30分别是沿图23、图25、图27和图29中的线I-I'、II-II'和III-III'截取的竖直截面图。
在实施例中，在执行参照图19和图20描述的位线材料层BLp的蚀刻工艺之前，可以不执行参照图11和图12描述的边缘绝缘层形成工艺。图23和图24示出了执行上述方法的位线材料层BLp。位线材料层BLp可以不具有分离部分。例如，当在平面图中观察时，蚀刻的位线材料层BLp可以包括在y方向上延伸的条状结构，以及在x方向上延伸同时与该条状结构互连的条状结构。
参照图25和图26，可以在蚀刻的位线材料层BLp的侧表面处形成绝缘间隔物142。绝缘间隔物142可以覆盖直接接触部DC的侧表面。此后，可以在蚀刻的位线材料层BLp之间形成掩埋接触部BC。例如，掩埋接触部BC可以设置在沿y方向延伸的条状结构之间。掩埋接触部BC的上表面可以与第二封盖层140的上表面共面。另外，栅栏绝缘层(未示出)可以形成为在y方向上与掩埋接触部BC交替设置。
参照图27和图28，边缘绝缘层430可以形成为延伸穿过位线材料层BLp和边缘间隔物120的一部分。位线材料层BLp被边缘绝缘层430分开的部分可以构成位线，并且位线可以包括第一位线BL1和第二位线BL2。
在形成边缘绝缘层430时，可以蚀刻掩埋接触部BC的一部分。例如，可以蚀刻设置在第一位线BL1的相对侧处的掩埋接触部BC。当在纵向截面图中观察时，边缘绝缘层430可以竖直地延伸穿过掩埋接触部BC。尽管边缘绝缘层430的下表面被示出为设置在与掩埋接触部BC的下端相同的高度处，但是本公开的示例性实施例不限于此。在实施例中，边缘绝缘层430的下表面可以设置在比掩埋接触部BC的下端更高或更低的高度处。另外，边缘绝缘层430可以竖直地延伸穿过第二封盖层140。例如，当在纵向截面图中观察时，边缘绝缘层430的侧表面可以接触第二封盖层140的侧表面，并且边缘绝缘层430的上表面可以与第二封盖层140的上表面共面。
参照图29和图30，可以形成阻挡层150、着落焊盘152和绝缘结构160。阻挡层150可以共形地形成在绝缘间隔物142和掩埋接触部BC上。另外，阻挡层150可以部分地覆盖边缘绝缘层430的侧表面。绝缘结构160可以设置在着落焊盘152之间。绝缘结构160可以接触边缘绝缘层430的上表面。此后，可以形成下电极170、电容器介电层172、上电极174和上绝缘层176，并且因此，可以形成半导体器件400。
图31至图36是以根据本发明构思的示例实施例的制造半导体器件的方法的工艺顺序示出的平面图和竖直截面图。图31、图33和图35是平面图。图32、图34和图36分别是沿图31、图33和图35中的线I-I'、II-II'和III-III'截取的竖直截面图。
参照图31和图32，可以执行参照图11和图12描述的边缘绝缘层形成工艺。在实施例中，边缘绝缘层530可以具有条形形状或线形形状，该形状具有预定宽度。边缘绝缘层530可以在x方向上延伸，并且可以接触位线材料层BLp的端部。另外，边缘绝缘层530可以设置在第二封盖层140下方，并且可以与第二封盖层140在材料上连续。
参照图33和图34，可以蚀刻位线材料层BLp，从而形成位线BL。位线BL可以具有相同的形状。在形成位线BL时，可以部分地蚀刻边缘绝缘层530。例如，边缘绝缘层530可以包括在y方向上朝向位线BL突出的突起532，并且每个突起532可以接触位线BL中的相应位线的y方向端面。例如，突起532可以在y方向上与位线BL重叠，并且突起532的x方向宽度可以基本上等于位线BL的x方向宽度。边缘绝缘层530可以使位线BL彼此电绝缘。
参照图35和图36，可以形成绝缘间隔物142、阻挡层150、着落焊盘152和绝缘结构160。绝缘间隔物142可以覆盖位线BL、直接接触部DC和边缘绝缘层530的侧表面。阻挡层150可以共形地形成在绝缘间隔物142和掩埋接触部BC上，并且着落焊盘152可以形成在阻挡层150上。绝缘结构160可以设置在着落焊盘152之间。此后，可以形成下电极170、电容器介电层172、上电极174和上绝缘层176，并且因此，可以形成半导体器件500。
图37是根据本发明构思的示例实施例的半导体器件的平面图。图38是沿图1中I-I'、II-II'和III-III'线截取的半导体器件的竖直截面图。
在实施例中，在参照图27和图28描述的边缘绝缘层形成工艺中，边缘绝缘层可以形成为具有条形形状或线形形状。图37和图38示出了通过上述方法形成的包括位线BL和边缘绝缘层630的半导体器件600。参照图37和图38，边缘绝缘层630可以在x方向上延伸，并且可以接触位线BL。当在平面图中观察时，边缘绝缘层630可以具有均匀的y方向宽度。另外，边缘绝缘层630可以竖直地延伸穿过第二封盖层140。例如，当在纵向截面图中观察时，边缘绝缘层630的侧表面可以接触第二封盖层140的侧表面，并且边缘绝缘层630的上表面可以与第二封盖层140的上表面共面。
根据本公开的示例性实施例，在蚀刻位线材料层以形成位线时，在比设置有位线材料层的导电层分离区域更向内设置的区域中执行蚀刻工艺，并且因此，可以防止界面区域中的结构塌陷，并且可以提高所得器件的可靠性。
虽然已经参照附图描述了本公开的实施例，但是本领域技术人员应当理解，在不脱离本公开的范围且不改变其本质特征的情况下，可以进行各种修改。因此，上述实施例应该视为仅是描述性的而不是为了限制的目的。

Claims (20)

1.一种半导体器件，包括：
衬底，包括单元区域和界面区域；
栅电极，在所述单元区域内设置在所述衬底中，并在第一水平方向上延伸；
位线，与所述栅电极相交，并在与所述第一水平方向相交的第二水平方向上延伸，所述位线包括在所述第一水平方向上交替设置的第一位线和第二位线；
边缘间隔物，设置在所述界面区域内，并接触所述第二位线；以及
边缘绝缘层，设置在所述边缘间隔物之间，并接触所述第一位线，
其中，所述边缘绝缘层中的每一层的至少一部分设置在所述界面区域内。
2.根据权利要求1所述的半导体器件，其中，所述第二位线中的每一个包括：尾部，在所述第二水平方向上延伸；以及头部，连接到所述尾部的末端，并在所述第一水平方向上延伸。
3.根据权利要求2所述的半导体器件，其中，所述头部分别接触所述边缘绝缘层中的相邻的边缘绝缘层。
4.根据权利要求2所述的半导体器件，其中，所述头部的水平宽度大于所述尾部的水平宽度。
5.根据权利要求1所述的半导体器件，其中，所述第二位线比所述第一位线进一步在所述第二水平方向上延伸。
6.根据权利要求1所述的半导体器件，其中：
所述边缘绝缘层中的每一层包括朝向所述第一位线中的相应第一位线突出的突起；并且
所述突起接触所述第一位线在所述第二水平方向上的端面。
7.根据权利要求1所述的半导体器件，还包括：
绝缘间隔物，覆盖所述位线和所述突起的侧表面。
8.根据权利要求1所述的半导体器件，其中，所述突起在所述第二水平方向上与所述第一位线对齐。
9.根据权利要求1所述的半导体器件，还包括：
封盖层，在所述第一位线上，
其中，所述边缘绝缘层与所述封盖层在材料上连续。
10.根据权利要求1所述的半导体器件，其中，所述边缘绝缘层的下表面设置在比所述衬底的上表面低的高度处。
11.根据权利要求1所述的半导体器件，其中：
所述边缘绝缘层分别设置在所述第一位线和所述第二位线中的相邻位线之间；并且
所述边缘绝缘层在所述第一水平方向上的宽度等于彼此相邻的所述第一位线和所述第二位线之间的距离。
12.根据权利要求1所述的半导体器件，其中：
所述边缘绝缘层分别设置在所述第二位线中的相邻的第二位线之间；并且
所述边缘绝缘层在所述第一水平方向上的宽度等于所述相邻的第二位线之间的距离。
13.根据权利要求1所述的半导体器件，还包括：
延伸部，从所述边缘绝缘层中的每一层的下表面向下延伸。
14.根据权利要求1所述的半导体器件，还包括：
掩埋接触部，设置在所述第一位线和所述第二位线之间；以及
封盖层，在所述第一位线上，
其中，所述边缘绝缘层分别竖直地延伸穿过所述掩埋接触部中的相邻的掩埋接触部，
其中，所述边缘绝缘层的上表面与所述封盖层的上表面共面。
15.一种半导体器件，包括：
衬底，包括单元区域和界面区域；
栅电极，在所述单元区域内设置在所述衬底中，并在第一水平方向上延伸；
位线，与所述栅电极相交，并在与所述第一水平方向相交的第二水平方向上延伸；
层间绝缘层，在所述界面区域内设置在所述衬底上；以及
边缘绝缘层，接触所述位线，并在所述第一水平方向上延伸，
其中，所述边缘绝缘层的至少一部分设置在所述界面区域内，
其中，当在纵向截面图中观察时，所述边缘绝缘层设置在所述位线和所述层间绝缘层之间。
16.根据权利要求14所述的半导体器件，其中：
所述边缘绝缘层包括在所述第二水平方向上朝向所述位线延伸的突起；并且
所述位线中的每一个接触所述突起中的相应突起。
17.根据权利要求16所述的半导体器件，其中，所述突起在所述第二水平方向上与所述位线对齐。
18.根据权利要求15所述的半导体器件，其中，所述边缘绝缘层在所述第二水平方向上的宽度是均匀的。
19.一种半导体器件，包括：
衬底，包括单元区域和界面区域，所述衬底包括设置在所述单元区域内的有源区；
栅电极，与所述有源区相交，并在第一水平方向上延伸；
位线，与所述栅电极相交，并在与所述第一水平方向相交的第二水平方向上延伸，所述位线包括在所述第一水平方向上交替设置的第一位线和第二位线；
边缘间隔物，设置在所述界面区域内，并接触所述第二位线；以及
边缘绝缘层，设置在所述边缘间隔物之间，并接触所述第一位线，所述边缘绝缘层中的每一层的至少一部分设置在所述界面区域内；
掩埋接触部，设置在所述第一位线和所述第二位线之间；
着落焊盘，在所述掩埋接触部上；
绝缘结构，在所述着落焊盘之间；以及
电容器结构，在所述着落焊盘和所述绝缘结构上。
20.根据权利要求19所述的半导体器件，其中：
所述边缘绝缘层中的每一层包括朝向所述第一位线中的相应第一位线突出的突起；并且
所述突起接触所述第一位线在所述第二水平方向上的端面。
CN202210036290.XA 2021-04-16 2022-01-13 包括边缘绝缘层的半导体器件 Pending CN115295527A (zh)

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