KR20080028030A - 독립된 제조 공정들을 통해 형성된 블록들을 구비하는반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

독립된 제조 공정들을 통해 형성된 블록들을 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 이 방법은 노출된 단면을 갖는 코어 배선 구조체를 구비하는 적어도 한 개의 코어 블록을 형성하고, 주변 배선 구조체를 구비하는 적어도 한 개의 주변 블록을 형성한 후, 상기 코어 배선 구조체의 노출된 단면을 상기 주변 배선 구조체의 상부면에 접촉시킴으로써, 상기 주변 블록을 상기 코어 블록에 전기적으로 연결하는 단계를 포함한다.

Description

독립된 제조 공정들을 통해 형성된 블록들을 구비하는 반도체 장치 및 그 제조 방법{Semiconductor Device Having Electronic Blocks Formed By Independent Processes And Methods Of Forming The Same}
도 1은 종래의 혼종형 반도체 장치를 설명하기 위한 개략적인 공정 단면도이다.
도 2는 종래의 3차원적 반도체 장치의 내부 배선 구조를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 코어 블록의 구조 및 그 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 주변 블록의 구조 및 그 제조 방법을 설명하기 위한 공정 단면도이다.
도 7은 본 발명에 따른 코어 블록 및 주변 블록을 위해 사용되는 기판들을 설명하기 위한 도면이다.
도 8은 본 발명에 따른 코어 블록과 주변 블록의 연결 방법을 설명하기 위한 공정 단면도이다.
도 9는 본 발명의 일 실시예에 따른 코어 블록의 구조를 설명하기 위한 사시도이다.
도 10 및 도 11은 각각 본 발명의 다른 실시예에 따른 코어 블록의 제조 방법을 설명하기 위한 사시도 및 공정 단면도이다.
도 12은 본 발명의 일 실시예에 따른 코어 배선 구조체를 설명하기 위한 사시도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 고집적화된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치를 구성하는 패턴들의 선폭은 반도체 장치의 집적도를 결정하는 주된 파라미터이다. 즉, 고집적화된 반도체 장치를 제조하기 위해서는, 작은 선폭을 갖는 패턴들을 형성하는 기술이 요구된다. 하지만, 잘 알려진 것처럼, 공정 기술(특히, 사진 공정 기술)의 제약 때문에, 반도체 장치의 패턴 선폭을 줄이는 것은 용이하지 않다. 예를 들면, 현재 사용되는 반도체 장치의 패턴 선폭은 대략 40nm 내지 100nm이며, 이보다 더 작은 선폭의 패턴을 형성하기 위해서는, 고가의 장비 및 많은 연구/개발 비용이 요구되는 새로운 공정 기술들이 개발돼야 한다.
한편, 현재 사용되고 있는 대부분의 반도체 장치는 모오스 펫 기술에 기초하기 때문에, 이들 반도체 장치를 구성하는 트랜지스터들은 반도체 기판 상에 2차원적으로 배열돼야 했다. 트랜지스터들의 이러한 2차원적 배열의 필요성은 반도체 장치의 집적도의 증가를 가로막는 주된 기술적 제약이었다.
보다 구체적으로, 2차원적 반도체 장치의 경우, 1 tera-bits의 기억 용량을 확보하기 위해서는, 10x개의 워드라인들과 1012-x개의 비트라인들이 필요하다. 따라서, 평면적 면적이 1cm×1cm인 반도체 칩에 이들 워드라인들과 비트라인들을 형성하기 위해서는, 상기 워드라인의 피치(pitch)는 1cm/10x이고, 상기 비트라인의 피치는 1cm/1012-x이어야 한다. (이때, 상기 라인의 피치는 라인의 선폭과 라인들 사이의 간격의 합을 의미한다.) 예를 들어, 상기 설계 변수 x가 6이라고 하면, 상기 워드라인 및 비트라인의 수들은 각각 106 및 106개이고, 상기 워드라인 및 비트라인의 피치들은 각각 10-2 m/106 (=10nm)이어야 한다.
하지만, 종래의 이차원적 반도체 장치의 경우, 메모리 셀들을 동작시키기 위한 주변 회로 영역이 필요하다는 점을 고려할 때, 상기 워드라인 및 비트라인의 피치는 더욱 감소되어야 한다. 이에 더하여, 상술한 피치의 정의를 고려할 때, 워드라인들 및 비트라인의 선폭은 대략 4 내지 5nm이어야 한다. 적어도 현시점에서 는, 라인의 선폭을 이처럼 작게 형성하는 것은 어렵다.
한편, 최근, 이러한 2차원적 반도체 장치의 기술적 한계를 극복하기 위해, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치가 제안되었다. (예를 들면, Mar G. Johnshon et al. 이 발명한 미국특허번호 US6,185,122 (Matrix Semiconductor, Inc.).) 하지만, 3차원적 메모리 반도체 장치들에 관한 종래의 기술들에 따르면, 여전히 메모리 셀들과 이를 동작시키기 위한 주변 회로는 동일한 반도체기판을 이용하여 형성된다. (아래에서는, 이러한 구조의 반도체 장치를 혼종형 반도체(hybrid-type semiconductor)라고 부를 것이다.)
도 1은 이러한 혼종형 반도체 장치를 설명하기 위한 개략적인 공정 단면도이다.
도 1을 참조하면, 혼종형 반도체 장치는 반도체기판, (상기 반도체기판의 메모리 셀 어레이 영역 및 주변 회로 영역에 각각 형성되는) 메모리 셀 어레이 및 주변 회로, 그리고 (상기 메모리 셀 어레이 및 상기 주변 회로를 전기적으로 연결하는) 내부 배선 구조체를 구비한다. 상기 내부 배선 구조체는 그 상부에 배치되는 외부 배선 구조체(예를 들면, 본딩 패드)를 통해 외부 전자 장치와 전기적으로 연결된다.
한편, 혼종형 반도체 장치의 경우, 메모리 셀들은 주변 회로와 다른 구조를 갖는다. 예를 들면, COB(capacitor on bit-line) 구조의 디램은, 정전용량의 확보를 위해, 두꺼운 셀 커패시터를 갖는 메모리 셀을 구비하기 때문에, 도 1에 도시된 것처럼, 상기 메모리 셀 어레이의 두께(T1)는 상기 주변 회로의 두께(T2)보다 훨씬 크다. 또한, EEPROM, MRAM, PRAM 및 FeRAM은 각각 (상기 주변 회로를 위해서는 불필요한) 부유 전극과 같은 전하저장패턴, 자기터널접합(MTJ), 상변화 패턴(phase change pattern) 및 강유전 커패시터(ferroelectric capacitor)를 구비하기 때문에, 상기 메모리 셀 어레이와 상기 주변 회로 사이의 구조적 상이함은 피하기 어렵다. 이러한 구조적 상이함은 반도체 장치의 제조 비용을 증가시키거나 그 제조 방법의 복잡성을 초래한다.
이러한 문제들에도 불구하고, 상기 메모리 셀 어레이 및 주변 회로는 모두, 반도체 기판을 이용하는 모오스 펫 기술을 통해 형성되기 때문에, 대부분의 메모리 반도체들은 이러한 혼종형 구조로부터 탈피하기 어려웠다. 비록, 최근, 모오스 펫없이 다이오드를 포함하는 메모리 셀 구조가 제안되었지만, 여전히 상기 주변 회로는 모오스 트랜지스터들로 구성된다. 이런 점에서, 상기 모오스 펫에 기반하지 않는 메모리 셀들을 구비하는 반도체 장치 역시 상기 반도체기판을 이용하는 혼종형 구조의 하나일 뿐이다.
한편, 종래 기술에서의 내부 배선 구조체는 반도체기판 상에 차례로 적층된 배선 라인들 및 상기 반도체기판에 수직한 방향(즉, 도 1에 도시된 z-축 방향)에서 상기 배선 라인들을 연결하는 플러그들을 포함한다. 이때, 상기 배선 라인 및 플러그는 반도체기판 전면에 증착된 금속막을 패터닝함으로써 형성된다는 점에서, 이들은 상기 메모리 셀 어레이 영역 및 주변 회로 영역에 동시에 형성된다. 이러한 동 시적 형성의 가능함 때문에, 상기 내부 배선 구조체는 상기 2차원적 반도체 장치의 메모리 셀 어레이와 주변 회로를 연결하는 효율적인 수단이었다.
하지만, 3차원적 반도체 장치의 경우, 종래 기술에 따른 내부 배선 구조체는 더 이상 효율적인 연결 수단으로 평가되기 어렵다. 보다 구체적으로, (하부층과 상부층 각각에 2차원적으로 배열된 메모리 셀들을 포함하는) 3차원적 메모리 반도체 장치의 경우, 상기 하부층에 형성된 메모리 셀들은 하부 워드 라인과 하부 비트 라인에 의해 연결된다. 하지만, 종래 기술에 따른 배선 기술에 따르면, 하부층의 메모리 셀들이 상기 주변 회로와 연결되기 위해서는, 도 2에 도시된 것처럼, 상기 상부층을 관통하여 상기 하부 워드라인 및 하부 비트라인들에 각각 접속하는 층간 플러그들이 추가적으로 요구된다.
이때, 하나의 메모리 셀로의 선택적 접근이 가능하기 위해서는, 워드 라인 또는 비트 라인 중의 적어도 한가지는 독립적으로 선택될 수 있어야 한다. 즉, 3차원적 반도체 장치의 경우, 도 2에 도시된 것처럼, 서로 다른 평면적 위치에 배치되는 별도의 콘택 영역들(a, b, c)이 더 필요하다. 결과적으로, 3차원적 반도체 장치의 층간 플러그들 전부는 2차원적 반도체 장치에서 사용되는 스택형 플러그 구조일 수 없으며, 상기 z축 방향을 따라 적층되는 셀 어레이 층들의 수는 이처럼 스택 구조를 채택할 수 없는 콘택 영역의 필요성 때문에 제한된다. 이러한 층수의 제한 때문에, 반도체 장치가 3차원적 구조를 가질지라도, 그 집적도의 획기적인 증가는 어렵다.
본 발명이 이루고자 하는 일 기술적 과제는 혼종형 반도체 장치의 기술적 한계를 극복할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 갖는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 독립적으로 제작된 메모리 셀 어레이 블록과 주변 회로 블록을 포함하는 메모리 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 혼종형 반도체 장치의 기술적 한계를 극복할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 독립적으로 제작된 메모리 셀 어레이 블록과 주변 회로 블록을 포함하는 메모리 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 독립적으로 제조된 코어 블록과 주변 블록을 서로 수직한 방향에서 연결하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 노출된 단면을 갖는 코어 배선 구조체를 구비하는 적어도 한 개의 코어 블록을 형성하는 단계; 주변 배선 구조체를 구비하는 적어도 한 개의 주변 블록을 형성하는 단계; 및 상기 코어 배선 구조체의 노출된 단 면을 상기 주변 배선 구조체의 상부면에 접촉시킴으로써, 상기 주변 블록을 상기 코어 블록에 전기적으로 연결하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 코어 블록을 형성하는 단계는 코어 기판 상에 적어도 하나의 코어 배선층을 형성하는 단계 및 코어 기판 쏘잉 공정을 실시하여, 상기 코어 배선층이 형성된 코어 기판을 복수개의 코어 블록들로 분리하는 단계를 포함한다. 이때, 상기 코어 배선층은 상기 코어 기판 쏘잉 공정에서 절단됨으로써, 상기 코어 블록의 적어도 일 면에서 노출된 단면을 갖는 상기 코어 배선 구조체를 형성한다.
본 발명의 일 실시예에 따르면, 상기 코어 블록은 3차원적으로 배열된 정보 저장체들을 더 포함하되, 상기 코어 배선 구조체는, 상기 정보 저장체들에 전기적으로 접근하기 위한 경로를 제공하도록, 상기 정보 저장체의 일단에 연결되는 워드라인들 및 상기 워드라인들을 가로지르면서 상기 정보 저장체의 타단에 연결되는 비트라인들을 포함한다.
상기 주변 블록을 형성하는 단계는 반도체기판 상에, 상기 코어 블록을 동작시키기 위한 주변 회로를 구성하는, 주변 트랜지스터들을 형성하는 단계; 상기 주변 트랜지스터들을 전기적으로 연결하는 내부 배선 구조체를 형성하는 단계; 및 상기 내부 배선 구조체에 전기적으로 연결되어, 상기 코어 배선 구조체에 직접 접촉하는 외부 배선 구조체를 형성하는 단계를 포함한다. 이때, 상기 내부 배선 구조체 및 상기 외부 배선 구조체는 상기 주변 배선 구조체를 구성한다.
본 발명의 일 실시예에 따르면, 상기 외부 배선 구조체는 상기 코어 블록의 내열 온도보다 낮은 용융점을 갖는 물질들 중의 적어도 한가지로 형성된다.
본 발명에 따르면, 상기 주변 블록과 상기 코어 블록에 전기적으로 연결하는 단계는 상기 코어 배선 구조체가 형성된 평면과 상기 주변 배선 구조체가 형성된 평면이 실질적으로 수직한 상태에서 실시된다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 독립적으로 제조된 코어블록과 주변 블록이 서로 수직하게 연결된 반도체 장치를 제공한다. 이 장치는 코어 배선 구조체를 구비하는 적어도 한 개의 코어 블록 및 상기 코어 배선 구조체에 전기적으로 연결된 주변 배선 구조체를 구비하면서 상기 코어 블록의 일면에 배치되는 적어도 한 개의 주변 블록을 구비한다. 이때, 상기 코어 배선 구조체는 상기 코어 블록의 일면에서 노출된 단면을 갖고, 상기 코어 배선 구조체의 노출된 단면은 상기 주변 배선 구조체의 상부면에 접촉된다.
본 발명의 일 실시예에 따르면, 상기 코어 배선 구조체가 형성되는 평면과 상기 주변 배선 구조체가 형성되는 평면은 실질적으로 교차한다.
본 발명의 일 실시예에 따르면, 상기 코어 블록은 3차원적으로 배열된 정보 저장체들을 더 포함하고, 상기 코어 배선 구조체는, 상기 정보 저장체들에 전기적으로 접근하기 위한 경로를 제공하도록, 상기 정보 저장체의 일단에 연결되는 워드라인들 및 상기 워드라인들을 가로지르면서 상기 정보 저장체의 타단에 연결되는 비트라인들을 포함할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명에 따른 반도체 장치는 적어도 하나의 코어 블록(CB)과 적어도 하나의 주변 블록(PB)을 포함한다. 상기 코어 블록(CB)과 주변 블록(PB)은 각각 서로 다른 코어 기판(도 4의 10)과 주변 기판(도 6의 50)을 이용하여 독립적으로 형성된 후, 전기적으로 연결된다. 이처럼 상기 코어 블록(CB)과 상기 주변 블록(PB)은 서 로 다른 기판들을 이용하여 독립적으로 제조되기 때문에, 상술한 혼종형 반도체 장치에 수반되는 기술적 문제들은 극복될 수 있다.
본 발명의 일 실시예에 따르면, 상기 코어 블록(CB)은 메모리 셀들 및 이들을 연결하는 코어 배선 구조체를 구비하고, 상기 주변 블록(PB)은 상기 메모리 셀들을 동작시키는데 이용되는 주변 회로를 구비한다. 아래에서는, 도 3 내지 도 5를 참조하여, 이 실시예에 따른 반도체 장치의 제조 방법을 보다 구체적으로 설명할 것이다. 하지만, 본 발명의 기술적 사상은 상기 코어 블록이 메모리 셀들을 구비하는 실시예에 한정되지 않는다. 또한, 모든 메모리 반도체들은 메모리 셀들과 주변 회로를 연결하기 위한 배선 구조체가 필요하다는 점을 고려할 때, 후술할 상기 코어 및 주변 배선 구조체들에 관한 본 발명의 일 기술적 특징은 상기 코어 블록을 구성하는 메모리 셀의 종류가 무엇인가와 관련없이 유효하다.
도 3 내지 도 5를 참조하면, 코어 기판(10) 및 주변 기판(50)을 독립적으로 준비한다(S10 및 S20). 논의의 편의를 위해, 아래에서는 상기 코어 기판(10) 및 상기 주변 기판(50)의 상부면들은 도 4 및 도 6에 각각 도시된 것처럼 xy-평면에 평행한 것으로 가정할 것이다.
이어서, 도 4에 도시된 것처럼, 상기 코어 기판(10) 상에 n개의 코어층들을 차례로 형성한다(S11). 본 발명에 따르면, 상기 코어 기판(10)은 상기 코어 블록(CB)으로 사용되는 칩 영역들과 상기 칩 영역들의 둘레에 배치되는 스크라이브 레인 영역을 포함한다(도 7 참조). 상기 스크라이브 레인 영역은 후속 코어 기판 쏘잉 공정에서 제거됨으로써, 상기 칩 영역들은 분리된다.
상기 코어 블록(CB)이 3차원적으로 배열된 메모리 셀들을 구비하는 경우, 상기 코어층의 층수(number of layer) n은 2이상이다. 한편, 본 발명에 따르면, (설계 파라미터들인) 상기 코어층의 층수 및 두께는 상기 코어층들의 두께의 합이 거시적인 크기를 갖도록 선택될 수 있다. 예를 들면, 본 발명의 일 실시예에 따르면, 상기 코어층들의 두께의 합(즉, T4×n)은 50um 내지 수 cm일 수 있고, 이를 위해 상기 층수 n은 5 내지 10000일 수 있고, 각 코어층의 두께(T4)는 1um 내지 5mm일 수 있다. 본 발명의 다른 실시예에 따르면, 상기 층수 n은 10 내지 500일 수 있고, 각 코어층의 두께(T4)는 50um 내지 500um일 수 있다.
상기 코어층 각각은, 도 4 및 도 10에 도시된 것처럼, 일 방향으로 배열되는 워드라인들(100), 상기 워드라인들(100)을 가로지르는 비트라인들(120) 및 상기 워드라인(100)과 상기 비트라인(120)에 의해 선택되는 미세전자소자(110)를 포함한다. 이때, 각 코어층에 포함된 상기 워드라인들(100) 및 상기 비트라인들(120)은 코어 배선층을 형성한다. 본 발명에 따르면, 상기 코어 배선층은 후속 코어 기판 쏘잉 단계에서 제거될 영역(즉, 상기 스크라이브 레인 영역)으로 연장된다.
본 발명의 일 실시예에 따르면, 상기 미세전자소자(110)는 상변화막 패턴, 상기 상변화막 패턴의 일 단에 접속된 다이오드를 포함할 수 있다. 이 경우, 상기 워드라인(100)은 상기 다이오드의 타단에 연결되고, 상기 비트라인(120)은 상기 상변화막 패턴의 타단에 연결된다.
이때, 상기 다이오드는 다결정 실리콘을 사용하여 형성될 수 있다. 이 경 우, 상기 코어 기판(10)은 반도체가 아닌 물질들(예를 들면, 실리콘 산화막, 실리콘 질화막) 중의 적어도 한가지일 수 있다. 즉, 이 실시예에 따르면, 상기 코어 기판(10)은 반도체 소자를 제조하기 위해 통상적으로 사용되는 반도체 웨이퍼가 아닐 수 있다. 이 경우, 상기 코어 기판(10)은 다양한 모양(예를 들면, 도 7의 우측에 도시된 것처럼, 사각형 기판)일 수 있다. 특히, 도 7의 우측에 도시된 것처럼, 상기 코어 기판(10)이 직사각형일 경우, 상기 코어 기판(10) 전체가 코어 블록의 제조에 사용할 수 있기 때문에, 사용할 수 없는 다이들을 포함하는 원형의 웨이퍼에 비해, 생산성이 크게 증가될 수 있다.
본 발명의 다른 실시예들에 따르면, 상기 미세전자소자(110)는 DRAM, PRAM, MRAM, FeRAM, 플래시 메모리 및 EEPROM 등의 메모리 셀들을 포함할 수 있으며, 상기 메모리 셀은 선택적 접근을 위한 스위칭 소자로서 트랜지스터를 구비할 수 있다. 이 경우, 상기 코어 기판(10)은 반도체 물질들(예를 들면, 단결정 실리콘, 다결정 실리콘 또는 비정질 실리콘) 중의 적어도 한가지 일 수 있다. 즉, 상기 코어 기판(10)은 통상적으로 사용되는 반도체 웨이퍼일 수 있다.
상기 코어층 각각은 상기 워드라인들과 상기 비트라인들을 전기적으로 절연시키면서 구조적으로 지지하는 층간절연막(130)을 더 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 층간절연막(130)은 실리콘 산화막, 실리콘 질화막, SOG막 및 폴리머막 중의 적어도 한가지로 형성될 수 있으며, 그 두께(T3)는 상기 코어층 각각의 두께(T4)에 관한 상술한 요구를 충족시킬 수 있는 크기인 것이 바람직하 다.
이후, 코어 기판 쏘잉(sawing of core substrate)(S13)을 실시하여, 상기 n개의 코어층들이 적층된 코어 기판(10)을, n개의 코어 배선층들을 구비하는 복수개의 독립된 코어 블록들(CB)로 분리시킨다(S13, S14). 이때, 상기 n개의 코어 배선층들은 상기 코어 배선 구조체를 구성한다. 상술한 것처럼, 상기 코어 배선층들은 상기 스크라이브 레인 영역으로 연장되기 때문에, 상기 코어 배선층들은 상기 스크라이브 레인 영역에서 절단되어, 그 단면들은 상기 코어 블록(CB)의 측벽에서 노출된다. 상기 절단된 코어 배선층들은 상기 코어 배선 구조체를 형성한다. 도 11은 이러한 코어 기판 쏘잉 공정을 통해 형성된, 코어 배선 구조체의 일 예를 도시한다.
본 발명의 일 실시예에 따르면, 상기 코어 기판 쏘잉을 실시하기 전에, 상기 코어층들이 형성된 코어 기판(10)의 상부면 및 하부면 중의 적어도 하나에 보호막(도 4의 21, 22)을 형성하는 단계를 더 포함할 수 있다. 상기 보호막(21, 22)은 상기 층간절연막(130)에 대해 식각 선택성을 갖는 물질들 중의 한가지로 형성될 수 있다. 예를 들면, 상기 층간절연막(130)이 실리콘 산화막인 경우, 상기 보호막(21, 22)은 실리콘 질화막일 수 있다.
상기 코어 기판 쏘잉(S13)은 회전 톱날을 이용하는 방법 또는 레이저를 이용하는 방법 등이 사용될 수 있다. 이에 더하여, 상기 코어 기판 쏘잉(S13)을 실시한 후, 상기 절단된 표면(즉, 상기 코어 블록(CB)의 측벽들)을 평탄화시키는 단계를 더 실시할 수 있다. 화학적 기계적 연마 기술이 상기 코어 블록(CB)의 노출된 측벽을 평탄화시키기 위해 사용될 수 있다.
도 3 및 도 6을 참조하면, 상기 주변 블록(PB)을 형성하는 단계는 상기 주변 기판(50) 상에 주변 트랜지스터들(55)을 형성하는 단계를 포함한다(S21). 이를 위해, 상기 주변 기판(50)은 단결정 구조의 반도체기판(예를 들면, 실리콘 웨이퍼)일 수 있다. 상기 주변 트랜지스터들(55)은 상기 코어 블록(CB)의 메모리 셀들을 동작시키기 위한 주변 회로를 구성한다. 이어서, 상기 주변 트랜지스터들을 연결하는 내부 배선 구조체(60) 및 외부 배선 구조체(65)를 형성한다(S22).
상기 주변 트랜지스터(55) 및 상기 내부 배선 구조체(60)는 통상적인 모오스 펫의 제조 기술을 사용하여 형성될 수 있다. 한편, 본 발명에 따르면, 상기 외부 배선 구조체(65)는, 상기 코어 블록(CB)과 주변 블록(PB)이 후속 연결 공정(S30) 동안 열적으로 손상되지 않도록, 상기 코어 블록(CB)과 상기 주변 블록(PB)을 구성하는 물질들의 내열 온도보다 높은 용융점을 갖는 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 외부 배선 구조체(60)는 솔더 합금들 중의 한가지로 형성될 수 있다.
또한, 본 발명에 따르면, 상기 외부 배선 구조체(65)는 상기 코어 배선 구조체와 전기적으로 연결되는 경로로 사용된다. 따라서, 상기 외부 배선 구조체(65)는 상기 코어 배선 구조체의 노출된 단면들의 위치에 대응되는 위치에 형성된다. 이에 더하여, 본 발명에 따르면, 상기 코어 블록(CB)과 상기 주변 블록(PB)의 연결에 있어서, 상기 코어 블록(CB)이 상기 주변 블록(PB)으로부터 오정렬될 경우, 상기 코어 배선 구조체는 상기 주변 배선 구조체에 전기적으로 연결되지 못할 수 있 다. 오정렬에 따른 이러한 단선의 문제를 예방하기 위해, 상기 외부 배선 구조체(65)는 상기 코어 배선 구조체의 노출되는 단면 크기보다 큰 크기로 형성되는 것이 바람직하다.
도 3 및 도 8을 참조하면, 상기 코어 배선 구조체의 노출된 단면을 상기 주변 배선 구조체의 상부면에 접촉시킴으로써, 상기 코어 블록(CB)과 상기 주변 블록(PB)을 전기적으로 연결시킨다(S30). 본 발명의 일 실시예에 따르면, 이러한 연결 공정(S30)은 상기 코어 블록(CB)과 상기 주변 블록(PB)을 정렬시키는 단계, 상기 외부 배선 구조체(65)를 용융시키는 단계, 상기 용융된 외부 배선 구조체(65)와 상기 코어 배선 구조체를 연결하는 단계 및 상기 용융된 외부 배선 구조체(65)를 냉각시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 용융된 외부 배선 구조체(65)와 상기 코어 배선 구조체를 연결하는 단계는, 단선 불량을 예방하기 위해, 상기 코어 배선 구조체를 상기 코어 블록(CB)의 적어도 한 측벽으로부터 돌출시키는 단계를 포함할 수 있다. 이 단계는 상기 코어 배선 구조체에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 코어 블록(CB)의 층간절연막(130)을 리세스시키는 단계를 포함할 수 있다. 이때, 상기 보호막(21, 22) 및 상기 코어 기판(10)의 측벽들 역시 리세스될 수 있다. 도 9는 이러한 리세스 공정을 통해 돌출된 코어 배선 구조체를 구비하는 코어 블록(CB)을 도시한다.
한편, 상기 코어 배선 구조체의 단면적이 작은 경우, 상기 연결 공정(S30)에서 기계적으로 손상될 수 있다. 이러한 기계적 손상을 줄이면서, 상기 주변 블 록(PB)과의 안정적인 접촉을 위해, 본 발명의 다른 실시예는 상기 코어 배선 구조체의 노출된 표면에 접속하는 도전성 보강 패턴(도 11의 155)을 형성하는 단계를 더 포함할 수 있다. 보다 구체적으로, 이 실시예에 따르면, 상기 리세스 공정을 실시한 후, (도 10에 도시된 것처럼) 상기 코어 블록(CB)의 표면에 도전성 보강막(150)을 증착하는 단계 및 (도 11에 도시된 것처럼) 상기 도전성 보강막(150)을 패터닝함으로써 상기 돌출된 코어 배선 구조체의 끝단에, 상기 도전성 보강 패턴(155)을 형성하는 단계를 더 실시할 수 있다.
본 발명에 따르면, 상기 도전성 보강막(150)은 금속성 물질막들 중의 한가지일 수 있으며, 바람직하게는 PVD, CVD 및 전기도금 기술들 중의 한가지를 통해 형성될 수 있다. 상기 도전성 보강막(150)을 패터닝하는 단계는 사진/식각 기술, 레이저 절단 기술 및 톱날을 사용한 기계적 절단 기술들 중의 한가지를 사용할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 도전성 보강 패턴(155)은 상기 코어 배선 구조체의 노출된 표면을 씨드층으로 사용하는 전기도금 기술을 사용하여 형성될 수도 있다. 이 경우, 상기 도전성 보강 패턴(155)은 상기 코어 배선 구조체의 노출된 단면에 자기정렬적으로 형성될 수 있다.
본 발명에 따르면, 상기 도전성 보강 패턴(155)은 상기 코어 배선 구조체의 노출된 단면보다 넓은 면적을 갖도록 형성될 수 있다. 이 경우, 상기 연결 공정(S30)에서 발생할 수 있는 상술한 기계적 손상은 최소화될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 13을 참조하면, 이 실시예에 따른 반도체 장치는 코어 블록(CB)과 상기 코어 블록(CB)의 측벽들에 배치되는 주변 블록들(PB1~PB4)을 포함한다. 하지만, 상기 코어 블록과 상기 주변 블록의 개수들 및 배치 구조는 다양하게 변화될 수 있다.
상기 코어 블록(CB)은 그 내부에 배치된 미세 전자 소자들에 전기적으로 접속하는 코어 배선 구조체를 구비하고, 상기 주변 블록(PB1~PB4)은 그 내부에 형성된 주변 회로에 접속하는 주변 배선 구조체를 구비한다. 한편, 상기 코어 블록(CB) 및 상기 주변 블록(PB1~PB4)은 xy-평면에 평행하게 배치되는 코어 기판 및 주변 기판을 이용하여 독립적으로 형성된다. 이처럼 상기 코어 블록(CB)과 상기 주변 블록들(PB1~PB4)이 서로 다른 기판을 이용하여 독립적으로 제조되기 때문에, 상술한 혼종형 반도체 장치에 수반되는 기술적 문제들은 극복될 수 있다.
본 발명에 따르면, 상기 코어 블록(CB)과 상기 주변 블록(PB1~PB4)은 상기 코어 배선 구조체와 상기 주변 배선 구조체 사이의 직접적인 접촉을 통해 전기적으로 연결된다. 본 발명에 따르면, 상기 코어 블록(CB)과 상기 주변 블록(PB1~PB4)은 서로 평행하지 않은 상태로 연결된다. 즉, 상술한 것처럼, 상기 주변 배선 구조체는 상기 코어 블록(CB)의 측벽에 노출된 코어 배선 구조체의 끝단과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 코어 블록(CB)은 3차원적으로 배열된 메모리 셀들을 포함하고, 상기 주변 블록들(PB) 중의 적어도 하나는 상기 메모리 셀들을 동작시키기 위한 주변 회로를 포함한다. 이에 더하여, 본 발명에 따르면, 상기 워드라인들(100) 및 상기 비트라인들(120)을 선택하기 위한 데코더들은 상기 주변 블록들(PB1~PB4) 중의 적어도 하나에 형성된다. 이 경우, 상기 코어 블록(CB)은 데코더를 갖지 않기 때문에, 데코더를 형성하기 위한 모오스 펫 공정 기술의 사용없이 제작될 수 있다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다. 상기 코어 블록(CB)의 상부에 배치되는 상부 주변 블록(PB5)을 제외하면, 이 실시예는 도 13을 참조하여 설명한 실시예와 유사하다. 따라서, 설명의 간결함을 위해, 아래에서는 중복되지 않는 기술적 특징에 대해 설명할 것이다.
도 14 및 도 15를 참조하면, 상기 코어 블록(CB)의 상부에는 상부 주변 블록(PB5)이 형성될 수 있다. 상기 상부 주변 블록(PB5)은 상기 코어 블록(CB)의 측벽들에 배치되는 주변 블록들(PB1~PB4)(이하, 측면 주변 블록들) 중의 적어도 하나와 전기적으로 연결된다. 보다 구체적으로, 도 15에 도시된 것처럼, 상기 상부 주변 블록(PB5) 및 상기 측벽 주변 블록(PB1~PB4)은 각각 상부 본딩 패드(905) 및 측벽 본딩 패드들(901)을 구비하고, 상기 상부 및 측벽 본딩 패드들(905, 901)은 제 1 와이어들(920)을 통해 전기적으로 연결된다.
본 발명의 일 실시예에 따르면, 상기 측벽 주변 블록들(PB1~PB4)은 x 데코더 또는 y 데코더 중의 한가지를 포함할 수 있고, 상기 상부 주변 블록(PB5)은 상기 메모리 셀들을 동작시키는데 사용되는 주변 회로를 포함할 수 있다. 이에 더하여, 상기 상부 주변 블록(PB5)은 외부 전자 장치와의 전기적 연결을 위한 와이어 본딩 패드들(도시하지 않음)을 더 구비할 수 있다. 상기 와이어 본딩 패드들은 상 기 상부 주변 블록(PB5)의 중앙부에 형성되는 것이 바람직하다.
본 발명의 또다른 실시예에 따르면, 도 15에 도시된 것처럼, 상기 측벽 주변 블록들(PB1~PB4)을 서로 연결하는 제 2 와이어(925)를 더 포함할 수 있다.
이에 더하여, 본 발명의 또다른 실시예에 따르면, 외부 전자장치와의 전기적 연결을 위해, 상기 측벽 주변 블록들(PB1~PB4)은 상기 주변 기판(50)을 관통하는 관통 플러그들을 더 구비할 수 있다.
본 발명에 따른 반도체 장치는 독립적으로 제작된 코어 블록과 주변 블록을 포함한다. 이처럼 코어 블록과 주변 블록을 독립적으로 형성함으로써, 혼종형 반도체 장치에서 수반되는 다양한 기술적 문제들은 극복될 수 있다.
본 발명에 따르면, 코어 블록과 주변 블록은 서로 평행하지 않은 조건에서 전기적으로 연결된다. 보다 구체적으로, 상기 코어 블록의 표면에서 노출되는 코어 배선 구조체는 2차원적으로 배열되는 단면들을 갖는다. 따라서, 상기 주변 배선 구조체의 상부면들이 상기 코어 배선 구조체의 노출되는 2차원적 단면들의 위치들에 대응되도록 형성될 경우, 상기 코어 블록과 주변 블록의 전기적 연결은 용이하게 이루어질 수 있다. 특히, 상기 코어 배선 구조체가 3차원적 구조를 가질 경우, 상기 코어 배선 구조체의 노출되는 2차원적 단면들은 안정된 전기적 연결을 가능하게 할 만큼 충분히 크다.

Claims (18)

  1. 노출된 단면을 갖는 코어 배선 구조체를 구비하는 적어도 한 개의 코어 블록을 형성하는 단계;
    주변 배선 구조체를 구비하는 적어도 한 개의 주변 블록을 형성하는 단계; 및
    상기 코어 배선 구조체의 노출된 단면을 상기 주변 배선 구조체의 상부면에 접촉시킴으로써, 상기 주변 블록을 상기 코어 블록에 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 코어 블록을 형성하는 단계는
    코어 기판 상에 적어도 하나의 코어 배선층을 형성하는 단계; 및
    코어 기판 쏘잉 공정을 실시하여, 상기 코어 배선층이 형성된 코어 기판을 복수개의 코어 블록들로 분리하는 단계를 포함하되,
    상기 코어 배선층은 상기 코어 기판 쏘잉 공정에서 절단됨으로써, 상기 코어 블록의 적어도 일 면에서 노출된 단면을 갖는 상기 코어 배선 구조체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 코어 블록은 3차원적으로 배열된 정보 저장체들을 더 포함하되,
    상기 코어 배선 구조체는, 상기 정보 저장체들에 전기적으로 접근하기 위한 경로를 제공하도록, 상기 정보 저장체의 일단에 연결되는 워드라인들 및 상기 워드라인들을 가로지르면서 상기 정보 저장체의 타단에 연결되는 비트라인들을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 정보 저장체는 상변화 패턴, 강유전체 패턴, 자기터널접합, 부유 전극을 포함하는 비휘발성 메모리 셀 트랜지스터 및 전하 트랩막을 포함하는 비휘발성 메모리 셀 트랜지스터 중의 적어도 한가지를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 2 항에 있어서,
    상기 코어 기판은 실리콘 산화막 및 실리콘 질화막을 포함하는 절연막들, 단결정 실리콘막, 비정질 실리콘막 및 다결정 실리콘막을 포함하는 반도체막들, 금속막들, 그리고 탄소를 포함하는 물질막 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 2 항에 있어서,
    상기 코어 기판은 직사각형의 모양 또는 원형의 모양인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 주변 블록을 형성하는 단계는
    반도체기판 상에, 상기 코어 블록을 동작시키기 위한 주변 회로를 구성하는, 주변 트랜지스터들을 형성하는 단계;
    상기 주변 트랜지스터들을 전기적으로 연결하는 내부 배선 구조체를 형성하는 단계; 및
    상기 내부 배선 구조체에 전기적으로 연결되어, 상기 코어 배선 구조체에 직접 접촉하는 외부 배선 구조체를 형성하는 단계를 포함하되,
    상기 내부 배선 구조체 및 상기 외부 배선 구조체는 상기 주변 배선 구조체를 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 외부 배선 구조체는 상기 코어 블록의 내열 온도보다 낮은 용융점을 갖는 물질들 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 주변 블록과 상기 코어 블록에 전기적으로 연결하는 단계는 상기 코어 배선 구조체가 형성된 평면과 상기 주변 배선 구조체가 형성된 평면이 실질적으로 수직한 상태에서 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 주변 블록과 상기 코어 블록에 전기적으로 연결하는 단계는
    상기 코어 블록의 표면을 리세스시킴으로써, 상기 코어 배선 구조체를 상기 리세스된 코어 블록의 표면으로부터 돌출시키는 단계; 및
    상기 돌출된 코어 배선 구조체를 상기 외부 배선 구조체에 연결시키는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 코어 블록의 표면을 리세스시킨 후, 상기 코어 배선 구조체의 돌출된 끝단에, 상기 코어 배선 구조체의 노출된 단면보다 넓은 면적을 갖는 도전성 보강 패턴들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  12. 코어 배선 구조체를 구비하는 적어도 한 개의 코어 블록; 및
    상기 코어 배선 구조체에 전기적으로 연결된 주변 배선 구조체를 구비하면서, 상기 코어 블록의 일면에 배치되는 적어도 한 개의 주변 블록을 구비하되,
    상기 코어 배선 구조체는 상기 코어 블록의 일면에서 노출된 단면을 갖고,
    상기 코어 배선 구조체의 노출된 단면은 상기 주변 배선 구조체의 상부면에 접촉하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 코어 배선 구조체가 형성되는 평면과 상기 주변 배선 구조체가 형성되는 평면이 실질적으로 교차하는 것을 특징으로 하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 코어 블록은 3차원적으로 배열된 정보 저장체들을 더 포함하고,
    상기 코어 배선 구조체는, 상기 정보 저장체들에 전기적으로 접근하기 위한 경로를 제공하도록, 상기 정보 저장체의 일단에 연결되는 워드라인들 및 상기 워드라인들을 가로지르면서 상기 정보 저장체의 타단에 연결되는 비트라인들을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 주변 블록의 적어도 하나는 상기 워드라인들에 접속하는 워드라인 데코더 회로들을 포함하고,
    상기 주변 블록의 적어도 하나는 상기 비트라인들에 접속하는 비트라인 데코더 회로들을 포함하되,
    상기 워드라인 데코더 회로들을 포함하는 주변 블록 및 상기 비트라인 데코더 회로를 포함하는 주변 블록은 각각 상기 코어 블록의 서로 다른 면들에 배치되 는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 워드라인 데코더 회로 및 상기 비트라인 데코더 회로의 동작을 제어하는 제어 회로를 구비하는 제어 주변 블록을 더 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제어 주변 블록은 상기 워드라인 데코더 회로들을 포함하는 주변 블록 및 상기 비트라인 데코더 회로를 포함하는 주변 블록에 접속하기 위한 내부 연결 수단 및 외부 전자장치와의 전기적 연결을 위한 외부 연결 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제어 주변 블록은 상기 워드라인 데코더 회로들을 포함하는 주변 블록 및 상기 비트라인 데코더 회로를 포함하는 주변 블록에 수직한 방향을 가지면서, 상기 코어 블록의 일면에 배치되는 것을 특징으로 하는 반도체 장치.
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