JP2009170453A - パターン形成方法 - Google Patents
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Abstract
【解決手段】本発明の実施の形態によるパターン形成方法は、被処理体上に、第1のC含有膜と、並列配置された所定の方向に長手方向を有する第1の無機層のパターンと、を積層する工程と、前記第1のC含有膜および前記第1の無機層のパターン上に、第2のC含有膜と、少なくとも一部が並列配置されて前記第1の無機層のパターンと交差する第2の無機層のパターンと、を積層する工程と、前記第1および第2のC含有膜の、前記第1および第2の無機層のパターンの少なくとも一方の略直下以外に位置する領域をエッチングにより除去し、前記第1および第2の無機層のパターンならびにエッチング加工された前記第1および第2のC含有膜を含むエッチングマスクを形成する工程と、前記エッチングマスクを用いて前記被処理体にエッチングを施し、前記被処理体のパターンを形成する工程と、を含む。
【選択図】図2C
Description
(エッチングマスクの構成)
図1(a)、(b)は、本発明の第1の実施の形態に係るエッチングマスクの斜視図および上面図である。
図2A(a)〜(d)、図2B(e)〜(g)、図2C(h)〜(k)は、本発明の第1の実施の形態に係るエッチングマスクの製造方法を示す斜視図である。
本発明の第1の実施の形態に係るエッチングマスク1によれば、第1のパターンを有する第1のパターン部10と、第2のパターンを有する第2のパターン部20を組み合わせることにより、1枚構成のエッチングマスクでは形状制御が困難な、微小寸法の開口部3を形成することができる。
本発明の第2の実施の形態は、エッチングマスク1の構成および製造方法において第1の実施の形態と異なる。
図4(a)、(b)は、本発明の第2の実施の形態に係るマスクパターンの斜視図および上面図である。
図5A(a)〜(d)、図5B(e)〜(h)は、本発明の第2の実施の形態に係るエッチングマスクの製造方法を示す斜視図である。
本発明の第2の実施の形態に係るエッチングマスク1によれば、材料としてC含有膜を1層(第1のC含有膜30のみ)用いるだけでよいため、第1の実施の形態と比較して工程を減らすことができる。
なお、本発明は上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
Claims (5)
- 被処理体上に、第1のC含有膜と、並列配置された所定の方向に長手方向を有する第1の無機層のパターンと、を積層する工程と、
前記第1のC含有膜および前記第1の無機層のパターン上に、第2のC含有膜と、少なくとも一部が並列配置されて前記第1の無機層のパターンと交差する第2の無機層のパターンと、を積層する工程と、
前記第1および第2のC含有膜の、前記第1および第2の無機層のパターンの少なくとも一方の略直下以外に位置する領域をエッチングにより除去し、前記第1および第2の無機層のパターンならびにエッチング加工された前記第1および第2のC含有膜を含むエッチングマスクを形成する工程と、
前記エッチングマスクを用いて前記被処理体にエッチングを施し、前記被処理体のパターンを形成する工程と、
を含むことを特徴とするパターン形成方法。 - 前記第1および第2のC含有膜にO2含有ガスを用いたエッチングを施し、前記エッチングマスクをエッチング加工した前記被処理体上から剥離する工程を含むことを特徴とする請求項1に記載のパターン形成方法。
- 被処理体上に、C含有膜と、並列配置された所定の方向に長手方向を有する無機膜パターンと、を積層する工程と、
前記C含有膜の、前記無機膜パターンの略直下以外に位置する領域をエッチングし、溝を形成する工程と、
前記溝内および前記無機膜パターン上に、無機膜を形成する工程と、
前記無機膜上に、少なくとも一部が並列配置されて前記無機膜パターンと交差するレジストのパターンを形成する工程と、
前記無機膜パターンの前記レジストのパターンの略直下以外に位置する部分、および前記無機膜の前記レジストのパターンの略直下以外に位置する部分の前記溝の外に位置する部分をエッチングにより除去する工程と、
前記C含有膜の、エッチング加工された前記無機膜パターンおよび前記無機膜の少なくとも一方の略直下以外に位置する領域をエッチングにより除去し、前記無機膜パターン、前記無機膜およびエッチング加工された前記C含有膜を含むエッチングマスクを形成する工程と、
前記エッチングマスクを用いて前記被処理体にエッチングを施し、前記被処理体のパターンを形成する工程と、
を含むことを特徴とするパターン形成方法。 - 前記C含有膜にO2含有ガスを用いたエッチングを施し、前記エッチングマスクをエッチング加工した前記被処理体上から剥離する工程を含むことを特徴とする請求項3に記載のパターン形成方法。
- 前記無機膜パターンと前記無機膜は、同一の材料からなることを特徴とする請求項3に記載のパターン形成方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008003450A JP4909912B2 (ja) | 2008-01-10 | 2008-01-10 | パターン形成方法 |
US12/350,747 US20090179004A1 (en) | 2008-01-10 | 2009-01-08 | Pattern formation method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008003450A JP4909912B2 (ja) | 2008-01-10 | 2008-01-10 | パターン形成方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009170453A true JP2009170453A (ja) | 2009-07-30 |
JP2009170453A5 JP2009170453A5 (ja) | 2010-04-08 |
JP4909912B2 JP4909912B2 (ja) | 2012-04-04 |
Family
ID=40849754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008003450A Expired - Fee Related JP4909912B2 (ja) | 2008-01-10 | 2008-01-10 | パターン形成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090179004A1 (ja) |
JP (1) | JP4909912B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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2008
- 2008-01-10 JP JP2008003450A patent/JP4909912B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US20090179004A1 (en) | 2009-07-16 |
JP4909912B2 (ja) | 2012-04-04 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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