CN111430348B - 存储器及其形成方法 - Google Patents
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Abstract
本发明提供了一种存储器及其形成方法,通过在所述衬底上形成多个遮蔽图案,至少部分遮蔽图案位于所述字线结构上且延伸至填充剩余深度的字线沟槽,所述遮蔽图案可以同时作为衬底上的遮蔽层和保护所述字线结构的栅绝缘层,相较于现有的存储器的形成方法,本发明可以省略去除衬底上的栅绝缘层、栅介质层以及在衬底上重新形成遮蔽层的步骤,从而简化了存储器的制备工艺,提高了制备的效率,并且不会对存储器的性能产生影响;并且,通过第一气隙和第二气隙可以减小导电图案之间的寄生电容,提高存储器的性能。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种存储器及其形成方法。
背景技术
存储器,例如动态随机存储器(Dynamic Random Access Memory,DRAM),其通常具有存储单元阵列,所述存储单元阵列中包括多个呈阵列式排布的存储单元。所述存储器具有多条字线结构和位线结构,字线结构埋入在衬底中,位线结构形成在衬底上且与相应的存储单元电性连接,并且所述存储器还包括存储电容器,所述存储电容器用于存储代表存储信息的电荷,以及所述存储单元可通过一节点接触结构电性连接所述存储电容器,从而实现各个存储单元的存储功能。
图1a~图1c为现有的存储器的形成方法形成的结构示意图。参阅图1a~图1c,现有的存储器的形成方法包括:如图1a所示,在衬底100’中形成字线沟槽后,在衬底100’上形成栅介质层201a’,所述栅介质层201a’覆盖所述衬底100’并延伸覆盖所述字线沟槽的内壁;然后填充字线结构WL’在所述字线沟槽中,所述字线结构WL’的顶面低于所述字线沟槽的顶面;接着,形成在栅介质层201a’上形成栅绝缘层201b’,所述栅绝缘层201b’覆盖所述栅介质层201a’并填充所述字线沟槽。然后如图1b所示,研磨以去除所述衬底100’上的栅介质层201a’及栅绝缘层201b’。最后如图1c所示,重新在所述衬底100’上形成遮蔽层200’从而起到隔离的作用。现有的存储器的形成方法步骤多,也比较复杂,如何简化存储器的形成方法是目前亟需解决的技术问题。
发明内容
本发明的目的在于提供一种存储器及其形成方法,在不影响存储器性能的情况下简化存储器的形成工艺。
为了达到上述目的,本发明提供了一种存储器,包括:
衬底,所述衬底中包括沿着第一预定方向延伸的多个字线沟槽;
多条字线结构,位于所述字线沟槽中且填充部分深度的字线沟槽;以及,
多个遮蔽图案,位于所述衬底上,至少部分遮蔽图案位于所述字线结构上且延伸至填充剩余深度的字线沟槽。
可选的,所述至少部分遮蔽图案中形成有沿深度方向延伸的第一气隙。
可选的,所述遮蔽图案包括第一膜层、第二膜层及第三膜层,其中,所述第一膜层至少覆盖所述剩余深度的字线沟槽的侧壁,所述第二膜层及所述第三膜层顺次堆叠以填充剩余深度的字线沟槽并延伸至高于所述字线沟槽的顶部。
可选的,所述第二膜层填充剩余深度的字线沟槽的内壁,所述第三膜层遮盖所述字线沟槽的开口,以使所述第三膜层的下表面与所述第二膜层的上表面之间的间隙构成所述第一气隙。
可选的,所述第二膜层填充剩余深度的字线沟槽并延伸至高于所述字线沟槽的顶部,所述第三膜层覆盖所述第二膜层,所述第一气隙位于剩余深度的字线沟槽中的第二膜层中。
可选的,在深度方向上,所述第二膜层的厚度大于所述第三膜层的厚度。
可选的,所述第一膜层和所述第三膜层的材质包括氧化硅,所述第二膜层的材质包括氮化硅。
可选的,还包括:
多条隔离柱,位于所述衬底上且沿第二预定方向延伸,所述至少部分遮蔽图案中的每个图案均位于所述隔离柱与所述字线结构之间。
可选的,所述至少部分遮蔽图案中的每个图案的表面沿靠近所述衬底的方向凹陷,以使每个图案与所述隔离柱之间具有沿深度方向延伸的第二气隙。
可选的,还包括:
多条位线结构,沿着所述第二预定方向延伸,所述位线结构位于所述衬底上的部分构成第一位线结构,自所述衬底上延伸至所述衬底中的部分构成第二位线结构,剩余的遮蔽图案位于每个所述第一位线结构与所述衬底之间。
可选的,在垂直于深度方向上,所述至少部分遮蔽图案中每个图案的宽度尺寸大于所述字线沟槽的宽度尺寸。
本发明提供了一种存储器的形成方法,包括:
提供衬底,所述衬底中包括沿着第一预定方向延伸的多个字线沟槽;
形成多条字线结构在所述字线沟槽中,所述字线结构填充部分深度的字线沟槽;以及,
形成多个遮蔽图案在所述衬底上,至少部分遮蔽图案位于所述字线结构上且延伸至填充剩余深度的字线沟槽。
可选的,形成多条字线结构在所述字线沟槽中之前,还包括:
形成第一材料层在所述衬底上,所述第一材料层覆盖所述衬底并延伸覆盖所述字线沟槽的侧壁;
以及形成字线结构在所述字线沟槽中之后,还包括:
形成第二材料层在所述第一材料层上,所述第二材料层覆盖所述第一材料层并延伸覆盖剩余深度的字线沟槽的内壁;以及,
形成第三材料层在所述第二材料层上,所述第三材料层覆盖部分所述第二材料层并遮盖所述字线沟槽的开口,所述第一材料层、第二材料层及所述第三材料层构成遮蔽层。
可选的,剩余深度的字线沟槽的侧壁之间的第二材料层具有间隙,所述第三材料层遮盖所述字线沟槽的开口,以使所述间隙构成第一气隙。
可选的,形成多条字线结构在所述字线沟槽中之前,还包括:
形成第一材料层在所述衬底上,所述第一材料层覆盖所述衬底并延伸覆盖所述字线沟槽的侧壁;
以及形成字线结构在所述字线沟槽中之后,还包括:
形成第二材料层在所述第一材料层上,所述第二材料层填充剩余深度的字线沟槽并延伸至高于所述字线沟槽的顶部;以及,
形成第三材料层在所述第二材料层上,所述第三材料层覆盖部分所述第二材料层,所述第一材料层、第二材料层及所述第三材料层构成遮蔽层。
可选的,填充在剩余深度的字线沟槽中的第二材料层中形成有第一气隙。
可选的,形成所述遮蔽层之后,还包括:
形成多条隔离柱及多条位线结构在所述遮蔽层上,所述位线结构的至少部分从所述遮蔽层上延伸至所述衬底中,所述位线结构及所述隔离柱均沿第二预定方向延伸以限定出多个节点接触窗;以及,
刻蚀所述节点接触窗底部的遮蔽层及衬底,使得所述节点接触窗延伸至所述衬底中,所述隔离柱底部的剩余的遮蔽层以及所述位线结构底部的剩余的遮蔽层构成多个遮蔽图案。
可选的,所述第三材料层还往字线沟槽中凹陷,以使所述第三材料层的表面具有凹陷部;以及,
形成所述隔离柱之后,所述隔离柱遮盖所述凹陷部的开口以构成第二气隙。
本发明提供的存储器及其形成方法具有如下有益效果:
1)相较于现有的存储器的形成方法,本发明可以省略去除衬底上的栅绝缘层、栅介质层以及在衬底上重新形成遮蔽层的步骤,从而简化了存储器的制备工艺,提高了制备的效率,并且不会对存储器的性能产生影响;
2)通过形成第一气隙和第二气隙可以减小导电图案之间的寄生电容,提高存储器的性能。
附图说明
图1a~图1c为现有的存储器的形成方法形成的结构示意图;
图2为本发明实施例一提供的存储器的形成方法的流程图;
图3a~图4d为本发明实施例一中的存储器的形成方法形成的结构示意图;
图4e为本发明实施例一中的存储器的部分结构示意图;
图4f为图4e的局部放大图;
图4g为本发明实施例一中的存储器的简化版图,其中图3a~图4e是图4g中的半导体结构沿a-a’和/或b-b’方向上的剖面示意图;
图5a为本发明实施例二中的存储器在形成过程中的结构示意图;
图5b为本发明实施例二中的存储器的部分结构示意图;
图5c为图5b的局部放大图;
图6a为本发明实施例三中的存储器在形成过程中的结构示意图;
图6b为本发明实施例三中的存储器的部分结构示意图;
图6c为图6b的局部放大图;
其中,附图标记为:
100’-衬底;WL’-字线结构;201a’-栅介质层;201b’-栅绝缘层;200’-遮蔽层;
100-衬底;AA-有源区;SIT-沟槽隔离结构;300-隔离柱;500-隔离材料层;510-隔离层;600-节点接触窗;800-图形化的掩模层;900-间隔绝缘层;
WL-字线结构;BL-位线结构;BL1-第一位线结构;BL2-第二位线结构;Tr-位线沟槽;400a-第一位线导电层;400b-第二位线导电层;400c-第三位线导电层;400d-位线遮蔽层;400e-隔离侧墙;
200-遮蔽层;200a-第一材料层;200b-第二材料层;200c-第三材料层;
201-第一遮蔽图案;202-第二遮蔽图案;201a、202a-第一膜层;201b、202b-第二膜层;201c、202c-第三膜层;
SC-节点接触结构;700a-第一导电材料层;700b-第二导电材料层;700c-导电接触层;
G1-第一气隙;
G2-第二气隙;
D1-位于有源区中的上沟槽的开口尺寸;
D2-位于沟槽隔离结构中的上沟槽的开口尺寸;
H1-第一深度位置;
H2-第二深度位置;
H3-第三深度位置。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图4e为本实施例中的存储器的部分结构示意图,图4f为图4e中存储器的部分结构放大图,图4g为图4e中的存储器的简化版图,其中图4e为图4g中的存储器在a-a’和b-b’方向上的剖面示意图。如图4e-图4g所示,所述存储器包括:衬底100以及形成在所述衬底100内的字线结构WL。
其中,所述衬底100中形成有多个沿第三预定方向(Z方向)延伸的有源区AA和沟槽隔离结构STI,沟槽隔离结构STI分隔相邻的有源区AA。其中,多个所述有源区AA呈阵列式排布,并通过所述沟槽隔离结构STI使各个有源区AA之间相互独立,避免有源区AA之间相互干扰。
进一步的,所述衬底100中还形成有字线沟槽,所述字线沟槽即用于容纳所述字线结构WL。具体的,所述字线沟槽沿着第一预定方向(X方向)延伸,以穿过相应的有源区AA和沟槽隔离结构STI,以及所述字线沟槽中具有位于所述沟槽隔离结构STI中的部分以及位于所述有源区AA中的部分。
本实施例中,位于所述沟槽隔离结构STI中的字线沟槽的开口尺寸大于位于所述有源区AA中的字线沟槽的开口尺寸。进一步的,位于所述沟槽隔离结构STI中的字线沟槽的底部位置也更低于位于所述有源区AA中的字线沟槽的底部位置。具体请参见图4e,位于所述沟槽隔离结构STI中的字线沟槽的底部位于所述衬底100中的第一深度位置H1,位于所述有源区AA中的字线沟槽的底部位于所述衬底100中的第二深度位置H2,所述第一深度位置H1低于所述第二深度位置H2。
如上所述,所述字线沟槽穿过对应的有源区AA和沟槽隔离结构STI,因此所述字线结构WL也相应的穿过有源区AA和沟槽隔离结构STI。本实施例中,所述字线结构WL在沟槽隔离结构STI中的底部位置低于所述字线结构WL在有源区AA中的底部位置,以及所述字线结构WL的顶部位置位于同一高度位置。所述字线结构WL形成在字线沟槽中,所以可以形成埋入在有源区AA中以具有弯曲结构的沟道区域。因而,与线形沟道区域相比,弯曲的沟道区域能够具有相对增大的长度,因此可以改善晶体管的短沟道效应。
继续参考图4e所示,所述字线结构WL位于所述字线沟槽中并填充所述字线沟槽的部分深度,具体的,所述字线结构WL的顶面位于所述衬底100中的第三深度位置H3,所述第三深度位置H3高于所述第一深度位置H1和所述第二深度位置H2且低于所述衬底的表面。若以所述第三深度位置H3为界限将所述字线沟槽分为上沟槽和下沟槽,所述字线结构WL位于所述下沟槽中。
进一步的,所述有源区AA例如用于构成存储晶体管,在所述有源区AA中还可形成有源漏区,所述源漏区包括第一源/漏区和第二源/漏区,所述第一源/漏区和所述第二源/漏区分别位于所述字线结构WL的两侧,以共同构成所述存储晶体管。可以理解的是,所述第一源/漏区和第二源/漏区的底部更低于所述字线结构WL的顶部,使得所述第一源/漏区和第二源/漏区与所述字线结构WL之间具有交叠的区域。
继续参考图4e以及图4g所示,多条位线结构BL形成在所述衬底100上,且沿着第二预定方向(Y)延伸以穿过相应的有源区AA,继续参考图4e所示,所述位线结构BL中包括依次堆叠设置的第一位线导电层400a、第二位线导电层400b和第三位线导电层400c。其中,第一位线导电层400a的材质例如包括掺杂的多晶硅,所述第二位线导电层400b的材质例如包括氮化钛,所述第三位线导电层200c的材质例如包括钨。
进一步的,所述位线结构BL还可包括位线遮蔽层400d和隔离侧墙400e。其中,所述位线遮蔽层400d形成在依次堆叠的位线导电层的上方,以及所述隔离侧墙400e至少覆盖所述依次堆叠的位线导电层的侧壁和所述位线遮蔽层400d的侧壁。
所述位线结构BL具有位于所述沟槽隔离结构STI上的部分以及位于有源区AA中的部分。为了便于描述,将所述位线结构BL位于所述沟槽隔离结构STI上的部分称为第一位线结构BL1,将所述位线结构BL位于所述有源区AA中的部分称为第二位线结构BL2。所述第一位线结构BL1位于所述衬底100上,且位于所述沟槽隔离结构STI的正上方;所述第二位线结构BL2从所述衬底100上延伸至所述有源区AA中,并且所述第二位线结构BL2位于所述有源区中相邻的字线结构WL之间。
继续参考图4e以及图4g所示,多条隔离柱300形成在所述衬底100上且沿第二预定方向延伸,每个所述隔离柱300位于所述字线结构WL的正上方。所述隔离柱300与所述位线结构BL界定出节点接触窗,所述节点接触窗用于容纳节点接触结构SC。其中,至少部分所述节点接触窗的底部还可以进一步延伸至衬底100中。界定出的多个节点接触窗在第一预定方向和第二预定方向上均对齐排布,所述多个节点接触窗例如呈阵列式排布以构成节点接触窗阵列。此时,即可以认为,多个节点接触窗在第一预定方向和第二预定方向上均呈多排排布。
继续参考图4e所示,所述节点接触部填充所述节点接触窗并相应的呈多排排布,以及所述节点接触结构SC即与相应的有源区电性连接。
接着参考图4e所示,所述存储器还包括隔离层510,所述隔离层510覆盖所述位线结构BL的顶表面,本实施例中,所述隔离层510即相应的覆盖在所述位线结构BL的位线遮蔽层400d上。如上所述,相邻的位线结构BL用于界定出节点接触窗,此时可以认为,利用位线结构BL上方的所述隔离层510可进一步增大节点接触窗的高度。
继续参考图4f所示,所述节点接触结构SC填充所述节点接触窗,本实施例中,所述多个节点接触结构SC可相应的呈现为阵列式排布以构成节点接触结构阵列。进一步的,各个节点接触结构SC的顶部位置还进一步高出于所述节点接触窗的顶部位置。
继续参考图4e所示,所述节点接触结构SC包括导电接触层700c,所述导电接触层700c填充所述节点接触窗,以和所述有源区AA电性连接。进一步的,所述节点接触结构SC还包括电性传导层,所述电性传导层即填充所述节点接触窗,并形成在所述导电接触层700c上,以和所述导电接触层700c电性连接。本实施例中,电性传导材料层包括第一导电材料层700a和第二导电材料层700b。
继续参考图4e所示,所述衬底100上形成有多个遮蔽图案,所述遮蔽图案中的一部分为第一遮蔽图案201,剩余的部分为第二遮蔽图案202,所述第一遮蔽图案201及所述第二遮蔽图案202均包括三个膜层,分别为第一膜层201a、202a,第二膜层201b、202b以及第三膜层201c、202c。
继续参考图4e所示,所述第一遮蔽图案201位于所述衬底100与所述隔离柱300之间,并且,每个所述第一遮蔽图案201均与一个所述隔离柱300的位置对准,从而使得所述第一遮蔽图案201位于所述字线结构WL的正上方,所述隔离柱300位于所述字线结构WL的正上方。本实施例中,所述隔离柱300及所述第一遮蔽图案201在垂直于深度方向上的宽度尺寸均大于所述上沟槽的在垂直于深度方向上的宽度尺寸,使得所述第一遮蔽图案201填充所述上沟槽后还延伸至覆盖部分所述衬底100。
继续参考图4e及图4f所示,在所述第一遮蔽图案201中,所述第一膜层201a、202a覆盖部分所述衬底并延伸覆盖所述上沟槽的侧壁,并且,所述下沟槽与所述字线结构WL之间形成有栅介质层,所述第一膜层201a与所述栅介质层是一体成型的。所述第二膜层201b位于所述第一膜层201a上且延伸覆盖所述上沟槽的内壁,使得所述上沟槽的两个侧壁上的第二膜层201b之间具有一间隙。所述第三膜层201c位于所述第二膜层201b上并遮盖所述间隙,从而封闭所述字线沟槽。本实施例中,所述第一膜层201a、第二膜层201b以及第三膜层201c顺次堆叠后高于所述字线沟槽的顶部(自然也高于所述衬底100的顶表面)。
本实施例中,由于所述第一遮蔽图案201填充了所述上沟槽并覆盖所述字线结构WL,所述第一遮蔽图案201可以作为所述字线结构WL的栅绝缘层,从而保护字线结构WL不受诸如水汽等外界侵扰,起到隔离的效果。从而保护字线结构WL的栅绝缘层和位于衬底上的遮蔽层可以同步形成,简化了形成工艺。
参考图4e及图4f所示,由于所述第三膜层201c遮盖了所述间隙,使得所述间隙封闭后形成第一气隙G1,所述第一气隙G1位于所述第三膜层201c的下表面与所述第二膜层201b的上表面之间,且是位于所述上沟槽中的。所述第一气隙G1的两侧分别是两个节点接触结构SC,所以具有低介电常数的第一气隙G1可以减少相邻的节点接触结构SC之间的寄生电容,提高存储器的性能。
继续参考图4e及图4f所示,所述第三膜层201c遮盖所述间隙的部分还向所述间隙中凹陷以形成凹陷部,使得整个第一遮蔽图案201具有山谷的形状,应理解,所述第三膜层201c并未凹陷至将所述间隙填满,而是处于遮盖所述间隙的状态,从而使得所述第一气隙G1得以保留。所述隔离柱300位于所述第三膜层201c上且封闭所述凹陷部,使得所述隔离柱300的下表面与所述第三膜层201c的上表面之间构成第二气隙G2,与所述第一气隙G1相同,所述第二气隙G2也可以降低相邻的节点接触结构SC之间的寄生电容,从而进一步提高存储器的性能。
如图4e所示,本实施例中,在深度方向上,所述第二膜层201b的厚度大于所述第三膜层201c的厚度,较厚的第二膜层201b可以减小形成的间隙在垂直于深度方向上的宽度尺寸,较薄的所述第三膜层201c难以直接将间隙填满,从而容易形成所述第一气隙G1和第二气隙G1。
继续参考图4e,本实施例中,所述第二遮蔽图案202位于每个所述第一位线结构BL1与所述衬底100之间,并且,所述第二遮蔽图案202在垂直于深度方向上的宽度尺寸与所述第一位线结构BL1的宽度尺寸相等。与第一遮蔽图案201不同的是,所述第二遮蔽图案202中的第一膜层202a、第二膜层202b以及第三膜层202c由下至上顺次堆叠在所述衬底100上,从而隔离所述衬底1与所述第一位线结构BL1。
本实施例中,所述第一遮蔽图案201与所述第二遮蔽图案202是同步形成的,所以所述第一膜层201a、202a的材质相同,所述第二膜层202a、202b的材质相同,所述第三膜层201c、202c的材质相同。进一步,所述第一膜层201a、202a以及第三膜层201c、202c的材质均为氧化硅,所述第二膜层202a、202b的材质为氮化硅,使得所述第一遮蔽图案201与所述第二遮蔽图案202构成ONO结构,从而增强了保护字线结构WL以及隔离外界干扰的效果。
下面结合附图2和图3a~图4g对本实施例中形成如上所述的存储器的方法进行详细说明。其中,图2为本发明实施例中的存储器的形成方法的流程示意图,图3a~图4g为本发明实施例中的存储器在其制备过程中形成的半导体结构的结构示意图。
如图2所示,所述存储器的形成方法包括:
步骤S100:提供衬底,所述衬底中包括沿着第一预定方向延伸的多个字线沟槽;
步骤S200:形成多条字线结构在所述字线沟槽中,所述字线结构填充部分深度的字线沟槽;以及,
步骤S300:形成多个遮蔽图案在所述衬底上,至少部分遮蔽图案位于所述字线结构上且延伸至填充剩余深度的字线沟槽。
具体的,首先参考图3a所示,执行步骤S100,提供一衬底100,所述衬底100中形成有沟槽隔离结构STI,并由所述沟槽隔离结构SIT界定出多个沿第三预定方向延伸的有源区AA。
接着参考图3b所示,形成字线沟槽Tr在所述衬底100中且沿第一预定方向延伸,其中,所述字线沟槽Tr用于在后续步骤中形成字线结构,因此所述字线沟槽Tr相应的沿着第二预定方向延伸,并穿过相应的有源区AA和沟槽隔离结构STI。进一步的,位于所述有源区AA中的字线沟槽Tr的开口尺寸D1小于位于所述沟槽隔离结构STI中的字线沟槽Tr的开口尺寸D2;位于所述有源区AA中的字线沟槽Tr的底部低于位于所述沟槽隔离结构STI中的字线沟槽Tr的底部,请参考图3b,位于所述沟槽隔离结构STI中的所述字线沟槽Tr的底部位置位于衬底100中的第一深度位置H1,位于所述有源区AA中的所述字线沟槽Tr的底部位置位于衬底100中的第二深度位置H2,所述第一深度位置H1低于所述第二深度位置H2。
需要说明的是,虽然本实施例的附图中未示出衬底100顶的上表面上的掩模层,然而应当认识到,在刻蚀所述衬底100以形成所述字线沟槽Tr的过程中,所述衬底100的顶表面上通常都会形成有掩模层,以避免衬底中非对应沟槽的区域被刻蚀。
接着参考图3c所示,形成第一材料层200a在所述衬底100上,所述第一材料层200a覆盖所述衬底100并延伸覆盖所述字线沟槽Tr的内壁,所述第一材料层200a可以作为隔离字线结构和有源区AA的栅介质层。
接着参考图3d所示,执行步骤S200,形成字线结构WL在所述字线沟槽中Tr,所述字线结构WL是一具有导电性的膜层,例如多晶硅或者钨等。所述字线结构WL填充部分深度的字线沟槽Tr,本实施例中,所述字线结构WL的位于衬底100中的第三深度位置H3,所述第三深度位置H3高于所述第一深度位置H1和所述第二深度位置H2。具体的,例如可通过回刻蚀工艺降低所述字线结构WL在字线沟槽Tr中的高度,以使所述字线结构WL的顶表面低于所述衬底100的上表面。这样一来,所述字线沟槽Tr中位于所述第三深度位置H3下方的部分被字线结构WL填满,位于所述第三深度位置H3上方的部分仍处于空置状态。
接下来,为了便于描述,将所述字线沟槽Tr中位于所述第三深度位置H3上方的部分称为上沟槽,将所述字线沟槽Tr中位于所述第三深度位置H3下方的部分称为下沟槽。
接着参考图3e所示,形成第二材料层200b在所述第一材料层200a上,所述第二材料层200b覆盖所述第一材料层200a并延伸覆盖所述上沟槽的内壁,从而导致所述上沟槽中两个侧壁之间的第一材料层200a具有间隙。或者,也可以理解为,所述上沟槽中两个侧壁之间的第一材料层200a未贴合,从而形成了间隙,此时,所述上沟槽的开口并未封闭。
继续参考图3e所示,形成第三材料层200c在所述第二材料层200b上,在形成所述第三材料层200c时,由于所述间隙的尺寸较小以及沉积工艺的限制,所述第三材料层200c无法填充所述间隙,使得所述第三材料层200c覆盖衬底100上方的所述第二材料层200b且遮盖所述间隙,从而封闭了所述上沟槽。使得所述第二材料层200b的上表面以及所述第三材料层200c下表面之间剩余的间隙构成第一气隙G1,具有低介电常数的第一气隙G1可以减小相邻导电图案之间的寄生电容,后续会具体介绍。
进一步地,形成第三材料层200c时,由于所述间隙处没有支撑,形成的第三材料层200c会向所述间隙中凹陷,使得所述第三材料层200c位于所述字线结构WL上方的部分具有凹陷部。本实施例中,所述第二材料层200b在深度方向上的厚度大于所述第三材料层200c在深度方向上的厚度,使得覆盖所述上沟槽的两个侧壁的所述第二材料层200b之间的间隙在垂直于深度方向上的宽度较小,从而保证形成的第三材料层200c能够遮盖所述间隙,但不以此为限。
所述第一材料层200a覆盖上沟槽的侧壁以及覆盖衬底的部分、第二材料层200b和所述第三材料层200c构成遮蔽层200,所述第一材料层200a中覆盖所述下沟槽的侧壁的部分作为栅介质层,所述遮蔽层200作为栅绝缘层以保护所述字线结构WL不被外界的水汽或扰动影响,相较于背景技术中形成遮蔽层的工艺来说,本发明可以省略去除衬底上的栅绝缘层、栅介质层以及在衬底上重新形成遮蔽层的步骤,从而简化了存储器的制备工艺,提高了制备的效率,并且不会对存储器的性能产生影响。
作为可选实施例,所述第一材料层200a、第二材料层200b及第三材料层200c均可以采用沉积工艺形成,具体可采用原子层沉积工艺(Atomic Layer Deposition,ALD)形成。具体的,首先,执行沉积工艺(例如,原子层沉积工艺等),将介质材料沉积在相应的位置;接着,执行热氧化工艺(例如,原位水蒸汽氧化方法ISSG等),如此,以提高介质材料的致密性。
需要说明的是,通过执行热氧化工艺(例如,ISSG),在沟槽隔离结构STI中,不仅可以提高所沉积的介质材料的致密性,同时还可以进一步提高沟槽隔离结构STI其本身的绝缘材料的致密性,以及缓解沟槽隔离结构STI的内应力,从而能够提高所述沟槽隔离结构STI的隔离性能,改善漏电流现象。以及,在有源区AA中,通过所述热氧化工艺可以提高有源区AA中的介质材料的致密性,提高所述介质材料的介电常数。
采用沉积的方式制备所述第一材料层200a、第二材料层200b及第三材料层200c时,所述第一材料层200a和第三材料层200c的材料可以是氧化硅,所述第二材料层200b的材料可以是氮化硅,从而使得所述遮蔽层200为ONO(氧化物-氮化物-氧化物)结构,起到更好的隔离及保护字线结构WL的效果。
进一步,所述存储器的形成方法还包括:形成源漏区在所述衬底100中,所述源漏区的侧缘边界延伸至字线沟槽靠近顶部开口的侧壁,并且所述源漏区的底部边界低于所述字线结构WL的顶部位置,以使所述源漏区和所述字线结构WL之间具有相互正对的交叠区域,并且在所述交叠区域中,所述字线结构WL和所述源漏区之间利用所述第一材料层200a相互分隔。
具体的,所述源漏区包括第一源/漏区和第二源/漏区,所述第一源/漏区和所述第二源/漏区分别位于所述字线结构WL的两侧。本实施例中,所述第一源/漏区的侧缘边界还延伸至所述沟槽隔离结构STI的侧壁。
需要说明的是,本实施例中,是在形成所述字线沟槽并形成字线结构WL之后,再制备所述源漏区。然而,在其他实施例中,也可以优先形成所述源漏区,接着再依次制备字线沟槽和字线结构WL,此处不做限制。
请参阅图4a所示,执行步骤S300,形成多条隔离柱300以及多条位线结构BL在所述衬底100上,所述隔离柱300以及位线结构BL均沿第二预定方向延伸,由所述多条隔离柱300以及多条位线结构BL界定出多个节点接触窗在所述衬底100上,以及所述多个节点接触窗在第一预定方向和第二预定方向上均对齐排布且呈多排。
进一步,所述隔离柱300位于所述字线结构WL上从而遮盖所述遮蔽层中的第三材料层200c中的凹陷部,从而使得所述凹陷部与所述隔离柱300的下表面构成第二气隙G2,具有低介电常数的第二气隙G2可以减小相邻导电图案之间的寄生电容,后续会具体介绍。
具体的,在形成位线结构BL时,需要先形成位线沟槽,由于所述位线沟槽在后续步骤中形成位线结构,所以所述位线沟槽需要沿着第二预定方向延伸。所述位线沟槽的一部分部分延伸至所述衬底100的有源区中并位于所述有源区中的两个字线结构WL之间,另一部分位于所述浅沟槽隔离结构STI上方。具体的,将所述位线沟槽位于所述浅沟槽隔离结构STI上方的部分称为第一位线沟槽,将所述位线沟槽延伸至所述衬底100的有源区中并位于所述有源区中相邻的字线结构WL之间的部分称为第二位线沟槽。可以理解的是,所述第二位线沟槽是需要刻蚀上至下顺次所述遮蔽层200以及部分深度的有源区而形成的。
然后在所述位线沟槽中形成位线结构BL。所述位线结构BL包括依次堆叠设置的三层导电材料层。基于此,即可使所形成的位线结构BL包括第一位线导电层400a、第二位线导电层400b和第三位线导电层400c。进一步的,所述位线结构BL还包括位线遮蔽层400d,所述位线遮蔽层400d可以为图形化的膜层并形成在所述三层导电材料层的上方。可选的方案中,例如是利用所述图形化的位线遮蔽层400d对其下方的导电材料层依次进行图形化过程。本实施例中,所述位线结构BL的形成方法还包括:形成隔离侧墙400e在所述第一位线导电层400a、第二位线导电层400b、第三位线导电层400c和位线遮蔽层400d的侧壁上。
接下来,为了便于描述,将第一位线沟槽中形成的位线结构称为第一位线结构BL1,第二位线沟槽中形成的位线结构称为第二位线结构BL2,所述第一位线结构BL1位于所述衬底100上,所述第二位线结构BL2穿过所述遮蔽层200延伸至所述衬底100中,
请参阅图4a所示,本实施例中,所述多条隔离柱300的顶表面齐平,并且,所述隔离柱300的顶表面高于所述位线结构BL的顶表面,因此形成隔离材料层500在所述位线结构BL上,使得所述位线结构BL与所述隔离柱300的顶表面齐平。所述隔离材料层500和其下方的位线结构BL以及多条隔离柱300构成多条分隔线,并利用所述分隔线界定出节点接触窗阵列。具体的实施例中,所述隔离材料层500和其下方的位线结构BL构成第一分隔线,所述第一分隔线顺应所述位线的延伸方向例如沿着第二预定方向延伸,以及所述隔离柱300构成第二分隔线,所述第二分隔线例如沿着第一预定方向延伸,以和所述第一分隔线相交,进而界定出所述节点接触窗阵列。
请参阅图4b所示,执行步骤S300,进一步的,在界定出所述节点接触窗阵列之后,还包括进一步刻蚀节点接触窗600的底部的遮蔽层200以及部分深度的所述衬底100,以使至少部分节点接触窗600的底部进一步延伸至衬底100的有源区中,以使后续形成的节点接触结构与有源区具有更好的电连接效果。
请继续参阅图4b所示,刻蚀节点接触窗600的底部之后,所述第一位线结构BL1底部以及所述隔离柱300底部的遮蔽层被保留,而衬底100上其余部分的遮蔽层均被去除,使得所述遮蔽层构成多个遮蔽图案,这里将所述隔离柱300底部的遮蔽图案成为第一遮蔽图案201,所述第一位线结构BL1底部的遮蔽图案成为第二遮蔽图案202,可以理解的是,所述第一遮蔽图案201位于所述隔离柱300与所述衬底100之间,而所述第二遮蔽图案201位于第一位线结构BL1与所述衬底100之间。并且,所述第一遮蔽图案201与所述第二遮蔽图案202中剩余的第一材料层中覆盖上沟槽侧壁的部分构成第一膜层201a、202a,剩余的第二材料层构成第二膜层201b、202b,剩余的第三材料层构成第三膜层201c、202c。
进一步地,从图4b中可见,所述第一遮蔽图案201与所述第二遮蔽图案202的顶面均高于所述衬底100的表面,且整体呈现山谷状。并且,本实施例中,所述隔离柱300的在垂直于深度方向上的宽度尺寸大于所述字线沟槽的宽度尺寸,使得所述第一遮蔽图案201在垂直于深度方向上的宽度尺寸也大于所述字线沟槽的宽度尺寸,或者可以理解为,所述第一遮蔽图案201从所述字线沟槽中横向延伸至覆盖部分衬底100,从而提高保护所述字线结构WL的效果。
具体参考图4c~4e所示,形成电性传导材料层(本实施例中,电性传导材料层包括第一导电材料层700a和第二导电材料层700b),所述电性传导材料层填充至少部分所述节点接触窗,并且还覆盖所述隔离材料层500的顶表面。其中,所述电性传导材料层用于进一步形成节点接触结构中的电性传导层。
可选的方案中,在形成所述电性传导材料层之前,还包括:形成接触层在所述节点接触窗中。即,本实施例中,在形成电性传导材料层时,电性传导材料层是形成在接触层上,以及所述接触层和所述电性传导材料层用于构成节点接触接触结构。
具体参考图4c所示,形成接触层的方法包括:填充导电接触层700c在至少部分的节点接触窗600中。本实施例中,所述导电接触层700c填充在所述节点接触窗600中,以和暴露于节点接触窗600中的有源区电性连接。
继续参考图4c和图4d所示,在形成所述接触层之后,形成电性传导材料层。本实施例中,所述电性传导材料层的形成方法可具体包括如下步骤。
第一步骤,具体参考图4c所示,形成第一导电材料层700a,所述第一导电材料层700a覆盖所述节点接触窗600的侧壁和所述导电接触层700c的顶表面。
第二步骤,具体参考图4d所示,形成第二导电材料层700b,所述第二导电材料层700b填充所述节点接触窗600,并且还覆盖所述隔离材料层500的顶表面。本实施例中,所述第二导电材料层700b为平坦化膜层。
参考图4d和图4e所示,图形化所述电性传导材料层,以形成节点接触结构阵列,所述节点接触结构阵列包括多个节点接触结构SC。
本实施例中,通过图形化所述电性传导材料层,以进一步形成节点接触结构SC的电性传导层。具体的,通过图形化所述电性传导材料层,其中,图形化所述电性传导材料层的方法具体包括如下步骤。
步骤一,具体参考图4d所示,形成图形化的掩模层在所述电性传导材料层上,本实施例中,所述图形化的掩模层形成在所述第二导电材料层700b上。其中,所述图形化的掩模层800例如为图形化的光阻层。
具体的,所述图形化的掩模层800覆盖在所述节点接触窗600的上方并横向延伸至所述位线结构的上方,以用于定义出节点接触结构中的电性传导层的图形。
步骤二,具体参考图4e所示,以所述图形化的掩模层800为掩模刻蚀所述电性传导材料层,即,以所述图形化的掩模层为掩模依次刻蚀所述第二导电材料层700b和第一导电材料层700a。如此,以使对应于不同节点接触窗600的电性传导材料层相互分断,从而形成相互分隔的电性传导层,进一步构成了相互分割的节点接触结构SC。
继续参考图4d所示,进一步的方案中,刻蚀所述电性传导材料层以暴露出所述隔离材料层500之后,还包括:刻蚀所述隔离材料层500至预定深度,以形成隔离层510。通过进一步刻蚀相邻的电性传导层之间的隔离材料层500,如此,即可有效去除相邻的电性传导层之间的导电材料,以确保相邻的电性传导层之间相互隔离。
继续参考图4e所示,进一步的,在形成节点接触结构SC之后,还包括形成间隔绝缘层900。所述间隔绝缘层900形成在所述隔离层上方空间并填充相邻两个所述节点接触结构SC之间的间隙。
本实施例中,所述间隔绝缘层900的形成方法例如包括:首先,沉积绝缘材料层,所述绝缘材料层填充相邻的节点接触结构SC之间的间隙,并覆盖所述隔离层;接着,执行回刻蚀工艺,以去除所述绝缘材料层中高出于所述节点接触结构SC的部分。
请参阅图4e和4f所示,所述节点接触结构SC中的导电接触层700c之间具有第一气隙G1和第二气隙G2的隔离,所述第一气隙G1和第二气隙G2的介电常数低,从而可以减小相邻节点接触结构SC之间的寄生电容。
实施例二
图5a为本实施例中的存储器在形成过程中的结构示意图,图5b为本实施例中的存储器的部分结构示意图,图5c为图5b的局部放大图。如图5a-图5c所示,与实施例一的区别在于,本实施例中,所述第一遮蔽图案201的第二膜层201b填充所述上沟槽并延伸至高于所述字线沟槽的顶部,所述第三膜层201c覆盖所述第二膜层201b,所述第一气隙G1位于所述上沟槽中的第二膜层201b中且沿深度方向延伸。
请继续参阅图5b和图5c,所述第二膜层201b覆盖位于所述第一膜层201a上,覆盖所述第一膜层201a并延伸至填充所述上沟槽,所述第二膜层201b的上表面齐平且高于所述衬底100。当所述第三膜层201c形成在所述第二膜层201b上时,所述第三膜层201c的上表面也齐平,使得所述隔离柱300的下表面与所述第三膜层201c的上表面贴合。
本实施例中,通过控制制备所述第二膜层201b的工艺参数使得所述第二膜层201b中形成所述第一气隙G1。例如,改用填沟槽能力较差的沉积工艺形成所述第二膜层201b,或者加快制备第二膜层201b的沉积工艺的速度。如图5b所示,本实施例中,所述第二膜层201b的厚度大于所述第三膜层201c的厚度,较厚的所述第二膜层201b能够较好的填满所述上沟槽,较薄的所述第三膜层201c也不会导致遮蔽图案过厚进而增加存储器的体积。
当然,作为可选实施例,可以通过从所述第三膜层201c的上表面往下刻蚀,使得所述第三膜层201c的上表面形成凹陷,这样一来,所述隔离柱300与所述第一遮蔽图案201之间也可以形成第二气隙。
请参阅图5a,进一步地,形成本实施例中的存储器的方法可以与实施例一中形成所述存储器的方法相同。区别仅在于,当在字线沟槽的下沟槽中形成字线结构WL之后,在形成第二材料层200b时,使得第二材料层200b覆盖所述第一材料层200a并填充满所述上沟槽。并且,通过控制所述第二材料层200b的沉积方式或工艺条件使得所述第二材料层200b中形成所述第一气隙G1。
进一步地,所述第二材料层200b的上表面高于所述衬底100的顶面,且可以通过研磨工艺将所述第二材料层200b的上表面研磨平整,当形成所述第三膜层201c于所述第三膜层201c上时,所述第三膜层201c的上表面也是齐平的。
实施例三
图6a为本实施例中的存储器在形成过程中的结构示意图,图6b为本实施例中的存储器的部分结构示意图,图6c为图6b的局部放大图。如图6a-图6c所示,与实施例一的区别在于,本实施例中,所述第一遮蔽图案201仅包括第一膜层201a和第二膜层201b,所述第二遮蔽图案202仅包括第一膜层202a和第二膜层202b。
具体的,请参阅图6b和图6c,所述第一膜层201a覆盖所述上沟槽的侧壁,所述第一膜层201b填充所述上沟槽的内壁以使上沟槽的两个侧壁上的第一膜层201b之间具有间隙。
所述隔离柱300位于所述第一遮蔽图案201上以遮盖所述间隙,使得所述隔离柱300的下表面与所述间隙构成第二气隙G2。或者也可以理解为,所述第一遮蔽图案201中的第一膜层201a的表面沿靠近所述衬底100的方向凹陷形成凹陷部,所述隔离柱300遮盖所述凹陷部的开口从而构成所述第二气隙G2。
进一步地,请参阅图6c,本实施例中,所述隔离柱300的底部延伸至所述凹陷部中。也就是说,所述隔离柱300的下表面一部分覆盖所述第一膜层201a,剩余部分延伸至所述凹陷部中,使得所述隔离柱300的下表面的最低位置高于所述第一膜层201a的最高位置。但应理解,所述隔离柱300的下表面并未延伸至填充满所述凹陷部,使得所述第二气隙G2得以保留。
当然,当所述凹陷部的开口尺寸较小时,所述隔离柱300的底部并非一定会延伸至所述凹陷部中,也可以仅仅遮盖所述凹陷部的开口,此处不再一一解释说明。
请参阅图6a,进一步地,形成本实施例中的存储器的方法可以与实施例一中形成所述存储器的方法相同。区别仅在于,当在字线沟槽的下沟槽中形成字线结构WL之后,在形成第二材料层200b时,使得第二材料层200b覆盖所述第一材料层200a并覆盖所述上沟槽的内壁,接下来不在所述第二材料层200b形成第三材料层,所述第一材料层200a及所述第二材料层200b即可构成所述遮蔽层200。
由于所述第二材料层200b仅覆盖所述上沟槽的内壁,所述上沟槽两个侧壁上的第二材料层200b之间具有间隙,或者可以理解为所述第二材料层200b的表面凹陷如所述上沟槽中形成凹陷部。
请参阅图6a和图6b,本实施例中,由于并未形成第三材料层,为了保证隔离性能,所述第二材料层200b的厚度可以增加,例如等于实施例一中的第二材料层和第三材料层的厚度和,但不以此为限。
进一步,当所述凹陷部的开口尺寸较大时,形成所述隔离柱300时隔离柱的材料在所述凹陷部内堆积,使得所述隔离柱300的下表面延伸至所述凹陷部中但不至于填充所述凹陷部,此时形成的第二气隙G2的在深度方向上的尺寸较小。当然,当所述凹陷部的开口尺寸较小时,所述隔离柱300的下表面仅遮盖所述凹陷部,此时形成的第二气隙G2的在深度方向上的尺寸较大。
应理解,由于只形成了第一材料层200a和第二材料层200b,所以形成遮蔽图案后,所述遮蔽图案中的第二遮蔽图案202也仅包括第一膜层202a和第二材料膜层202b。
与实施例一相比,本实施例省略了第三材料层的形成步骤,进一步简化了工艺,提高了制备的效率;同时也可以形成第二气隙以减小节点接触结构之间的寄生电容,也不会过多影响存储器的性能。
综上,在本发明提供的存储器及其形成方法中,通过在所述衬底上形成多个遮蔽图案,至少部分遮蔽图案位于所述字线结构上且延伸至填充剩余深度的字线沟槽,所述遮蔽图案可以同时作为衬底上的遮蔽层和保护所述字线结构的栅绝缘层,相较于现有的存储器的形成方法,本发明可以省略去除衬底上的栅绝缘层、栅介质层以及在衬底上重新形成遮蔽层的步骤,从而简化了存储器的制备工艺,提高了制备的效率,并且不会对存储器的性能产生影响;并且,通过第一气隙和第二气隙可以减小导电图案之间的寄生电容,提高存储器的性能。
需要说明的是,本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言,由于与实施例公开的方法相对应,所以描述的比较简单,相关之处参见方法部分说明即可。
还需要说明的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围。
还应当理解的是,除非特别说明或者指出,否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到,此处描述的术语仅仅用来描述特定实施例,而不是用来限制本发明的范围。必须注意的是,此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准,除非上下文明确表示相反意思。例如,对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述,并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及,词语“或”应该被理解为具有逻辑“或”的定义,而不是逻辑“异或”的定义,除非上下文明确表示相反意思。此外,本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
上述仅为本发明的优选实施例而已,并不对本发明起到任何限制作用。任何所属技术领域的技术人员,在不脱离本发明的技术方案的范围内,对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动,均属未脱离本发明的技术方案的内容,仍属于本发明的保护范围之内。
Claims (16)
1.一种存储器,其特征在于,包括:
衬底,所述衬底中包括沿着第一预定方向延伸的多个字线沟槽,所述衬底中还形成有用于分隔相邻的有源区的沟槽隔离结构;
多条字线结构,位于所述字线沟槽中且填充部分深度的字线沟槽;以及,
多个遮蔽图案,位于所述衬底上,至少部分遮蔽图案位于所述字线结构上且延伸至填充剩余深度的字线沟槽;
所述至少部分遮蔽图案中形成有沿深度方向延伸的第一气隙;
所述遮蔽图案包括第一膜层、第二膜层及第三膜层,其中,所述第一膜层至少覆盖剩余深度的字线沟槽的侧壁,所述第二膜层及所述第三膜层顺次堆叠以填充剩余深度的字线沟槽并延伸至高于所述字线沟槽的顶部,所述第一气隙位于所述第三膜层的下表面与所述第二膜层的上表面之间。
2.如权利要求1所述的存储器,其特征在于,所述第二膜层填充剩余深度的字线沟槽的内壁,所述第三膜层遮盖所述字线沟槽的开口,以使所述第三膜层的下表面与所述第二膜层的上表面之间的间隙构成所述第一气隙。
3.如权利要求1所述的存储器,其特征在于,所述第二膜层填充剩余深度的字线沟槽并延伸至高于所述字线沟槽的顶部,所述第三膜层覆盖所述第二膜层,所述第一气隙位于剩余深度的字线沟槽中的第二膜层中且为所述第三膜层的下表面与所述第二膜层的上表面之间的间隙。
4.如权利要求2或3所述的存储器,其特征在于,在深度方向上,所述第二膜层的厚度大于所述第三膜层的厚度。
5.如权利要求1所述的存储器,其特征在于,所述第一膜层和所述第三膜层的材质均包括氧化硅,所述第二膜层的材质包括氮化硅。
6.如权利要求1-3中任一项所述的存储器,其特征在于,还包括:
多条隔离柱,位于所述衬底上且沿第二预定方向延伸,所述至少部分遮蔽图案中的每个图案均位于所述隔离柱与所述字线结构之间。
7.如权利要求6所述的存储器,其特征在于,所述至少部分遮蔽图案中的每个图案的表面沿靠近所述衬底的方向凹陷,以使每个图案与所述隔离柱之间具有沿深度方向延伸的第二气隙。
8.如权利要求6所述的存储器,其特征在于,还包括:
多条位线结构,沿着所述第二预定方向延伸,所述位线结构位于所述衬底上的部分构成第一位线结构,自所述衬底上延伸至所述衬底中的部分构成第二位线结构,剩余的遮蔽图案位于每个所述第一位线结构与所述衬底之间。
9.如权利要求1所述的存储器,其特征在于,在垂直于深度方向上,所述至少部分遮蔽图案中每个图案的宽度尺寸大于所述字线沟槽的宽度尺寸。
10.一种存储器的形成方法,其特征在于,包括:
提供衬底,所述衬底中包括沿着第一预定方向延伸的多个字线沟槽,所述衬底中还形成有用于分隔相邻的有源区的沟槽隔离结构;
形成多条字线结构在所述字线沟槽中,所述字线结构填充部分深度的字线沟槽;以及,
形成多个遮蔽图案在所述衬底上,至少部分遮蔽图案位于所述字线结构上且延伸至填充剩余深度的字线沟槽;
所述至少部分遮蔽图案中形成有沿深度方向延伸的第一气隙,所述遮蔽图案包括第一膜层、第二膜层及第三膜层,其中,所述第一膜层至少覆盖剩余深度的字线沟槽的侧壁,所述第二膜层及所述第三膜层顺次堆叠以填充剩余深度的字线沟槽并延伸至高于所述字线沟槽的顶部,所述第一气隙位于所述第三膜层的下表面与所述第二膜层的上表面之间。
11.如权利要求10所述的存储器的形成方法,其特征在于,形成多条字线结构在所述字线沟槽中之前,还包括:
形成第一材料层在所述衬底上,所述第一材料层覆盖所述衬底并延伸覆盖所述字线沟槽的侧壁;
以及形成字线结构在所述字线沟槽中之后,还包括:
形成第二材料层在所述第一材料层上,所述第二材料层覆盖所述第一材料层并延伸覆盖剩余深度的字线沟槽的内壁;以及,
形成第三材料层在所述第二材料层上,所述第三材料层覆盖部分所述第二材料层并遮盖所述字线沟槽的开口,所述第一材料层、第二材料层及所述第三材料层构成遮蔽层。
12.如权利要求11所述的存储器的形成方法,其特征在于,剩余深度的字线沟槽的侧壁之间的第二材料层具有间隙,所述第三材料层遮盖所述字线沟槽的开口,以使所述间隙构成第一气隙。
13.如权利要求10所述的存储器的形成方法,其特征在于,形成多条字线结构在所述字线沟槽中之前,还包括:
形成第一材料层在所述衬底上,所述第一材料层覆盖所述衬底并延伸覆盖所述字线沟槽的侧壁;
以及形成字线结构在所述字线沟槽中之后,还包括:
形成第二材料层在所述第一材料层上,所述第二材料层填充剩余深度的字线沟槽并延伸至高于所述字线沟槽的顶部;以及,
形成第三材料层在所述第二材料层上,所述第三材料层覆盖部分所述第二材料层,所述第一材料层、第二材料层及所述第三材料层构成遮蔽层。
14.如权利要求13所述的存储器的形成方法,其特征在于,填充在剩余深度的字线沟槽中的第二材料层中形成有第一气隙。
15.如权利要求11-14中任一项所述的存储器的形成方法,其特征在于,形成所述遮蔽层之后,还包括:
形成多条隔离柱及多条位线结构在所述遮蔽层上,所述位线结构的至少部分从所述遮蔽层上延伸至所述衬底中,所述位线结构及所述隔离柱均沿第二预定方向延伸以限定出多个节点接触窗;以及,
刻蚀所述节点接触窗底部的遮蔽层及衬底,使得所述节点接触窗延伸至所述衬底中,所述隔离柱底部的剩余的遮蔽层以及所述位线结构底部的剩余的遮蔽层构成多个所述遮蔽图案。
16.如权利要求15所述的存储器的形成方法,其特征在于,所述第三材料层还往字线沟槽中凹陷,以使所述第三材料层的表面具有凹陷部;以及,
形成所述隔离柱之后,所述隔离柱遮盖所述凹陷部的开口以构成第二气隙。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210383675.3A CN115000069A (zh) | 2020-04-14 | 2020-04-14 | 存储器 |
CN202010291533.5A CN111430348B (zh) | 2020-04-14 | 2020-04-14 | 存储器及其形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010291533.5A CN111430348B (zh) | 2020-04-14 | 2020-04-14 | 存储器及其形成方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210383675.3A Division CN115000069A (zh) | 2020-04-14 | 2020-04-14 | 存储器 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111430348A CN111430348A (zh) | 2020-07-17 |
CN111430348B true CN111430348B (zh) | 2022-05-03 |
Family
ID=71557968
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210383675.3A Pending CN115000069A (zh) | 2020-04-14 | 2020-04-14 | 存储器 |
CN202010291533.5A Active CN111430348B (zh) | 2020-04-14 | 2020-04-14 | 存储器及其形成方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210383675.3A Pending CN115000069A (zh) | 2020-04-14 | 2020-04-14 | 存储器 |
Country Status (1)
Country | Link |
---|---|
CN (2) | CN115000069A (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11854880B2 (en) | 2021-02-25 | 2023-12-26 | Changxin Memory Technologies, Inc. | Memory device and method for manufacturing the same |
CN113035775B (zh) * | 2021-02-25 | 2023-04-28 | 长鑫存储技术有限公司 | 存储器件及其制备方法 |
CN113644032B (zh) * | 2021-08-11 | 2023-10-10 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
CN116133399A (zh) * | 2021-09-29 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
CN114639728B (zh) * | 2022-05-05 | 2022-07-22 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN211555887U (zh) * | 2020-04-14 | 2020-09-22 | 福建省晋华集成电路有限公司 | 存储器 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8525270B2 (en) * | 2010-02-26 | 2013-09-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structures and methods to stop contact metal from extruding into replacement gates |
US9972626B1 (en) * | 2017-06-22 | 2018-05-15 | Winbond Electronics Corp. | Dynamic random access memory and method of fabricating the same |
-
2020
- 2020-04-14 CN CN202210383675.3A patent/CN115000069A/zh active Pending
- 2020-04-14 CN CN202010291533.5A patent/CN111430348B/zh active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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CN211555887U (zh) * | 2020-04-14 | 2020-09-22 | 福建省晋华集成电路有限公司 | 存储器 |
Also Published As
Publication number | Publication date |
---|---|
CN111430348A (zh) | 2020-07-17 |
CN115000069A (zh) | 2022-09-02 |
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Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
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GR01 | Patent grant | ||
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