JP4896363B2 - 半導体メモリ素子及びその製造方法 - Google Patents
半導体メモリ素子及びその製造方法 Download PDFInfo
- Publication number
- JP4896363B2 JP4896363B2 JP2003175422A JP2003175422A JP4896363B2 JP 4896363 B2 JP4896363 B2 JP 4896363B2 JP 2003175422 A JP2003175422 A JP 2003175422A JP 2003175422 A JP2003175422 A JP 2003175422A JP 4896363 B2 JP4896363 B2 JP 4896363B2
- Authority
- JP
- Japan
- Prior art keywords
- storage node
- landing pad
- node contact
- memory device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
Description
【発明の属する技術分野】
本発明は集積回路素子及びその製造方法に係り、より具体的には集積回路メモリ素子及びその製造方法に関する。
【0002】
【従来の技術】
集積回路メモリ素子の集積化が進展するにつれてデザインルールは持続的に減少している。デザインルールの減少は単位セルの占める面積度の縮少を意味する。特に、1つのトランジスタと1つのキャパシタとよりなるDRAMの場合にはキャパシタの占める平面空間が狭まり続ける。平面空間が狭まればキャパシタの平面も狭まるしかなく、すると、キャパシタの全体面積が狭まる。
【0003】
前記した問題にもかかわらず、充分なキャパシタンスを有するキャパシタを製造するために色々な方法が提示されている。キャパシタを高くして表面積を増加させる方法だけでなく、誘電体膜を薄く形成する方法、誘電率の大きい物質を誘電体物質として使用する方法がある。また、キャパシタを立体的に作って有効面積を増加させる方法などが提示されている。立体的なキャパシタの中でストレージノードをシリンダー型に作る方法がストレージノードの内面と外面とを全て有効表面として使用できるために、現在広く使われている傾向である。
【0004】
従来技術によるシリンダー型ストレージノードを含む集積回路メモリ素子及びその製造方法は非特許文献1に開示されている。
図1A及び図1Bは、従来の技術によって製造されたシリンダー型ストレージノードを含む半導体メモリ素子を概略的に図示した図面であって、前者は平面図であり、後者は図1AのXX′線に沿って切断した断面図である。
【0005】
図1A及び図1Bを参照すれば、MOSトランジスタのような半導体素子(図示せず)が備えられた半導体基板110の上部に層間絶縁膜112が所定の厚さに形成されている。層間絶縁膜112の物質としてはシリコン酸化膜が使われるのが一般的である。この層間絶縁膜112の内部にはストレージノードコンタクトプラグ(以下「コンタクトプラグ」という)116が形成されている。このコンタクトプラグ116はその下部に形成されているMOSトランジスタのソース領域(図示せず)とストレージノード122とを連結する。
【0006】
コンタクトプラグ116は平面上に横及び縦方向にほぼ一直線に配列されており、横方向に比べて縦方向にコンタクトプラグ116の間隔がもっと狭い。ストレージノード122もコンタクトプラグ116と同じように平面上に横及び縦方向にほぼ一直線に配列されている。そして、このストレージノード122の平面は横及び縦方向への差の大きい直四角形か、長軸線と短軸線との差がかなり大きい楕円である。
【0007】
ストレージノード122の平面における横及び縦方向への大きさ差が大きい場合には、その高さが増加するにつれてストレージノード122が倒れる問題が発生する。特に、直四角形の幅に対する高さの比または楕円の短軸線の長さに対する高さの比はかなり大きい値を有するために、この方向に倒れて素子の不良を引き起こしうる。
【0008】
ストレージノードの平面が前記したように作られる理由は、コンタクトプラグ116及びストレージノード122が平面上に横及び縦方向にほぼ一直線に配列され、下部に形成されているコンタクトプラグ116が横方向に比べて縦方向により細かく配列されているためである。言い換えれば、ストレージノード122が一方ではコンタクトプラグ116と充分な電気的な連結を維持しつつ、同時にストレージノードの有効面積を最大限に広めるために、かなり幅の狭い直四角形かまたは短軸線の長さがかなり短い楕円の平面を有するストレージノードが作られたのである。
【0009】
これをより具体的に調べるために、デザインルールが0.10μmのDRAM素子に対して直四角形(楕円)の平面を有するシリンダー型ストレージノードを例にあげて見よう。直四角形の長手方向の大きさ(楕円の長軸線長さ)は約300nmであり、幅の大きさ(楕円の短軸線長さ)は約120nmであり、ストレージノードの高さは一般的に約1500nm程度である。この場合、ストレージノードの長さに対する高さの比は約5程度であるが、幅に対する高さの比は12以上である。ストレージノードの幅は狭いのに比べて高さはかなり高いために、長手方向よりは幅の方向にもっと倒れやすい。また、幅の方向に配列されているストレージノード間の距離は約80nm程度でとても狭いので、ストレージノードが少し傾く場合にも相互電気的に連結されてメモリ素子の不良を招く可能性が高い。
【0010】
一方、キャパシタのキャパシタンスを増加させる方法には誘電率の大きい物質を誘電体として使用する方法がある。例えば、誘電率が相対的に小さい従来のシリコン窒化膜の代りにTa2O5やBaSrTiO3などのような誘電率の大きい物質をキャパシタの誘電体として使う。
【0011】
Ta2O5やBaSrTiO3などを使用すればキャパシタンスの大きいキャパシタは製造できる。しかし、これらの物質はポリシリコンと反応する。したがって、キャパシタの電極にポリシリコンをそのまま使用すればキャパシタの特性が劣化する問題点がある。このような問題点を解決するために、キャパシタ電極物質としてポリシリコンの代りに他の物質、特に金属物質に代えようとする試みが進められている。
【0012】
キャパシタ電極を金属物質で作る場合には、セルアレイ領域にキャパシタの電極を製造する工程とコア/周辺領域に抵抗体を形成する工程とを同時に進行できない。なぜなら、この抵抗体は充分な抵抗値を有しなければならないが、金属物質は抵抗が低いために、金属物質では素子に要求される充分な抵抗値を得ることができないためである。
【0013】
したがって、コア/周辺領域の抵抗体は高抵抗物質であって、抵抗値を注入イオンの量で容易に調節できるポリシリコンで製造するのが望ましい。また、製造工程を単純化してコストを減らすためには、コア/周辺領域に抵抗体を形成する工程をセルアレイ領域で進行する工程と関連付けて同時に進行する方がより一層望ましい。
【0014】
【非特許文献1】
K.N.KIMによる論文「Highly Manufactrable and High Performance SDR/DDR 4Gb DRAM」(2001 Symposium on VLSI Tech.Digest of Tech.Papers、pp.7−8)
【0015】
【発明が解決しようとする課題】
本発明の目的は、ストレージノードの倒れを防止できる集積回路メモリ素子の製造方法を提供することである。
本発明の他の目的は、前記した製造方法によって製造された集積回路メモリ素子を提供することである。
本発明のまた他の目的は、セルアレイ領域にランディングパッドを形成する時、これと同時にコア/周辺領域には抵抗体を形成する集積回路メモリ素子の製造方法を提供することである。
【0016】
【課題を解決するための手段】
集積回路メモリ素子を製造するための本発明の一実施例によれば、基板上に層間絶縁膜を蒸着する。そして、この層間絶縁膜をエッチングして多数のストレージノードコンタクトホールを形成するが、前記したストレージノードコンタクトホールは少なくとも一方向には線形に配列されている。その次に、ストレージノードコンタクトホールに導電物質を埋め込んでストレージノードコンタクトプラグを形成する。引続き、層間絶縁膜上にストレージノードコンタクトプラグを露出させるランディングパッドホールが具備された物質膜を形成するが、前記ランドパッドホールは少なくとも一方向には非線形になるように配列されている。そして、ランディングパッドホールを埋め込んでストレージノードコンタクトプラグと連結されるランディングパッドを形成する。そして、ランディングパッドと連結されるストレージノードをランディングパッド上に形成する。
【0017】
本発明の他の実施例によれば、前記した物質膜及びランディングパッドを形成する段階は、まず、層間絶縁膜及びストレージノードコンタクトプラグ上に導電体膜を蒸着する。そして、この導電体膜をエッチングしてランディングパッドを作る。そして、層間絶縁膜及びランディングパッド上に物質膜を蒸着し、この物質膜をランディングパッドが露出するまで平坦化する段階を含むことができる。
【0018】
本発明のまた他の実施例によれば、導電体膜を蒸着する工程は、層間絶縁膜上に導電体膜を蒸着し、同時にコンタクトプラグを形成するようにストレージノードコンタクトホールにも導電体膜を蒸着できる。
【0019】
本発明のまた他の実施例によれば、前記した非線形配列はジグザグパターンでありうる。
本発明のまた他の実施例によれば、前記したストレージノードはシリンダー型ストレージノードでありうる。
本発明のまた他の実施例によれば、前記したストレージノードの平面は正多角形、正六角形、正八角形、円形、直四角形、及び楕円形のうち少なくとも一つでありうる。
【0020】
本発明の他の実施例によれば、前記した物質膜及びランディングパッドを形成する段階はまず層間絶縁膜及びコンタクトプラグ上に物質膜を蒸着する。そして、物質膜をエッチングして前記したコンタクトプラグを露出させるランディングパッドホールを形成する。引続き、ランディングパッドホール及び物質膜上に導電体膜を形成する。そして、ランディングパッドを形成するように前記した物質膜が露出するまで前記した導電体膜を平坦化する。
【0021】
前記では本発明の製造方法について記述したが、本発明はこのような製造方法を使用して作られた集積回路メモリ素子も含む。
【0022】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳細に説明する。しかし、本発明はここに説明する実施例に限定されず、他の形態に具体化できる。むしろ、ここで紹介される実施例は本発明の技術的思想が徹底的に完全に開示できるように、また当業者に本発明の思想を十分に伝えるために例示的に提供するものである。図面において、層領域の厚さは明確性を期するために誇張されたものである。また、層の異なる層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成できたりまたはそれらの間に第3の層を介在させることもできる。明細書の全体にかけて同じ参照番号は同じ構成要素を示す。
【0023】
図2A及び図2Bは、コンタクトプラグ216及び層間絶縁膜212上にランディングパッド218が形成されている本発明の一実施例による集積回路メモリ素子を概略的に図示している平面図及び断面図である。
【0024】
図2A及び図2Bを参照すれば、この実施例はMOSトランジスタのような半導体素子(図示せず)が具備された半導体基板210、その上部に形成されている層間絶縁膜212、層間絶縁膜212の内部に形成されているコンタクトプラグ216を含む。そして、このコンタクトプラグ216は平面上に横及び縦方向にほぼ一直線に配列されている。しかし、本発明の一実施例では、コンタクトプラグ216及び層間絶縁膜212の上部にランディングパッド218がさらに形成されている。ランディングパッド218は導電物質で形成されるが、例えば、ポリシリコンで形成できる。他の実施例では、ランディングパッド218は金属物質を使用して形成できる。このランディングパッド218はコンタクトプラグ216と連結され、ランディングパッド218はコンタクトプラグ216の表面を全部覆うことが望ましい。
【0025】
そして、ランディングパッド218の平面はコンタクトプラグ216の平面よりもさらに広くする。ランディングパッド218の平面は任意の形状に作られるが、コンタクトプラグ216間の間隔が相対的に広い方(すなわち、図2Aで横方向)に長く形成するのが望ましい。本実施例ではランディングパッドを直四角形に形成した。ランディングパッド218の厚さは相対的に薄く形成するのが望ましい。
【0026】
本実施例はまたランディングパッド218を取り囲む物質膜220も含む。物質膜220はランディングパッド218が形成されている層の平坦化のためのものであり、ランディングパッド218を完全に取り囲むべきである。物質膜220は絶縁物質、特にPETEOS及び/またはHDPのようなシリコン酸化膜で形成するのが望ましい。
【0027】
本実施例のようにランディングパッド218を形成すれば、平面上に横及び縦方向にほぼ一直線に配列されるコンタクトプラグ216とは違ってランディングパッド218の配列は任意に限定できる。これはランディングパッド218の表面がコンタクトプラグ216の表面よりもさらに広いために可能である。したがって、ランディングパッド218を図2Aに図示されているように平面上にジグザグに配列できる。
【0028】
図3A及び図3Bは、図2A及び図2Bに図示されている集積回路メモリ素子にストレージノード222、より具体的にはキャパシタの下部電極をさらに含む図面である。ストレージノード222はランディングパッド218を通じてコンタクトプラグ216と電気的に連結されている。そして、ストレージノード222はランディングパッド218と同様に、平面上にジグザグに配列されている。これが従来の配列との差であるが、ジグザグ型の配列はランディングパッド218がストレージノード222の下部に挿入されていて可能である。本実施例のようにストレージノード222を平面上にジグザグに配列できるようになれば、ストレージノード222の平面も従来のストレージノード122と同じように横及び縦方向の差の大きい直四角形または長軸線と短軸線との差の大きい楕円である必要がない。なぜなら、本実施例では、コンタクトプラグ216間の間隔は横方向と縦方向との差が大きいが、ランディングパッド218間の間隔は横方向と縦方向との差が小さいか又はほとんどないためである。
【0029】
それゆえに、本実施例によればストレージノードの形を正四角形、正六角形または正八角形のような正多角形、円形、横及び縦の長さ差の小さい直四角形、菱形、および/または長軸線と短軸線との長さ差の大きくない楕円形に製造できる。図3Bでは、ストレージノード222の平面が円形の場合を図示している。本実施例によれば、ストレージノード222の平面で長さの最も短い部分に対する高さの比が従来のストレージノード122の平面の形での比よりもはるかに小さいために、ストレージノード222が倒れる可能性が減る。
【0030】
これをより具体的に説明すれば、前述したようにデザインルールが0.10μmのDRAMの場合、直四角形(または楕円)の平面を有するシリンダー型ストレージノードを仮定してみよう。この場合に、現在の大きさ通りに素子を製造すれば直四角形の長さ(楕円の長軸線方向の長さ)は約250nmであり、幅(楕円の短軸線方向の長さ)は約200nmであり、ストレージノードの高さは約1500nmである。このストレージノードの長さに対する高さの比は約5であり、幅に対する高さの比は約8である。したがって、従来のストレージノード122と比べると幅に対する高さの比は約3分の2に減るために、ストレージノードが倒れてメモリ素子に不良が発生する可能性が大幅に減る。
【0031】
ところが、前述した例では、ストレージノードの長さが短くなるために従来とは違ってストレージノードの有効面積が約10%減少する問題が生じる。しかし、かかる問題はストレージノード222の高さをさらに増加させることによって解決できる。ストレージノード222が倒れる現像を抑制できるので、従来よりもさらに高く製造できる。
【0032】
従来のストレージノードと同じ幅(楕円の短軸線長さ)に対する高さの比を有するストレージノードを製造すると仮定すれば、ストレージノードの高さを約30%増加させることができる。したがって、キャパシタの総有効面積は約20%増加できるので、キャパシタのキャパシタンスもむしろ約20%程度増加させうる。
【0033】
図4ないし図7は、本発明の実施例による集積回路メモリ素子を製造する方法、及びその結果として、製造されたメモリ素子を示すために図式的に示した断面図である。
【0034】
まず図4を参照すれば、MOSトランジスタのような半導体素子(図示せず)が形成されている半導体基板210の上部に層間絶縁膜212を蒸着する。例えば、層間絶縁膜212はHDP及び/またはBPSGのようなシリコン酸化膜を使用して形成し、厚さは約2000Å程度で形成する。層間絶縁膜212について通常的な露光及び現像工程を経た後に、これを部分的にエッチングしてコンタクトホール214を形成する。コンタクトホール214は平面上に横及び縦方向にほぼ一直線になるように配列される。このようにコンタクトホール214の配列がほぼ一直線である理由はストレージノードと連結される半導体基板210内のソース領域(図示せず)がほぼ一直線に配列されているためである。
【0035】
図5を参照すれば、コンタクトホール214及び層間絶縁膜212の上に導電物質を蒸着する。この導電物質はコンタクトプラグ216を形成するための物質としてポリシリコンが一般的に使われるが、金属物質が使われる場合もある。その次に、蒸着された導電物質をドライエッチバッグ及び/または化学的機械的研磨(CMP)法を利用して層間絶縁膜212が露出するまで平坦化する。その結果、層間絶縁膜212上にある導電物質は全て除去され、コンタクトプラグ216が作られる。本実施例でコンタクトプラグ216はコンタクトホール214に埋め込まれるので、図2Aに図示されているように平面上に横及び縦方向にほぼ一直線である。
【0036】
次に、図6を参照すれば、コンタクトプラグ216及び層間絶縁膜212上の全面にランディングパッド218を形成するために導電体膜を蒸着する。例えば、導電体膜は約1000Åの厚さに蒸着する。導電体膜はポリシリコンを使用して形成するか又は金属物質を使用して形成する。次に、導電体膜に対して所定のパターンが形成されたフォトマスクを使用して露光、現像を行った後にエッチングしてランディングパッド218を形成する。導電体膜のエッチング工程はドライエッチング法を利用するのが望ましい。
【0037】
本工程で、ランディングパッド218のパターンはコンタクトプラグ216の平面配列と異なるように任意に作ることができる。すなわち、ランディングパッド218がその下部のコンタクトプラグ216と電気的な連結を維持することさえできれば、平面配列は必ずしも横及び縦方向に一直線になる必要がなく、図2Aのようにジグザグに配列させることができる。しかし、ランディングパッド218はコンタクトプラグ216の露出面を全部覆うことが望ましい。これはコンタクトプラグ216とランディングパッド218との間の電気的な連結を保障するためである。それだけでなく、ランディングパッド218をエッチングする時、コンタクトプラグ216が共にエッチングされることを防止できる。
【0038】
次に、図7を参照すれば、層間絶縁膜212及びランディングパッド218上に物質膜220を蒸着する。物質膜220は、例えば、PETEOS、HDPのようなシリコン酸化膜で形成できる。その次に、物質膜220をCMPなどの方法を利用してランディングパッド218が露出するまで平坦化する。
【0039】
以後には、一般的なキャパシタ製造工程を実施する。1つの例としてシリンダー型キャパシタ電極を製造する方法を簡単に説明すれば、エッチング阻止膜及びモールド酸化膜を順次に蒸着する。エッチング阻止膜としてはシリコン酸化膜に対してエッチング選択比の存在する物質を使用する。例えば、シリコン窒化膜を約500Åないし1000Åの厚さに形成する。そして、モールド酸化膜はPETEOS等で約15000Åの厚さに形成する。
【0040】
その次に、ストレージノードが形成される領域を限定するようにモールド酸化膜及びエッチング阻止膜をフォトリソグラフィ及びエッチング工程を利用して選択的に除去する。この時、ランディングパッド218が露出するが、本発明の一実施例によれば、ストレージノードが形成される領域はランディングパッド218の配列に沿って平面上にジグザグに配列されるようにモールド酸化膜パターンを形成するのが望ましい。
【0041】
次に、ストレージノードに使われる導電物質を前記結果物の全面に蒸着する。ストレージノード物質としてはポリシリコン及び/又は金属物質が使われ、ポリシリコンの場合、約400Åないし500Å程度の厚さで蒸着する。その次に、バッファ絶縁膜に酸化膜を約3000Åないし6000Å程度の厚さで蒸着した後に、バッファ絶縁膜及び導電物質をCMPなどの方法を利用してエッチングしてノードを分離する。そして、ウェットエッチング法などを利用して残留しているバッファ絶縁膜及びモールド酸化膜を全て除去すれば、図3Bに図示されているようにシリンダー型のストレージノード222が完成する。
【0042】
本発明の他の一実施例によれば、前述した第2実施例による半導体メモリ素子製造方法を単純化できる。そして、本実施例はコンタクトプラグ216物質及びランディングパッド218物質が相互同じ物質である場合に使われうる。前述したように共にコンタクトプラグ216及びランディングパッド218は全て導電物質で、ストレージノード222を半導体基板のソース領域と電気的に連結させてくれる機能を遂行するので、同じ物質で作ることが可能である。
【0043】
図4に図示された工程を完了した以後に、コンタクトプラグ216を形成するための導電物質とランディングパッド218を形成するための導電体膜とを同時に蒸着する。この場合にコンタクトホール214を全部埋めたてる間に層間絶縁膜212の上には導電体膜を所望の厚さよりも厚く形成できる。したがって、導電体膜を薄く平坦化させる工程がもっと必要である場合もある。以後、進められる工程は導電体膜をエッチングしてランディングパッド218を形成し、物質膜220を蒸着した後にストレージノード222を製造する工程として第2実施例の工程と同一である。本実施例によれば、コンタクトプラグ216の形成とランディングパッドを形成するための導電体膜を同時に蒸着するので、第2実施例に比べて工程が単純化される。
【0044】
本発明のまた他の実施例に対して図8及び図9を参照して説明する。本実施例で図4及び図5までの工程、すなわち、コンタクトプラグ216を形成する工程までは前述した実施例と同一である。次に図8を参照すれば、図6の工程とは違って層間絶縁膜212及びコンタクトプラグ216上に物質膜220をまず約1000Åないし2000Åの厚さに蒸着する。例えば、物質膜220はPETEOS、HDPのようなシリコン酸化膜で形成する。その次に、物質膜220をCMPなどの方法を利用して平坦化した後、フォトリソグラフィ及びエッチング工程を利用してランディングパッドホール217を形成するように物質膜220を選択的に除去する。
【0045】
ランディングパッドホール217のパターンは後続工程で形成されるランディングパッド218の配列を考慮して決定される。まず、ランディングパッド218とコンタクトプラグ216との電気的な連結が保障されるべきなので、コンタクトプラグ216を露出させる。また、ランディングパッドホール217を、平面上に横及び縦方向にジグザグに配列させるのが望ましい。
【0046】
図9を参照すれば、ランディングパッドホール217及び物質膜220の上に導電体物質を約2000Åの厚さに蒸着する。この導電体はランディングパッド218を形成するためのものであるので、第2実施例と同じようにポリシリコンで形成するのが望ましい。しかし、金属のような導電物質を使用する場合もできる。蒸着された導電体をドライエッチング法またはCMP工程を利用して物質膜220が露出するまでエッチングすれば、ランディングパッド218が完成する。その次に、ストレージノード222を形成する工程は図3A及び図3Bを参照して説明したようである。
【0047】
本発明のまた他の実施例では、コア/周辺領域に抵抗体を形成することと関連する。前述したようにコア/周辺領域には所定の抵抗値を有する素子が形成されるべきなので、抵抗の低い金属物質よりは高抵抗のポリシリコンで抵抗体を形成する必要がある。図10を参照すれば、物質膜パターン220が形成されているコア/周辺領域に抵抗体224が形成されている。この抵抗体224を形成する工程は、前述した第2実施例ないし第4実施例でランディングパッド218を形成する工程と同時に進行できる。これを具体的に説明すれば次の通りである。
【0048】
第1に、セルアレイ領域にランディングパッド218を形成するために導電体膜を蒸着する場合に、コア/周辺領域にも同じように抵抗体224を形成するために導電体膜を蒸着する。例えば、導電体膜はポリシリコンで形成する。そして、この導電体膜をエッチングしてセルアレイ領域にランディングパッド218を形成する時、コア/周辺領域には抵抗体224パターンを形成する。次に、物質膜220を蒸着して平坦化すれば、図10に図示されているような半導体メモリ素子が作られる。
【0049】
第2に、セルアレイ領域にコンタクトプラグ216を形成すると同時にランディングパッド218を形成するために導電体膜を蒸着する場合に、抵抗体224を形成するように導電体膜をコア/周辺領域に同時に蒸着することもできる。この導電体膜はポリシリコンで形成するのが望ましい。残りの工程は前記した第一の工程と同一である。
【0050】
第3に、セルアレイ領域に層間絶縁膜212及びコンタクトプラグ216の上に物質膜220を蒸着する場合に、コア/周辺領域にも同時に物質膜220を蒸着する。そして、セルアレイ領域でランディングパッドホール217を形成するように物質膜220をエッチングする時、コア/周辺領域にも抵抗体224形成領域を限定するために物質膜220を同時にエッチングする。それから、ランディングパッドホール217及び抵抗体形成領域と物質膜220上に導電体を蒸着した後、物質膜220が露出するまで導電体を平坦化すればランディングパッド218及び抵抗体224が作られる。
【0051】
以上のように本実施例によれば、セルアレイ領域にランディングパッド218を形成する時、コア/周辺領域に抵抗体224を同時に形成するのが可能である。したがって、キャパシタ電極を金属物質で作る場合にも、抵抗体224はポリシリコンを使用して作ることができる。それだけでなく、抵抗体を形成するための工程だけを別途に進行する必要がないので、工程の単純化も可能である。
【0052】
【発明の効果】
以上で詳細に説明したように、本発明によれば、コンタクトプラグとストレージノードとの間にランディングパッドをさらに形成することによって、ストレージノードを平面上に任意に配列させることが可能である。たとえコンタクトプラグが平面上に横及び縦方向に一直線に配列されているとしても、ストレージノードは平面上にジグザグに配列できる。ストレージノードをジグザグに配列できれば、ストレージノードの平面を多角形及び/又は円形等に製造することが可能になる。すると、従来のストレージノードと比較して幅をより広くできるために、ストレージノードの倒れを抑制できる。
【0053】
そして、ポリシリコンを使用してランディングパッドを形成する時、コア/周辺領域には抵抗体を同時に形成できるので、コア/周辺領域にポリシリコンで抵抗体を形成する工程だけを別途に進行しなくても構わないので、工程の単純化も可能である。
【0054】
以上、本発明を望ましい実施例を上げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で、当分野の当業者によって色々な変形が可能である。
【図面の簡単な説明】
【図1A】 従来の技術によって製造されたストレージノードを含む半導体メモリ素子を概略的に図示する平面図である。
【図1B】 図1Aに図示されている半導体メモリ素子をXX′ラインに沿って切断した概略的な断面図である。
【図2A】 本発明の実施例によって製造されたランディングパッドを含む半導体メモリ素子を概略的に図示する平面図である。
【図2B】 図2Aに図示されている半導体メモリ素子をXX′ラインに沿って切断した概略的な断面図である。
【図3A】 本発明の実施例によって製造されたストレージノードを含む半導体メモリ素子を概略的に図示する平面図である。
【図3B】 図3Aに図示されている半導体メモリ素子をXX′ラインに沿って切断した概略的な断面図である。
【図4】 本発明の一実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図5】 本発明の一実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図6】 本発明の一実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図7】 本発明の一実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図8】 本発明の他の実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図9】 本発明の他の実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図10】 本発明のまた他の実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【符号の説明】
210 半導体基板
212 層間絶縁膜
216 コンタクトプラグ
218 ランディングパッド
220 物質膜
222 ストレージノード
Claims (19)
- 集積回路メモリ素子において、
基板と、
基板上に形成されており、平面上の少なくとも一方向には一直線となるように配列されている複数のストレージノードコンタクトホールを有する層間絶縁膜と、
前記ストレージノードコンタクトホールに埋め込まれているストレージノードコンタクトプラグと、
前記複数のストレージノードコンタクトプラグの各々を露出させ、平面上の少なくとも一方向にはジグザグに配列されている複数のランディングパッドホールを有する前記層間絶縁膜上に形成されている物質膜と、
前記複数のランディングパッドホールに埋め込まれており、前記複数のストレージノードコンタクトプラグの各々に連結されているランディングパッドと、
前記複数のランディングパッドの各々と連結されているストレージノードと、を含み、
互いに隣接するメモリセルの前記ストレージノードコンタクトホールは、平面上の横及び縦方向に一直線となるように配列され、
前記ランディングパッドホールは、横方向に前記ストレージノードコンタクトホールからオフセットされており、
前記複数のランディングパッドは前記横方向において互いに平行に形成され、前記複数のストレージノードは前記横方向において互いに平行に形成され、
前記ストレージノードは、前記ランディングパッドの上面の全体と接触し、
前記ストレージノードはシリンダー形状である
ことを特徴とする集積回路メモリ素子。 - 前記複数のランディングパッドホールは、横及び縦方向にジグザグ方式に配列されている
ことを特徴とする請求項1に記載の集積回路メモリ素子。 - 前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つである
ことを特徴とする請求項1に記載の集積回路メモリ素子。 - 集積回路メモリ素子の製造方法において、
半導体基板上に層間絶縁膜を蒸着する段階と、
平面上の少なくとも一方向には一直線となるように配列されている複数のストレージノードコンタクトホールを前記層間絶縁膜に形成する段階と、
前記複数のストレージノードコンタクトホールに複数のストレージノードコンタクトプラグを形成する段階と、
前記層間絶縁膜上に前記複数のストレージノードコンタクトプラグの各々を露出させ、平面上の少なくとも一方向にはジグザグに配列されている複数のランディングパッドホールを有する物質膜を形成する段階と、
前記複数のランディングパッドホールに前記複数のストレージノードコンタクトプラグの各々に連結されるランディングパッドを形成する段階と、
前記複数のランディングパッドの各々と連結されるストレージノードを形成する段階と、を含み、
互いに隣接するメモリセルの前記ストレージノードコンタクトホールは、平面上の横及び縦方向に一直線となるように配列され、
前記ランディングパッドホールは、横方向に前記ストレージノードコンタクトホールからオフセットされており、
前記複数のランディングパッドは前記横方向において互いに平行に形成され、前記複数のストレージノードは前記横方向において互いに平行に形成され、
前記ストレージノードは、前記ランディングパッドの上面の全体と接触し、
前記ストレージノードはシリンダー形状である
ことを特徴とする集積回路メモリ素子の製造方法。 - 前記物質膜及び複数のランディングパッドを形成する段階は、
前記層間絶縁膜及びストレージノードコンタクトプラグ上に導電体膜を蒸着する段階と、
前記複数のランディングパッドを形成するように前記導電体膜をエッチングする段階と、
前記層間絶縁膜及び前記ランディングパッド上に前記物質膜を蒸着する段階と、
前記ランディングパッドが露出するまで、前記物質膜を平坦化する段階と、を含む
ことを特徴とする請求項4に記載の集積回路メモリ素子の製造方法。 - 前記導電体膜を蒸着する段階は、前記複数のコンタクトプラグを形成するように前記層間絶縁膜及び前記複数のストレージノードコンタクトホールに導電体膜を蒸着する段階を含む
ことを特徴とする請求項5に記載の集積回路メモリ素子の製造方法。 - 前記複数のランディングパッドホールは、横及び縦方向にジグザグ方式に配列されている
ことを特徴とする請求項5に記載の集積回路メモリ素子の製造方法。 - 前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つである
ことを特徴とする請求項5に記載の集積回路メモリ素子の製造方法。 - 前記物質膜及び前記複数のランディングパッドを形成する段階は、
前記層間絶縁膜及び前記複数のストレージノードコンタクトプラグ上に物質膜を蒸着する段階と、
前記複数のストレージノードコンタクトプラグを露出させる前記複数のランディングパッドホールを形成するように前記物質膜をエッチングする段階と、
前記複数のランディングパッドホール及び前記物質膜上に導電体膜を蒸着する段階と、
前記物質膜が露出するまで前記導電体膜を平坦化して前記複数のランディングパッドを形成する段階と、を含む
ことを特徴とする請求項4に記載の集積回路メモリ素子の製造方法。 - 前記複数のランディングパッドホールは、横及び縦方向にジグザグ方式に配列されている
ことを特徴とする請求項9に記載の集積回路メモリ素子の製造方法。 - 前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つである
ことを特徴とする請求項9に記載の集積回路メモリ素子の製造方法。 - 集積回路メモリ素子の製造方法において、
セルアレイ領域とコア/周辺領域とを含む半導体基板上に層間絶縁膜を蒸着する段階と、
平面上の少なくとも一方向には一直線となるように配列されている複数のストレージノードコンタクトホールを前記セルアレイ領域の前記層間絶縁膜に形成する段階と、
前記複数のストレージノードコンタクトホールに複数のストレージノードコンタクトプラグを形成する段階と、
前記層間絶縁膜上に前記複数のストレージノードコンタクトプラグの各々を露出させ、平面上の少なくとも一方向にはジグザグに配列されている複数のランディングパッドホールを有し、前記コア/周辺領域には抵抗体ホールを有する物質膜を形成する段階と、
前記複数のランディングパッドホールに前記複数のストレージノードコンタクトプラグの各々に連結されるランディングパッドを形成し、これと同時に前記抵抗体ホールに抵抗体を形成する段階と、
前記複数のランディングパッドの各々と連結されるストレージノードを形成する段階と、を含み、
互いに隣接するメモリセルの前記ストレージノードコンタクトホールは、平面上の横及び縦方向に一直線となるように配列され、
前記ランディングパッドホールは、横方向に前記ストレージノードコンタクトホールからオフセットされており、
前記複数のランディングパッドは前記横方向において互いに平行に形成され、前記複数のストレージノードは前記横方向において互いに平行に形成され、
前記ストレージノードは、前記ランディングパッドの上面の全体と接触し、
前記ストレージノードはシリンダー形状である
ことを特徴とする集積回路メモリ素子の製造方法。 - 前記物質膜及び複数のランディングパッドを形成する段階は、
前記層間絶縁膜及びストレージノードコンタクトプラグ上に導電体膜を蒸着する段階と、
前記複数のランディングパッド及び前記抵抗体を形成するように前記導電体膜をエッチングする段階と、
前記層間絶縁膜、前記ランディングパッド及び前記抵抗体上に前記物質膜を蒸着する段階と、
前記ランディングパッド及び前記抵抗体が露出するまで前記物質膜を平坦化する段階と、を含む
ことを特徴とする請求項12に記載の集積回路メモリ素子の製造方法。 - 前記導電体膜を蒸着する段階は、前記複数のコンタクトプラグを形成するように前記層間絶縁膜及び前記複数のストレージノードコンタクトホールに導電体膜を蒸着する段階を含む
ことを特徴とする請求項13に記載の集積回路メモリ素子の製造方法。 - 前記複数のランディングパッドホールは、横及び縦方向にジグザグ方式に配列されている
ことを特徴とする請求項13に記載の集積回路メモリ素子の製造方法。 - 前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つである
ことを特徴とする請求項13に記載の集積回路メモリ素子の製造方法。 - 前記物質膜及び前記複数のランディングパッドを形成する段階は、
前記層間絶縁膜及び前記複数のストレージノードコンタクトプラグ上に物質膜を蒸着する段階と、
前記複数のストレージノードコンタクトプラグを露出させる前記複数のランディングパッドホール及び前記抵抗体ホールを形成するように前記物質膜をエッチングする段階と、
前記複数のランディングパッドホール、前記抵抗体ホール及び前記物質膜上に導電体膜を蒸着する段階と、
前記物質膜が露出するまで前記導電体膜を平坦化して前記複数のランディングパッド及び前記抵抗体を形成する段階と、を含む
ことを特徴とする請求項12に記載の集積回路メモリ素子の製造方法。 - 前記複数のランディングパッドホールは、横及び縦方向にジグザグ方式に配列されている
ことを特徴とする請求項17に記載の集積回路メモリ素子の製造方法。 - 前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つである
ことを特徴とする請求項17に記載の集積回路メモリ素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0034996A KR100480601B1 (ko) | 2002-06-21 | 2002-06-21 | 반도체 메모리 소자 및 그 제조방법 |
KR2002-034996 | 2002-06-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004080009A JP2004080009A (ja) | 2004-03-11 |
JP4896363B2 true JP4896363B2 (ja) | 2012-03-14 |
Family
ID=29728737
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003175422A Expired - Fee Related JP4896363B2 (ja) | 2002-06-21 | 2003-06-19 | 半導体メモリ素子及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6890841B2 (ja) |
JP (1) | JP4896363B2 (ja) |
KR (1) | KR100480601B1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6346730B1 (en) * | 1999-04-06 | 2002-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate |
KR20040011993A (ko) * | 2002-07-31 | 2004-02-11 | 삼성전자주식회사 | 반도체 메모리 소자의 제조방법 |
KR100487563B1 (ko) * | 2003-04-30 | 2005-05-03 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
KR100532435B1 (ko) * | 2003-05-15 | 2005-11-30 | 삼성전자주식회사 | 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자및 그 제조방법 |
KR100524973B1 (ko) * | 2003-06-25 | 2005-10-31 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자의 제조방법 |
US7247537B2 (en) * | 2003-08-18 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device including an improved capacitor and method for manufacturing the same |
KR100520227B1 (ko) * | 2003-12-26 | 2005-10-11 | 삼성전자주식회사 | 반도체 메모리장치의 제조방법 및 그에 따른 구조 |
KR100549012B1 (ko) * | 2004-06-24 | 2006-02-02 | 삼성전자주식회사 | 박스형의 실린더형 스토리지 노드들을 갖는 반도체소자 및그 제조방법 |
US7312120B2 (en) * | 2004-09-01 | 2007-12-25 | Micron Technology, Inc. | Method for obtaining extreme selectivity of metal nitrides and metal oxides |
KR100596795B1 (ko) * | 2004-12-16 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 및 그 형성방법 |
KR100680964B1 (ko) * | 2005-06-30 | 2007-02-09 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
JP5694625B2 (ja) * | 2006-04-13 | 2015-04-01 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置 |
KR100709568B1 (ko) | 2006-06-29 | 2007-04-20 | 주식회사 하이닉스반도체 | 지그재그 배열의 스토리지노드를 구비한 반도체소자의 제조방법 |
JP2008251763A (ja) * | 2007-03-30 | 2008-10-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
KR100881728B1 (ko) * | 2007-05-04 | 2009-02-06 | 주식회사 하이닉스반도체 | 루테늄전극을 구비한 반도체소자 및 그 제조 방법 |
KR102321609B1 (ko) * | 2015-04-30 | 2021-11-08 | 삼성전자주식회사 | 반도체 소자 |
US11063049B2 (en) * | 2019-05-23 | 2021-07-13 | Nanya Technology Corporation | Semiconductor device with self-aligning landing pad and method of manufacturing the same |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2585183B2 (ja) * | 1992-10-21 | 1997-02-26 | 三菱電機株式会社 | 半導体記憶装置 |
KR0135803B1 (ko) * | 1994-05-13 | 1998-04-24 | 김광호 | 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법 |
KR0168338B1 (ko) * | 1995-05-31 | 1998-12-15 | 김광호 | 랜딩 패드를 갖는 반도체 메모리 장치의 제조방법 |
JP3677135B2 (ja) * | 1997-01-09 | 2005-07-27 | 株式会社東芝 | 半導体集積回路とその製造方法 |
JPH1174487A (ja) * | 1997-06-30 | 1999-03-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
KR100275334B1 (ko) * | 1997-12-31 | 2001-01-15 | 김영환 | 반도체소자의제조방법 |
US6249018B1 (en) * | 1998-02-26 | 2001-06-19 | Vanguard International Semiconductor Corporation | Fabrication method to approach the conducting structure of a DRAM cell with straightforward bit line |
JP3070574B2 (ja) * | 1998-04-01 | 2000-07-31 | 日本電気株式会社 | 半導体記憶装置及びその製作方法 |
JPH11312791A (ja) * | 1998-04-30 | 1999-11-09 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
JP2000077620A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | Dram及びその製造方法 |
US6153516A (en) * | 1998-09-10 | 2000-11-28 | Vanguard International Semiconductor Corporation | Method of fabricating a modified polysilicon plug structure |
JP3252817B2 (ja) * | 1998-12-15 | 2002-02-04 | 日本電気株式会社 | 半導体記憶装置 |
KR100308622B1 (ko) * | 1999-04-12 | 2001-11-01 | 윤종용 | 디램 셀 캐패시터 및 제조 방법 |
JP4063450B2 (ja) * | 1999-06-14 | 2008-03-19 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
KR100308125B1 (ko) * | 1999-07-05 | 2001-11-01 | 김영환 | 불휘발성 강유전체 메모리소자 및 그 제조방법 |
TW447118B (en) * | 2000-01-18 | 2001-07-21 | Nanya Technology Corp | DRAM cell array and the manufacturing method thereof |
JP2001298161A (ja) * | 2000-04-12 | 2001-10-26 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2001339050A (ja) * | 2000-05-30 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
KR100612561B1 (ko) * | 2000-06-19 | 2006-08-11 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
KR100355236B1 (ko) * | 2000-09-21 | 2002-10-11 | 삼성전자 주식회사 | 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법 |
KR20020034468A (ko) * | 2000-11-02 | 2002-05-09 | 박종섭 | 반도체 소자의 제조 방법 |
TW487910B (en) * | 2000-12-18 | 2002-05-21 | United Microelectronics Corp | Manufacturing method of embedded DRAM |
JP2002083881A (ja) * | 2001-07-09 | 2002-03-22 | Nec Corp | 半導体装置及びその製造方法 |
-
2002
- 2002-06-21 KR KR10-2002-0034996A patent/KR100480601B1/ko active IP Right Grant
-
2003
- 2003-05-21 US US10/442,481 patent/US6890841B2/en not_active Expired - Lifetime
- 2003-06-19 JP JP2003175422A patent/JP4896363B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030235946A1 (en) | 2003-12-25 |
US6890841B2 (en) | 2005-05-10 |
KR20040000068A (ko) | 2004-01-03 |
KR100480601B1 (ko) | 2005-04-06 |
JP2004080009A (ja) | 2004-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6784479B2 (en) | Multi-layer integrated circuit capacitor electrodes | |
US7869189B2 (en) | Methods of fabricating integrated circuit devices including capacitors having high-aspect ratio support patterns and related devices | |
JP4180716B2 (ja) | 半導体装置の製造方法 | |
JP4896363B2 (ja) | 半導体メモリ素子及びその製造方法 | |
US7282405B2 (en) | Semiconductor memory device and method for manufacturing the same | |
KR100532435B1 (ko) | 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자및 그 제조방법 | |
US6703657B2 (en) | DRAM cell having electrode with protection layer | |
JP4964407B2 (ja) | 半導体装置及びその製造方法 | |
KR100510527B1 (ko) | 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법 | |
KR100505656B1 (ko) | 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법 | |
CN113097210A (zh) | 半导体结构及其制备方法 | |
JP2009239284A (ja) | メモリ装置及びメモリ装置の製造方法 | |
KR20030003906A (ko) | 반도체 소자의 콘택 형성방법 및 그에 따라 제조된 반도체메모리 소자 | |
US6281073B1 (en) | Method for fabricating dynamic random access memory cell | |
JP2004140361A (ja) | ダマシーン工程を利用した半導体装置及びその製造方法 | |
US6709915B2 (en) | Methods of fabricating integrated circuit memory devices | |
US7145195B2 (en) | Semiconductor memory device and method of manufacturing the same | |
US6207496B1 (en) | Method of forming capacitor of semiconductor device | |
US20040048475A1 (en) | Method for forming a storage node of a capacitor | |
KR20070019134A (ko) | 반도체 장치 및 이의 제조 방법 | |
KR20040011993A (ko) | 반도체 메모리 소자의 제조방법 | |
JP2001298167A (ja) | 半導体メモリ装置の製造方法 | |
KR20070013072A (ko) | 캐패시터들을 갖는 디램 소자 및 그의 제조방법 | |
KR20070044311A (ko) | 반도체 메모리 소자 및 그 제조 방법 | |
US20130168814A1 (en) | Semiconductor device and method for manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090924 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091217 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101130 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110301 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110701 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111024 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111122 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111221 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4896363 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |