KR100839360B1 - 패턴 형성 방법 및 이를 이용한 커패시터 제조 방법 - Google Patents

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Abstract

실린더 형상의 패턴 형성방법 및 이를 이용한 커패시터의 제조방법이 개시되어 있다. 상기 방법에 따르면, 먼저 개구를 갖는 산화막이 패턴이 형성된 기판을 마련한다. 상기 개구가 형성된 상기 산화막 패턴 상에 균일한 두께를 갖는 도전막을 형성한다. 상기 도전막이 형성된 상기 산화막 패턴의 개구에 매몰되고, 실록산 폴리머를 포함하는 버퍼막 패턴을 형성한다. 상기 버퍼막 패턴을 식각 마스크로 사용하여 상기 산화막 패턴 상의 도전막을 제거한다. 그 결과 상기 기판 상에는 실린더 형상의 도전막 패턴이 형성된다. 상술한 패턴 형성방법은 반도체 소자의 패턴 및 커패시터를 형성하는 공정의 축소 및 공정 효율을 극대화시킬 수 있다.

Description

패턴 형성 방법 및 이를 이용한 커패시터 제조 방법{METHOD OF FORMING A PATTERN AND METHOD OF MANUFACTURING A CAPACITOR USING THE SAME}
도 1 내지 도 6은 본 발명의 일 실시예에 따른 패턴 형성방법을 나타내는 단면도들이다.
도 7 내지 도 15는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 나타내는 단면도들이다.
도 16은 본 발명의 일 실시에 폴리실록산 조성물의 갭필 특성을 나타내는 SEM 사진이다.
도 17은 본 발명의 일 실시예에 따른 버퍼막 패턴의 제거특성을 나타내는 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 절연막 패턴
104 : 개구 106 : 도전막
110 : 버퍼막 패턴 120 : 예비 버퍼막
112 : 도전막 패턴
본 발명은 패턴 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로써, 보다 상세하게는 실린더 구조를 갖는 패턴 형성 방법 및 이를 이용한 반도체 소자의 커패시터의 제조 방법에 관한 것이다.
일반적으로, DRAM 소자 등에 포함되는 커패시터는 하부 전극, 유전막 및 상부 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 높은 종횡비(aspect ratio)를 갖는 박스 형상 또는 실린더 형상으로 형성하고 있다.
상기 실린더형 커패시터는 하부 전극이 실린더 형상을 갖는다. 상기 실린더형의 하부 전극을 형성하기 위한 노드 분리 공정서 적용되는 버퍼막 패턴으로는 산화물로 이루어진 버퍼막 패턴 또는 포토레지스트 물질로 이루어진 버퍼막 패턴이 적용될 수 있다.
상기 산화물로 이루어진 버퍼막 패턴을 형성하기 위해서는 산화물 증착 공정을 수행하여 버퍼용 산화막을 형성한 후 상기 버퍼용 산화막에 에치백 공정 또는 화학기계적 연마 공정을 수행해야 한다. 이로 인해, 상기 버퍼막 패턴을 형성하기 위한 공정은 산화물 증착 및 식각 공정시 수 시간이 소요될 뿐만 아니라, 형성되는 버퍼막 패턴의 내부에 보이드가 생성되는 문제점이 초래된다. 또한, 상기 보이드가 존재하지 않는 버퍼막 패턴을 형성하기 위해서는 원자층 적층 공정을 수행해야 하는 문제점이 초래된다.
또한, 포토레지스트로 이루어진 버퍼막 패턴을 형성하기 위해서는 포토레지스트막을 형성한 후 상기 포토레지스트막에 노광 공정, 현상 용액을 이용한 현상 공정, 세정 공정, 베이크 공정을 순차적으로 수행해야 한다. 이로 인해, 상기 버퍼막 패턴을 형성하기 위한 공정은 고가의 노광 장비가 요구되며, 이소프로필 알콜을이용한 건조 공정시 건조 설비의 오염을 방지하기 위해 상기 포토레지스트를 약 270℃이상의 온도에서 경화시키는 베이크 공정이 필수적으로 요구된다. 또한, 상기 고온의 베이크 공정으로 인해 경화된 포토레지스트는 플라즈마 에싱(ashing) 공정 시 제거가 용이하지 못한 문제점이 초래된다.
이때, 상기 에싱 공정 및 세정 공정을 수행하는 동안 상기 하부 전극이 손상되는 문제가 발생할 수 있다. 더욱이, 상기 버퍼막 패턴은 일반적인 에싱 공정에 의해 쉽게 제거되지 않기 때문에 상기 개구부 내에 잔류하는 버퍼막 패턴은 저항으로 작용하여 반도체 장치의 커패시터 동작 시 오류를 초래한다. 따라서, 상기 버퍼막을 제거하기 위한 에싱 공정의 효율을 상승시키기 위해 약 150 내지 250℃의 고온에서 산소 플라즈마 애싱 공정을 수행하였다. 그러나 상기 고온의 에싱 공정은 하부전극의 열화 및 산화를 초래하여 얻고자 하는 커패시터의 정전용량을 얻지 못하는 문제점을 초래한다.
상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 개구에 대하여 매몰 특성이 향상된 실록산 폴리머를 포함하는 버퍼막 패턴을 적용하여 반도체 소자의 패턴을 형성하는 방법을 제공하는데 있다.
본 발명의 제2 목적은 개구에 대하여 매몰 특성이 향상된 실록산 폴리머를 포함하는 버퍼막 패턴을 적용하여 반도체 소자의 커패시터를 제조하는 방법을 제공하는데 있다.
상술한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법에 따르면, 먼저 개구를 갖는 산화막이 패턴이 형성된 기판을 마련한다. 상기 개구가 형성된 상기 산화막 패턴 상에 균일한 두께를 갖는 도전막을 형성한다. 상기 도전막이 형성된 상기 산화막 패턴의 개구에 매몰되고, 하기 구조식 1로 표기되는 실록산 폴리머를 포함하는 버퍼막 패턴을 형성한다. 상기 버퍼막 패턴을 식각 마스크로 사용하여 상기 산화막 패턴 상의 도전막을 제거한다. 그 결과 상기 기판 상에는 실린더 형상의 도전막 패턴이 형성된다.
Figure 112006093500704-pat00001
----------------[구조식 1]
상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, n은 양의 정수이다.
일 예로서, 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합하여 형성될 수 있다.
Figure 112006093500704-pat00002
--------------[구조식 2]
또한, 상기 실록산 폴리머는 약 6000 내지 10000의 수 평균 분자량을 갖고, 약 1.2 내지 1.6의 PDI(PolyDispersity Index) 값을 갖질 수 있다.
일 예로서, 상기 버퍼막 패턴을 형성하기 위해서는 먼저 상기 도전막이 형성된 개구를 매몰하면서, 상기 산화막 패턴 상의 도전막을 덮는 예비 버퍼막을 형성한다. 상기 예비 버퍼막을 베이킹 처리하여 경화된 버퍼막을 형성한 후 상기 버퍼막을 식각한다. 그 결과 상기 산화막 패턴의 개구 내에 존재하는 버퍼막 패턴이 완성될 수 있다.
특히, 상기 예비 버퍼막은 상기 실록산 폴리머 2 내지 7중량% 및 유기 용매 93 내지 98중량%를 포함하는 폴리 실록산 조성물을 스핀 코팅하여 형성할 수 있다.
상술한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 커패시터의 제조 방법에 따르면, 도전성 구조물이 형성된 기판 상에 도전성 구조물을 노출시키는 개구를 갖는 몰드막 패턴을 형성한다. 상기 개구가 형성된 몰드막 패턴 상에 균일한 두께를 갖는 도전막을 형성한다. 상기 도전막이 형성된 상기 몰드막 패턴의 개구에 매몰되고, 하기 구조식 1로 표기되는 실록산 폴리머를 포함하는 버퍼막 패턴을 형성한다. 상기 몰드막 패턴 상의 도전막을 제거하여 하부 전극을 형성한다. 상기 몰드막 패턴과 상기 버퍼막 패턴을 불화수소산을 포함하는 랄(LAL) 식각액을 이용하여 동시에 제거한다. 상기 기판의 표면 및 하부 전극의 측 벽에 유전막을 연속적으로 형성한 후 상기 유전막 상에 상부 전극을 형성한다. 그 결과 반도체 소자의 커패시터가 완성된다.
상술한 패턴 형성 방법으로 형성되는 버퍼막 패턴은 약 6000 내지 10,000 수평균 분자량을 갖고, 상기 구조식 1로 표기되는 실록산 폴리머를 포함하고 있기 때문에 실리콘 산화막 패턴과 유사한 물성을 가질 수 있다. 이로 인해, 상기 버퍼막 패턴은 상기 도전막 패턴의 형성 이후에 습식 식각공정을 수행하여 상기 산화막 패턴과 함께 제거될 수 있다. 따라서, 상기 버퍼막 패턴을 이용한 패턴 형성은 반도체 소자의 패턴 및 커패시터의 제조공정의 단순화 및 공정 효율을 극대화시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 패턴 형성방법 및 이를 이용한 커패시터의 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다. 하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
패턴의 형성방법
도 1 내지 도 6은 본 발명의 일 실시예에 따른 패턴 형성방법을 나타내는 단면도들이다.
도 1을 참조하면, 기판(100)상에 상기 기판의 상면을 부분적으로 노출시키는 개구(104)를 갖는 절연막 패턴(102)을 형성한다.
구체적으로는, 기판(100) 상에 실리콘 산화물을 증착하여 절연막(도시 안됨)을 형성한다. 예를 들면, 상기 기판(100)은 층간절연막이 형성되고, 상기 층간절연막이 관통하는 콘택 패드가 형성된 실리콘 기판을 사용할 수 있다.
상기 절연막 패턴은 기판에 형성된 절연막을 패터닝하여 형성된다. 상기 절연막을 형성하기 위해 적용되는 절연물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 등과 같은 실리콘 산화물을 들 수 있다.
본 실시예에 적용되는 절연막은 상기 기판(100)의 상면을 기준으로 약 5000 내지 약 20,000Å 정도의 두께를 갖는다. 여기서, 절연막의 형성 두께는 도전성 패턴을 형성 높이에 따라 적절하게 조절 가능하다. 이후에 형성되는 도전성 패턴의 높이는 절연막의 두께에 의하여 결정되기 때문이다.
이어서, 상기 절연막에 대하여 높은 식각 선택비를 갖는 물질로 이루어진 마스크 패턴(도시 안됨)을 상기 절연막 상에 형성한다. 예를 들면, 상기 마스크 패턴은 실리콘 질화물 또는 실리콘 산질화물로 형성할 수 있다. 이어서, 상기 마스크 패턴에 노출된 절연막을 상기 기판의 상면이 노출될 때가지 식각한다.
예를 들면, 상기 절연막 패턴(102)은 탈 이온수, 불화암모늄 및 불산을 포함하는 LAL 식각 용액을 이용하여 상기 절연막을 습식 식각하는 공정을 수행함으로써 형성할 수 있다. 또한 다른 예로서, 상기 절연막 패턴(102)은 무수 불화수소산(HF), 이소프로필 알콜(IPA) 및/또는 수증기가 혼합된 식각 가스를 이용하여 상기 절연막을 건식 식각함으로써 형성할 수 있다. 필요한 경우에는, 상기 개구(104)를 갖는 절연막 패턴(102)의 형성시 상기 기판(100)의 손상을 방지하기 위해 절연막을 형성하기 전에 식각 저지막을 더 형성할 수 있다.
도 2를 참조하면, 상기 개구(104)를 포함하는 상기 절연막 패턴(102) 상에 도전막(106)을 형성한다.
구체적으로는, 상기 개구(104)의 내벽 및 절연막 패턴(102) 상에 도전성 물질을 증착하여 실질적으로 균일한 두께를 갖는 도전막(106)을 형성한다. 상기 도전성 물질의 예로서는 폴리실리콘, 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN)막, 텅스텐 질화물(WiN)등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 상기 도전성 물질을 단독으로 사용하여 상기 도전막(106)을 형성할 경우 상기 도전막(106)은 단일막 구조를 갖고, 상기 도전성 물질을 혼합하여 상기 도전막(106)을 형성할 경우 상기 도전막은 다층막 구조를 갖는다. 본 실시예에서는 상기 도전막(106)은 티타늄막/티타늄질화막이 순차적으로 적층된 구조를 갖는다.
도 3을 참조하면, 상기 도전막(106)이 형성된 개구(104)를 매몰하면서, 상기 절연막 패턴(102) 상의 도전막(106)을 덮는 예비 버퍼막(120)을 형성한다.
상기 예비 버퍼막(120)은 하기 구조식 1로 표기되는 실록산 폴리머 및 유기 용매를 포함하는 실록산 폴리머 조성물을 스핀 코팅하여 형성할 수 있다. 여기서, 상기 실록산 폴리머는 약 6000 내지 10000의 수평균 분자량을 갖고, 약 1.2 내지 1.6의 PDI(PolyDispersity Index) 값을 갖는다. 또한, 상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, 상기 n은 상기 수평균 분자량을 만족할 수 있는 양의 정수인 것이 바람직하다.
Figure 112006093500704-pat00003
------------[구조식 1]
상기 실록산 폴리머의 수평균 분자량이 10000을 초과할 경우 형성되는 예비 버퍼막의 개구 매몰 특성이 저하되는 문제가 발생하고, 상기 실록산 폴리머의 수평균 분자량이 6000미만이면 최종적으로 형성되는 버퍼막 패턴의 내 식각성이 저하되 는 문제점이 초래된다. 따라서, 상기 실록산 폴리머는 약 6000 내지 10000의 수평균 분자량을 갖고, 바람직하게는 약 7000 내지 9000의 분자량을 갖는다
상기 폴리 실록산 조성물은 상기 구조식 1로 표기되는 실록산 폴리머 2 내지 7중량%, 유기 용매 93 내지 98중량%를 포함할 수 있다. 상기 조성물에 포함되는 상기 실록산 폴리머의 함량이 7중량%를 초과하거나, 2중량% 미만일 경우 균일한 두께를 갖는 예비 버퍼막을 형성하기 어렵다. 따라서, 상기 폴리 실록산 조성물은 상기 실록산 폴리머 2 내지 7중량%를 포함하고, 바람직하게 4 내지 6중량% 포함할 수 있다.
상기 조성물에 적용되는 유기 용매는 상기 조성물의 점도를 조정하여 스핀코팅 공정을 수행하여 형성할 수 있도록 한다. 상기 유기 용매는 알콜계 유기 용매를 포함할 수 있으며, 도포성 등의 향상을 목적으로 사용되며 물에 가용성인 유기 용매를 사용할 수 있다. 상기 유기 용매의 예로서는 메탄올(methanol), 에탄올(ethanol), 부탄올(butanol), 프로판올(propanol), 이소프로필알콜(isopropyl alcohol), n-부탄올(n-butanol), 1-메톡시-2-프로판올(1-methoxy-2-propanol), 메톡시 프로필아세테이트(Methoxypropylacetate), 프로필렌 글리콜 모노메틸에테르 아세테이트(Propylene glycol monomethyl ether acetate), 프로필렌 글리콜 모노메틸 에테르(Propylene Glycol Monomethyl Ether) 이소부틸알콜(isobutyl alcohol)및 t-부틸알콜(t-butyl alcohol)등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 상기 용매는 조성물이 스핀 코팅 될 수 있는 정도로 사용되면 되기 때문에 본 발명에서 상기 용매의 함량을 구체적으로 한정하지 않는다.
일 예로서, 상기 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합됨으로서 형성될 수 있다. 하기 구조식 2에서 OR은 탄소수 1 내지 5의 알콕시기이다. 상기 알콕시기의 예로서는 메톡사이드(Methoxide), 에톡사이드(Ethoxide),이소프로포사이드(iso-propoxide), 부톡사이드(butoxide)등을 들 수 있다.
Figure 112006093500704-pat00004
--------------[구조식 2]
구체적으로, 상기 실리콘 화합물은 하기 구조식 3으로 표기되는 제1 실리콘 화합물과 물(H2O)을 반응시켜 하기 구조식 4로 표기되는 제2 실리콘 화합물을 형성하는 단계 및 상기 제2 실리콘 화합물을 알킬알콜(ROH)을 반응시키는 단계를 수행하여 형성할 수 있다.
이로 인해 상기 수평균 분자량을 갖는 실록산 폴리머는 상기 구조식 1에서 표기되지 않았지만 그 말단에 알콕시기를 더 포함할 수 있다. 즉, 상기 실록산 폴리머는 상기 구조식 2로 표기되는 실리콘 화합물의 교차결합으로 형성되기 때문에 그 말단에 알콕시기를 포함할 수 있는 것이다. 상기 실록산 폴리머에 포함된 상기 알콕시기는 상기 형성되는 예비 버퍼막(120)의 개구 매몰 특성 및 LAL 식각액에 대하여 식각 선택비를 향상시킬 수 있다.
Figure 112006093500704-pat00005
------[구조식 3]
Figure 112006093500704-pat00006
----------[구조식 4]
보다 구체적으로 상기 실리콘 화합물은 하기 3단계의 메커니즘에 의해 형성될 수 있다. 하기 메커니즘에서 알킬 알콜(ROH)의 예로서는 메탄올, 에탄올, 프로판올, 부탄올 등을 들 수 있다.
Figure 112006093500704-pat00007
-------[단계 1]
Figure 112006093500704-pat00008
-----[단계 2]
Figure 112006093500704-pat00009
----------[단계 3]
도 4를 참조하면, 상기 예비 버퍼막을 경화시키기 위한 베이킹 공정을 수행한다. 상기 베이킹 공정은 약 160 내지 240℃의 온도에서 수행하고, 바람직하게는 180 내지 220℃의 온도에서 수행할 수 있다. 그 결과, 상기 실록산 폴리머를 포함하고, 상기 개구를 매몰하면서 도전막의 상면을 덮는 버퍼막(미도시)이 형성된다. 상기 버퍼막은 스핀온 글래스막이다.
이어서, 상기 몰드막 패턴 상에 위치하는 도전막이 노출될 때까지 상기 버퍼막을 전면 식각한다. 상기 전면 식각은 불화수소를 이용한 건식식각 공정 또는 불화수소산을 포함하는 식각액을 이용한 습식 식각 공정이다. 그 결과 상기 버퍼막은 상기 도전막이 형성된 개구 내에 존재하는 버퍼막 패턴(110)으로 형성된다.
도 5를 참조하면, 상기 버퍼막 패턴(110)을 식각 마스크로 사용하여 절연막 패턴(102)의 상면에 존재하는 도전막(106)을 식각한다.
구체적으로, 상기 버퍼막 패턴(110)을 식각마스크로 이용하여 상기 절연막 패턴(102)의 상면 존재하는 도전막(106)을 상기 절연막 패턴(102)의 표면이 노출될 때까지 식각한다. 그 결과, 상기 도전막(106)은 개구(104)들의 내벽에 면접하고, 실린더 형상을 갖는 도전막 패턴(112)으로 형성된다. 이때, 상기 버퍼막 패턴(110)은 상기 도전성 패턴 형성시 과도한 식각 손상이 발생되지 않는다.
상기 도전막 패턴(112)을 형성한 이후에 상기 절연막 패턴(102) 및 도전막 패턴(112)에 잔류하는 식각 잔류물을 제거하기 위한 세정 공정을 더 수행할 수 있다. 본 실시예의 상기 세정 공정에서는 이소프로필알콜(IPA) 또는 탈 이온수가 이용될 수 있다.
도 6을 참조하면, 상기 기판(100) 상에 존재하는 절연막 패턴(102)과 상기 도전막 패턴(112) 내에 존재하는 버퍼막 패턴(110)을 동시에 제거한다.
구체적으로, 물, 불화수소산, 불화수소암모늄을 포함하는 LAL 용액을 이용한 습식 식각 공정을 수행하여 절연막 패턴과 버퍼막 패턴을 함께 제거한다. 상기 절연막 패턴과 버퍼막 패턴(102)은 모두 실리콘 산화물을 포함하기 때문에 상기 LAL 용액에 의해 동시에 제거될 수 있다. 그 결과 상기 기판 상에는 실린더 형상을 갖는 도전막 패턴이 완성된다. 상술한 패턴 형성 방법은 반도체 소자의 실린더 형상을 갖는 패턴 형성 방법에 다양하게 적용할 수 있다.
이하, 패턴 형성 방법을 적용되는 반도체 소자의 커패시터를 제조하는 방법에 대하여 설명한다.
커패시터의 제조 방법
도 7 내지 도 15는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 나타내는 단면도들이다.
도 7을 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(202)을 형성하여 기판(200)을 액티브 영역 및 필드 영역으로 구분한다.
이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(205)이 형성된 기판(200) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 있다.
상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한 다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘막 및 금속막이 적층된 구조를 가질 수 있다.
상기 게이트 마스크는 후속하여 형성되는 제1 층간절연막(도시 안됨)에 대하여 높은 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 제1 층간절연막이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크는 실리콘 질화물과 같은 질화물로 이루어진다.
이어서, 상기 게이트 마스크를 식각 마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극(204) 및 게이트 마스크(206)를 포함하는 게이트 구조물(210)들이 형성된다.
이어서, 게이트 구조물(210)들이 형성된 기판(200) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 게이트 구조물(210)들의 양 측벽에 게이트 스페이서(미도시)를 형성한다.
상기 게이트 스페이서가 형성된 게이트 구조물(210)들을 이온 주입 마스크로 이용하여 게이트 구조물(210)들 사이에 노출되는 기판(200)에 이온 주입 공정으로 불순물을 주입한다. 이후, 열 처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 콘택 영역(212) 및 제2 콘택 영역(214)을 형성한다. 상기 제1 콘택 영역(212)은 제1 패드(222)가 접촉되는 커패시터 콘택 영역에 해당되며, 상기 제2 콘택 영역(214)은 제2 패드(224)가 접속되는 비트 라인 콘택 영역에 해당 된다.
이에 따라, 기판(200) 상에는 각기 게이트 구조물(210) 및 제1 및 제2 콘택 영역들(212, 214)을 포함하는 트랜지스터들이 형성된다.
도 8을 참조하면, 상기 트랜지스터를 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(220)을 형성한다. 제1 층간절연막(220)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성한다.
이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(220)의 상부를 제거하여 제1 층간절연막(220)의 상면을 평탄화시킨다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(220)은 게이트 마스크(206)의 상면으로부터 소정의 높이를 갖도록 형성된다.
이어서, 상기 제1 층간절연막(220) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(220)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(220)을 관통하여 제1 콘택 영역(212) 및 제2 콘택 영역(214)을 노출시키는 제1 콘택홀들(미도시)을 형성한다. 상기 제1 콘택홀들 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(212)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트라인 콘택 영역인 제2 콘택 영역(214)을 노출시킨다.
이어서, 상기 제2 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 수행하 여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(220)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.
이어서, 제1 층간절연막(220)의 상면이 노출될 때까지 상기 제2 도전막에 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에는 제1 패드(222)와 제2 패드(224)가 형성된다. 상기 제1 패드(222)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(224)는 비트 라인 콘택 영역에 전기적으로 접촉된다.
이어서, 제1 패드(222)및 제2 패드(224)를 포함하는 제1 층간절연막(220) 상에 제2 층간절연막(미도시)을 형성한다. 제2 층간절연막은 후속하여 형성되는 비트 라인과 제1 패드(222)를 전기적으로 절연시키는 역할을 한다.
이어서, 화학기계적 연마공정을 수행하여 제2 층간절연막의 상부를 평탄화 한다. 상기 평탄화된 제2 층간절연막 상에 제3 포토레지스트 패턴(미도시)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간절연막을 부분적으로 식각함으로써, 상기 제2 층간절연막에 제2 패드(224)를 노출시키는 제2 콘택홀(미도시)을 형성한다. 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 패드(224)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
이어서, 상기 제3 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀을 채우면서 제2 층간절연막 상에 제3 도전막(도시 안됨)을 형성한다.
이어서, 상기 제3 도전막을 패터닝하여 상기 제2 패드와 전기적으로 연결되는 비트 라인(230)을 형성한다. 비트 라인(230)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.
이어서, 상기 비트 라인(230)이 형성된 제2 층간절연막을 덮는 제3 층간절연막(240)을 형성한다. 제3 층간절연막(240)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
이어서, 상기 제3 층간절연막(240) 상에 제4 포토레지스트 패턴(도시 안됨)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간절연막(240) 및 제2 층간절연막을 부분적으로 식각함으로써, 제1 패드(222)들을 노출시키는 제3 콘택홀(도시 안됨)들을 형성한다. 여기서, 상기 제3 콘택홀들은 각기 커패시터의 콘택패드가 형성되는 콘택홀에 해당된다.
이어서, 제3 콘택홀들을 매몰하면서 제3 층간절연막(240) 상에 제4 도전막을 형성한 후, 화학기계적 연마공정을 수행하여 제3 콘택홀들에 존재하는 제3 패드(250)를 형성한다. 제3 패드(250)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(222)와 후속하여 형성되는 하부 전극(도시 안됨)을 서로 연결시키는 역할을 한다.
도 9를 참조하면, 제3 패드(250) 및 제3 층간절연막(240) 상에 식각방지막(252)을 형성한다. 예를 들면, 상기 식각방지막(252)은 이후 상기 개구(255)를 갖는 몰드막(260) 형성하기 위해 상기 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 제3 패드(250)의 식각 손상을 방지하기 위해 형성된다. 상기 식각방지막(252)은 약 10 내지 200Å 정도의 두께로 형성되며 상기 몰드막에 대하여 식각율이 낮은 질화물이나 금속 산화물로 형성된다.
상기 식각 저지막(252) 상에 몰드막(260)을 형성한다. 상기 몰드막(260)은 실리콘 산화물로 형성할 수 있다. 구체적으로, 상기 몰드막(260)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다. 상기 몰드막(260)은 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다. 또한, 상기 물질들 중에서 식각율이 다소 차이가 나는 물질들을 2층 이상 적층시켜 상기 몰드막(260)을 형성함으로서, 후속 공정에서 형성되는 커패시터의 하부 전극의 측벽의 형상을 변경시킬 수 있다.
상기 몰드막(260)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막(260)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(260)의 두께를 적절하게 조절할 수 있다.
이어서, 상기 몰드막(260) 및 식각저지막(252)을 부분적으로 식각함으로써, 상기 제3 콘택(250)을 노출시키는 개구(255)를 형성한다. 상기 개구(255)를 형성할 시에, 기판 전 영역에서 개구(255)저 면에 상기 식각저지막(252)이 조금도 남아있지 않도록 하기 위해서 상기 식각저지막(252)을 과도하게 식각한다. 때문에, 도시되지는 않았으나, 상기 식각 공정을 수행하고 나면 상기 제3 콘택(250) 상부면이 다소 식각될 수 있다.
도 10을 참조하며, 상기 개구(255) 측벽 및 저면과 상기 몰드막(260) 상부면에 하부 전극으로 제공되기 위한 도전막(262)을 연속적으로 형성한다. 상기 도전막(262)은 하부의 제3 콘택(250)과 서로 다른 재질의 물질로서 이루어진다. 상기 도전막(262)은 금속 또는 금속을 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 도전막(262)은 티타늄, 티타늄 질화물 또는 상기 티타늄, 티타늄 질화물이 적층된 다층막으로 이루어질 수 있다. 일 예로, 상기 도전막(262)은 티타늄/ 티타눔 질화막 구조를 가질 수 있다.
설명한 바와 같이, 상기 도전막(262)을 폴리실리콘 물질을 사용하여 형성하지 않고 금속 또는 금속을 포함하는 물질로 형성하는 경우에는, 후속 공정에 의해 형성되는 하부 전극과 유전막의 계면에 공핍층이 형성되지 않기 때문에 커패시터의 커패시턴스를 증가시킬 수 있다.
상기 도전막(262)은 높은 종횡비를 갖는 개구부의 내부 표면을 따라 형성되어야 하므로 스텝 커버러지 특성이 양호한 증착 방법에 의해 형성되어야 한다. 또한, 상기 도전막(262)은 상기 개구부를 완전히 매립하지 않을 정도의 얇은 두께로 증착되어야 한다. 이를 만족시키기 위하여, 상기 도전막(262)은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법에 의해 형성할 수 있다.
도 11을 참조하면, 상기 개구를 매몰하면서 도전막(262)을 덮는 수용성의 예비 버퍼막(264)을 형성한다.
구체적으로 상기 예비 버퍼막(264)은 하기 구조식 1로 표기되는 실록산 폴리 머 2 내지 7중량%, 유기 용매 93 내지 98중량%를 포함하는 폴리 실록산 조성물을 스핀 코팅하여 형성할 수 있다. 여기서, 상기 실록산 폴리머는 약 6000 내지 10000의 수평균 분자량을 갖고, 약 1.2 내지 1.6의 PDI(PolyDispersity Index) 값을 갖는다. 또한, 상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, 상기 n은 상기 수평균 분자량을 만족할 수 있는 양의 정수인 것이 바람직하다.
Figure 112006093500704-pat00010
------------[구조식 1]
일 예로서, 상기 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합됨으로서 형성될 수 있다. 이로 인해 상기 수평균 분자량을 갖는 실록산 폴리머는 상기 구조식 1에서 표기되지 않았지만 그 말단에 알콕시기를 더 포함할 수 있다. 즉, 상기 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물의 교차결합으로 형성되기 때문에 그 말단에 알콕시기를 포함할 수 있는 것이다. 상기 실록산 폴리머에 포함된 상기 알콕시기는 상기 형성되는 예비 버머막의 개구 매몰 특성 및 LAL 식각액에 대하여 식각 선택비를 향상시킬 수 있다.
Figure 112006093500704-pat00011
--------------[구조식 2]
여기서, 상기 실록산 폴리머 및 폴리 실록산 조성물에 대한 구체적인 설명은 상기 위에서 상세히 설명하였기 때문에 생략하기로 한다.
본 실시예에서 적용되는 예비 버퍼막(264)은 실록산 폴리머를 포함하는 폴리 실록산 조성물로 형성할 수 있기 때문에 노광 공정이 요구되지 않는다. 따라서, 양산 공정시 고가의 노광 장비가 요구되지 않는다.
도 12를 참조하면, 상기 예비 버퍼막(264)을 베이킹 처리하여 경화시킨다. 상기 베이킹 공정은 약 160 내지 240℃의 온도에서 수행하고, 바람직하게는 180 내지 220℃의 온도에서 수행할 수 있다. 그 결과, 상기 실록산 폴리머가 경화된 버퍼막(미도시)이 형성된다. 상기 버퍼막은 상기 개구를 매몰하면서 도전막의 상면을 덮는 스핀온 글래스막이다.
이어서, 상기 몰드막 패턴 상에 위치하는 도전막이 노출될 때까지 상기 버퍼막을 전면 식각한다. 상기 전면 식각은 불화수소산을 포함하는 식각액을 이용한 습식 식각 공정이다. 그 결과 상기 버퍼막은 상기 도전막이 형성된 개구 내에 존재하는 버퍼막 패턴(266)으로 형성된다.
도 13을 참조하면, 상기 몰드막(260) 상에 존재하는 도전막(262)을 제거하여 하부 전극(272)을 형성한다.
구체적으로, 상기 버퍼막 패턴(266)을 식각마스크로 이용하여 도전막(262)을 상기 몰드막(260)의 표면이 노출될 때까지 식각한다. 그 결과, 상기 도전막(262)은 상기 개구(255)들의 측벽에 면접하고, 실린더 형상을 갖는 하부 전극(270)으로 형성된다. 상기 공정을 수행하고 나면, 상기 하부 전극(270)의 실린더 내부에는 하부 버퍼막 패턴(266)이 남아있게 되고, 상기 하부 전극(270)의 외측벽은 몰드막(260)으로 둘러싸여 있게 된다
도 14를 참조하면, 식각 용액을 이용한 습식 식각 공정을 수행하여 상기 몰드막(260)과 버퍼막 패턴을 제거한다. 상기 몰드막(260)과 버퍼막 패턴은 모두 실리콘 산화물을 포함하기 때문에 물, 불화수소산, 불화수소암모늄을 포함하는 LAL 용액을 이용한 습식 식각 공정에 의해 동시에 제거될 수 있다. 특히, 상기 LAL 용액은 상기 하부 전극의 부식 방지 및 산화물의 재흡착을 방지할 수 있는 금속부식 방지제 및 계면 활성제를 더 포함할 수 있다.
도 15를 참조하면, 상기 하부 전극(270) 상에 균일한 두께를 갖는 유전막(280)을 형성한다. 상기 유전막(280)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다.
다음에, 상기 유전막(280) 상에 상부 전극(290)을 형성한다. 상기 상부 전극(290)은 금속 또는 금속을 포함하는 물질로 형성될 수 있다. 또는, 상기 상부 전극(290)은 금속 또는 금속을 포함하는 물질을 증착한 이 후에 폴리실리콘을 적층한 다층막으로 형성될 수 있다. 상기 공정을 통해, 디램 장치가 완성된다.
이하, 실록산 폴리머를 제조하는데 적용되는 실리콘 화합물들의 합성예 및 상기 실록산 폴리머를 포함하는 폴리 실록산 조성물의 실시예 및 평가예를 통하여본 발명을 더욱 상세하게 설명한다. 그러나, 합성예, 실시예 및 평가예는 본 발명을 예시하기 위한 것으로서 본 발명이 상기 합성예, 실시예 및 평가예에 의하여 한정되지 않고 다양하게 수정 및 변경시킬 수 있다.
(합성예 1)
구조식 3의 표기되는 제1 실리콘 화합물 합성
Figure 112006093500704-pat00012
---[단계 1]
상기 단계 1의 메커니즘을 근거로 하여 하기 구조식 3으로 표기되는 제1 실리콘 화합물을 수득하였다.
Figure 112006093500704-pat00013
------[구조식 3]
상기 구조식 3으로 표기되는 제1 실리콘 화합물의 순도를 확인하기 위해 수득되었는지를 수소 핵자기공명(1H NMR) 분광법으로 확인하였다. 벤젠(C6D6)을 용매로 사용하고, 300 MHz 핵자기 공명 장치를 사용하여 분석하였다. 분석 결과, 수소 핵자기 공명 스펙트럼은 δ 0.03ppm(s, 9H), 0.47ppm (s, 3H)으로 나타났다.
합성예 2
구조식 4의 표기되는 제2 실리콘 화합물 합성
Figure 112006093500704-pat00014
-----[단계 2]
상기 단계 2의 메커니즘을 근거로 하여 하기 구조식 4로 표기되는 제2 실리콘 화합물을 수득하였다. 이때, 상기 제2 실리콘 화합물은 Dry ice bath(-73C)에서 디클로메틸실라잔(Dichloromethylsilazane)에 물을 30분간 천천히 적하시키면서 반응 진행을 제어하여 수득된다. 상기 제2 실리콘 화합물은 메틸트리실란올(methyltrisilanol)이다.
Figure 112006093500704-pat00015
----------[구조식 4]
합성예 3
구조식 2로 표기되는 실리콘 화합물 합성
상기 구조식 4로 표기되는 메틸트리실란올(methyltrisilanol)에 메탄올(methanol)을 적하시켜 상기 구조식 4의수산기(Hydroxy group)을 메톡시(methoxy)로 부분으로 치환하여 하기 구조식 2로 표기되는 실록산 화합물을 수득하였다. 하기 구조식 2에서 RO은 메톡시기이다.
Figure 112006093500704-pat00016
------[구조식 2]
상기 실리록산 화합물을 GC mass로 특정한 결과 중간 구조물인 메틸디메톡시 실란(methylDimethoxysilanol)임을 확인할 수 있었다.
폴리 실록산 조성물 제조
상기 합성예 3에서 수득된 실리콘 화합물인 메틸디메톡시실란이 교차 결합하여 형성되고, 하기 구조식 1로 표기되며 수 평균 분자량이 약 8000이고, PDI값이 약 1.4인 실록산 폴리머 4 중량%를 프로필렌 글리콜 모노메틸에테르 아세테이트 96중량%에 용해시켜 폴리실록산 조성물을 제조하였다.
Figure 112006093500704-pat00017
------------[구조식 1]
갭필 특성 평가
약 1000Å의 깊이의 개구를 갖는 몰드막 패턴 및 상기 몰드막 패턴 상에 약 500nm의 두께를 갖는 하부 전극막(Ti/TiN)이 형성된 기판 상에 상기 폴리 실록산 조성물을 스핀 코팅하였다. 이후, 상기 160 내지 240℃에서 경화시켜 버퍼막을 형성하였다. 이후 상기 결과물을 절단한 후 이차전자현미경으로 상기 폴리 실록산 조성물의 코팅 균일도 및 개구의 갭필 특성을 평가하였다. 그 결과가 도 16의 사진에 개시되어 있다.
도 16은 본 발명의 일 실시에 폴리실록산 조성물의 갭필 특성을 나타내는 SEM 사진이다.
도 16을 참조하면, 상기 폴리실록산 조성물로 코팅되어 형성된 버퍼막은 상기 개구를 완전히 매몰하면서 상기 몰드막 패턴을 덮도록 형성된 것을 확인할 수 있었다. 또한, 상기 몰드막 패턴 상에 형성된 버퍼막의 표면이 매우 균일한 것을 확인할 수 있었다. 이에 따라, 상기 폴리실록산 조성물로 형성된 버퍼막은 커패시터 하부전극을 형성하는데 적용될 수 있다.
제거능력 특성 평가
약 1000Å의 깊이의 개구를 갖는 몰드막 패턴(실리콘 산화막 패턴) 및 상기 몰드막 패턴의 개구 내에 존재하는 실린더 형상의 하부 전극 및 하부 전극 내에 존재하며 폴리 실록산을 포함하는 버퍼막 패턴이 기판을 마련한다. 이후, LAL 식각액을 이용하여 기판 상의 버퍼막 패턴과 몰드막 패턴을 동시에 제거하였다. 이후 상기 결과물의 상부를 이차전자현미경으로 관찰하여 잔류물 존재유무를 관찰하였다. 그 결과가 도 17의 사진에 개시되어 있다.
도 17은 본 발명의 일 실시예에 따른 버퍼막 패턴의 제거특성을 나타내는 SEM 사진이다.
도 17을 참조하면, 상기 실록산 폴리머를 포함하는 버퍼막 패턴과 몰드막 패턴은 불화수소산을 포함하는 LAL용액에 의해 동시에 제거될 수 있는 것을 확인 할 수 있었다. 또한, 상기 버퍼막 패턴의 제거 이후에 기판 및 하부 전극의 표면 버퍼막 패턴의 식각 잔류물이 존재하지 않음을 확인할 수 있었다. 이에 따라, 상기 폴리실록산 조성물로 형성된 버퍼막 패턴은 커패시터 하부전극을 형성하는데 적용될 수 있다.
본 발명에 의하면, 상술한 패턴 형성 방법으로 형성되는 버퍼막 패턴은 약 6000 내지 10,000 수평균 분자량을 갖고, 상기 구조식 1로 표기되는 실록산 폴리머를 포함하고 있기 때문에 실리콘 산화막 패턴과 유사한 물성을 가질 수 있다. 이로 인해, 상기 버퍼막 패턴은 상기 도전막 패턴의 형성 이후에 습식 식각공정을 수행하여 상기 산화막 패턴과 함께 제거될 수 있다. 따라서, 상기 버퍼막 패턴을 이용한 패턴 형성은 반도체 소자의 패턴 및 커패시터의 제조공정의 단순화 및 공정 효율을 극대화시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 개구를 갖는 산화막 패턴이 형성된 기판을 마련하는 단계;
    상기 개구가 형성된 산화막 패턴 상에 균일한 두께를 갖는 도전막을 형성하는 단계;
    상기 도전막이 형성된 상기 산화막 패턴의 개구에 매몰되고, 하기 구조식 1로 표기되는 실록산 폴리머를 포함하는 버퍼막 패턴을 형성하는 단계; 및
    상기 버퍼막 패턴을 식각 마스크로 사용하여 상기 산화막 패턴 상의 도전막을 제거하는 단계를 포함하는 패턴 형성방법.
    Figure 112006093500704-pat00018
    ----------------[구조식 1]
    (상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, n은 양의 정수이다.)
  2. 제 1항에 있어서, 상기 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합하여 형성된 것을 특징으로 하는 패턴 형성방법.
    Figure 112006093500704-pat00019
    --------------[구조식 2]
    (상기 OR은 탄소수 1 내지 5의 알콕시기이다.)
  3. 제 2항에 있어서, 상기 실리콘 화합물은
    하기 구조식 3으로 표기되는 제1 실리콘 화합물과 물(H2O)을 반응시켜 하기 구조식 4로 표기되는 제2 실리콘 화합물을 형성하는 단계; 및
    상기 제2 실리콘 화합물을 알킬 알콜(ROH)을 반응시키는 단계를 수행하여 형성하는 것을 특징으로 하는 패턴 형성방법.
    Figure 112008002696993-pat00020
    -------[구조식 3]
    Figure 112008002696993-pat00021
    ----------[구조식 4]
  4. 제 1항에 있어서, 상기 실록산 폴리머는 6000 내지 10000의 수평균 분자량을 갖는 것을 특징으로 하는 패턴 형성방법.
  5. 제 1항에 있어서, 상기 실록산 폴리머는 1.2 내지 1.6의 PDI(PolyDispersity Index) 값을 갖는 것을 특징으로 하는 패턴 형성방법.
  6. 제 1항에 있어서, 상기 버퍼막 패턴은
    상기 도전막이 형성된 개구를 매몰하면서, 상기 산화막 패턴 상의 도전막을 덮는 예비 버퍼막을 형성하는 단계;
    상기 예비 버퍼막을 베이킹 처리하여 경화된 버퍼막을 형성하는 단계; 및
    상기 버퍼막을 식각하여 상기 산화막 패턴의 개구 내에 존재하는 버퍼막 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 패턴 형성방법.
  7. 제 6항에 있어서, 상기 예비 버퍼막은 상기 실록산 폴리머 2 내지 7중량% 및 유기 용매 93 내지 98중량%를 포함하는 폴리 실록산 조성물을 스핀 코팅하여 형성하는 것을 특징으로 하는 패턴 형성방법.
  8. 도전성 구조물이 형성된 기판 상에 도전성 구조물을 노출시키는 개구를 갖는 몰드막 패턴을 형성하는 단계;
    상기 개구가 형성된 몰드막 패턴 상에 균일한 두께를 갖는 도전막을 형성하는 단계;
    상기 도전막이 형성된 상기 몰드막 패턴의 개구에 매몰되고, 하기 구조식 1로 표기되는 실록산 폴리머를 포함하는 버퍼막 패턴을 형성하는 단계;
    상기 몰드막 패턴 상의 도전막을 제거하여 하부 전극을 형성하는 단계;
    상기 몰드막 패턴과 상기 버퍼막 패턴을 불화수소산을 포함하는 랄(LAL) 식 각액을 이용하여 동시에 제거하는 단계;
    상기 기판의 표면 및 하부 전극의 측벽에 유전막을 연속적으로 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
    Figure 112006093500704-pat00022
    ----------------[구조식 1]
    (상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, n은 양의 정수이다.)
  9. 제 8항에 있어서, 상기 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합하여 형성된 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
    Figure 112006093500704-pat00023
    --------------[구조식 2]
    (상기 RO는 탄소수 1 내지 5의 알콕시기이다.)
  10. 제 9항에 있어서, 상기 실리콘 화합물은
    하기 구조식 3으로 표기되는 제2 실리콘 화합물과 물(H2O)을 반응시켜 하기 구조식 4로 표기되는 제2 실리콘 화합물을 형성하는 단계; 및
    상기 제2 실리콘 화합물과 알킬 알콜(ROH)을 반응시키는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
    Figure 112006093500704-pat00024
    -------[구조식 3]
    Figure 112006093500704-pat00025
    ----------[구조식 4]
  11. 제 8항에 있어서, 상기 실록산 폴리머는 6000 내지 10000의 수평균 분자량을 갖고, 1.2 내지 1.6의 PDI(PolyDispersity Index) 값을 갖는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  12. 제 8항에 있어서, 상기 버퍼막 패턴은
    상기 기판 상에 실록산 폴리머 2 내지 7중량% 및 유기 용매 93 내지 98중량%를 포함하는 폴리 실록산 조성물을 스핀 코팅하여 상기 개구를 매몰하면서, 상기 몰드막 패턴 상에 도전막을 덮는 예비 버퍼막을 형성하는 단계;
    상기 예비 버퍼막을 160 내지 240℃의 온도에서 경화시켜 버퍼막을 형성하는 단계; 및
    상기 버퍼막을 식각하여 상기 도전막이 형성된 개구 내에 존재하는 버퍼막 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  13. 제 8항에 있어서, 상기 몰드막은 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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