KR20160057340A - 자기 조립 패턴을 사용하는 메모리 커패시터 구조체를 형성하는 방법 - Google Patents

자기 조립 패턴을 사용하는 메모리 커패시터 구조체를 형성하는 방법 Download PDF

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Abstract

커패시터 구조체 및 기판 상에 그것을 형성하는 방법이 설명된다. 커패시터 구조체는 절연체 보유 물질 내에 형성된 복수의 커패시터 전극, 및 상기 복수의 커패시터 전극과 접촉하는 칼라 층 구조체를 갖는 기판을 포함하고, 상기 칼라 층 구조체는 상기 복수의 커패시터 전극을 상호접속하고 언가이드된 무작위 자기 조립 패턴을 갖는 개구들을 통해 상기 하부 절연체 보유 물질을 노출한다. 또한, 상기 절연체 보유 물질은 상기 커패시터 구조체로부터 제거될 수 있다. 상기 방법은 자기 조립 공정을 사용하여 상호접속 칼라 층 구조체를 형성하는 단계를 포함한다.

Description

자기 조립 패턴을 사용하는 메모리 커패시터 구조체를 형성하는 방법{METHOD OF FORMING A MEMORY CAPACITOR STRUCTURE USING A SELF-ASSEMBLY PATTERN}
본 발명은 커패시터 구조체 및 기판 상에 커패시터 구조체를 형성하는 방법에 관한 것이다.
커패시터들은 예를 들어, DRAM 및 다른 메모리 회로에서, 집적 회로들의 제조에 일반적으로 사용된 한가지 유형의 소자이다. 커패시터는 비도전 유전 영역에 의해 분리된 2개의 도전성 전극들로 구성된다. 집적 회로 밀도가 증가함에 따라, 커패시터 면적이 감소함에도 불구하고 충분히 높은 저장 커패시턴스를 유지하고자하는 도전이 계속되고 있다. 밀도의 증가는 전형적으로 커패시터들의 수직 치수에 비해 커패시터들의 수평 치수의 더 많은 감소를 초래하였다. 많은 경우들에서, 커패시터들의 수직 치수가 증가하였다.
커패시터들을 제조하는 한가지 방식은 커패시터 저장 노드 전극이 그 안에 형성되는 절연성 물질을 초기에 형성하는 것이다. 예를 들어, 개개의 커패시터들을 위한 커패시터 전극 개구들의 어레이는 이러한 절연성 커패시터 전극-형성 물질 내에 제조될 수 있고, 그 예의 물질은 인 및 붕소 중 하나 또는 둘 다로 도핑된 이산화 실리콘이다. 커패시터 전극 개구들은 에칭에 의해 형성될 수 있다. 절연성 물질 내에, 특히 개구들이 깊은 경우에 이러한 개구들을 에칭하는 것은 어려울 수 있다.
또한, 개개의 커패시터 전극들이 개구들 내에 형성된 후에 커패시터 전극-형성 물질의 대부분 그렇지 않으면 모두를 에칭 제거하는 것이 보통 바람직할 수 있다. 이러한 제거는 전극들의 외부 측벽 표면들이 형성된 커패시터들을 위해 증가된 면적 및 나아가 증가된 커패시턴스를 제공하게 한다. 그러나, 깊은 개구들 내에 형성된 커패시터 전극들은 보통 그에 대응하여 폭보다는 길이가 훨씬 더 길어지는데, 즉, 큰 종횡비 특징이 된다. 이것은 다른 것들 중에서, (i) 외부 측벽 표면들을 노출하는 에칭 동안, (ii) 기판의 이동 동안, 및/또는 (iii) 커패시터 유전체 층 및/또는 외부 커패시터 전극 층의 피착 동안 커패시터 전극들의 토플링(toppling)에 이르게 할 수 있다. 구조적 지지를 제공하는 기술들은 전극들의 토플링을 방지하기 위해 커패시터 전극들의 제조와 통합되는 것이 요구된다.
본 발명의 실시예들은 커패시터 구조체 및 기판 상에 커패시터 구조체를 형성하는 방법에 관한 것이다.
실시예에 따르면, 커패시터 구조체 및 기판 상에 그것을 형성하는 방법이 설명된다. 커패시터 구조체는 절연체 보유 물질 내에 형성된 복수의 커패시터 전극, 및 상기 복수의 커패시터 전극과 접촉하는 칼라(collar) 층 구조체를 갖는 기판을 포함하고, 상기 칼라 층 구조체는 상기 복수의 커패시터 전극을 상호접속하고 언가이드된(unguided) 무작위 자기 조립 패턴을 갖는 개구들을 통해 상기 하부 절연체 보유 물질을 노출한다. 또한, 상기 절연체 보유 물질은 상기 커패시터 구조체로부터 제거될 수 있다. 상기 방법은 자기 조립 공정을 사용하여 상호접속 칼라 층 구조체를 형성하는 단계를 포함한다.
다른 실시예에 따르면, 커패시터 구조체를 형성하는 방법이 설명된다. 이 방법은 절연체 보유 물질 내에 형성된 복수의 커패시터 전극을 갖는 기판을 제공하는 단계를 더 포함하고, 상기 기판은 상기 복수의 커패시터 전극과 접촉하는 칼라 층을 더 포함한다. 상기 방법은 제2 영역으로부터 상 분리된 제1 영역을 갖는 자기 조립된 중합체 층을 상기 칼라 층 상에 준비하는 단계; 상기 기판 상에 언가이드된 무작위 자기 조립 패턴을 형성하기 위해 상기 자기 조립된 중합체 층의 상기 제2 영역을 유지하면서 상기 자기 조립된 중합체 층의 상기 제1 영역을 선택적으로 제거하는 단계; 및 상기 하부 절연체 보유 물질을 노출하는 것을 통해 거기에 개구들을 갖는 상기 복수의 커패시터 전극을 상호접속하는 칼라 층 구조체를 만들기 위해 상기 칼라 층 안으로 및 이를 통해 상기 언가이드된 무작위 자기 조립 패턴을 전사하는 단계를 포함한다.
다른 실시예에 따르면, 커패시터 구조체가 설명된다. 커패시터 구조체는 절연체 보유 물질 내에 형성된 복수의 커패시터 전극, 및 상기 복수의 커패시터 전극과 접촉하는 칼라 층 구조체를 갖는 기판을 포함하고, 상기 칼라 층 구조체는 상기 복수의 커패시터 전극을 상호접속하고 언가이드된 무작위 자기 조립 패턴을 갖는 개구들을 통해 상기 하부 절연체 보유 물질을 노출한다.
또 다른 실시예에 따르면, 커패시터 구조체가 설명된다. 커패시터 구조체는 복수의 커패시터 전극, 및 상기 복수의 커패시터 전극과 접촉하는 칼라 층 구조체를 갖는 기판을 포함하고, 상기 칼라 층 구조체는 언가이드된 무작위 자기 조립 패턴을 갖는 것을 통해 거기에 개구들을 제공하면서 상기 복수의 커패시터 전극을 상호접속한다.
첨부 도면에서,
도 1a 내지 1j는 커패시터 구조체를 형성하는 방법을 도시한 일련의 단면도 및 상면도를 제공한다.
도 2a 내지 2f는 실시예에 따른 커패시터 구조체를 형성하는 방법을 도시한 일련의 단면도 및 상면도를 제공한다.
도 3은 실시예에 따른 커패시터 구조체를 형성하는 방법을 도시한 플로우 차트를 제공한다.
다음의 설명에서, 설명의 목적을 위해 제한적이 아니고, 특정한 상세들이 커패시터 구조체의 특정한 기하 구조, 다양한 소자들 및 거기에 사용된 공정들의 설명과 같이 기술된다. 그러나, 본 발명은 이들 특정한 상세들로부터 벗어난 다른 실시예들에서 실시될 수 있다는 것을 이해하여야 한다.
유사하게, 설명의 목적을 위해, 구체적인 수들, 물질들 및 구성들이 본 발명의 철저한 이해를 제공하기 위해 기술된다. 그럼에도 불구하고, 본 발명은 구체적인 상세들 없이 실시될 수 있다. 또한, 도면에 도시한 다양한 실시예들은 예시적인 표시들이고 반드시 실제 크기에 맞게 도시되지 않는다는 것을 이해할 것이다.
다양한 동작들이 본 발명을 이해하는데 있어서 가장 도움이 되는 방식으로, 차례로 다중의 분리된 동작들로서 설명될 것이다. 그러나, 설명의 순서는 이들 동작이 필수적으로 순서에 의존한다는 것을 함축하는 것으로서 해석되어서는 안된다. 특히, 이들 동작은 제시의 순서대로 수행될 필요는 없다. 설명된 동작들은 설명된 실시예들과 다른 순서로 수행될 수 있다. 다양한 부가적인 동작들이 수행될 수 있고/있거나 설명된 동작들은 부가적인 실시예들에서 생략될 수 있다.
여기에 사용된 것과 같은 "기판"은 일반적으로 본 발명에 따라 처리된 물체를 말한다. 기판은 장치의 어떤 물질 부분 또는 구조체, 특히 반도체 또는 다른 전자 장치를 포함할 수 있고, 예를 들어, 박막과 같은 베이스 기판 상에 또는 그 위에 있는 반도체 웨이퍼 또는 층과 같은 베이스 기판 구조체일 수 있다. 기판은 통상적인 실리콘 기판 또는 반도체 물질의 층을 포함하는 다른 벌크 기판일 수 있다. 여기서 사용된 바와 같이, "벌크 기판"이란 용어는 실리콘 웨이퍼뿐만 아니라, 실리콘-온-사파이어("SOS") 기판 및 실리콘-온-글래스("SOG") 기판, 베이스 반도체 기반 상의 실리콘의 에피택셜 층들, 및 실리콘-게르마늄, 게르마늄, 갈륨 비소, 갈륨 질화물, 및 인듐 인화물과 같은 다른 반도체 또는 광전자 물질들을 의미하고 포함한다. 기판은 도핑되거나 도핑되지 않을 수 있다. 그러므로, 기판은 어떤 특정한 베이스 구조체, 하부층 또는 상부층, 패턴되거나 패턴되지 않은 층들에 한정되는 것이 아니고, 오히려 어떤 그러한 층 또는 베이스 구조체, 및 층들 및/또는 베이스 구조체들의 어떤 조합을 포함하는 것으로 고려된다. 아래의 설명은 기판들의 특정한 유형들을 참조할 수 있지만, 이것은 단지 예시의 목적이지 제한하는 것은 아니다.
여기에 사용된 바와 같이, "방사 감지 물질"라는 용어는 포토레지스트와 같은 감광 물질을 의미하고 포함한다.
여기에 사용된 바와 같이, "중합체 블록"이란 용어는 단일 타입(즉, 동종 중합체 블록) 또는 구조상의 단위들의 다중 타입들(즉, 공중합체 블록)의 다중 단량체 단위들의 훨씬 더 긴 길이의 더 큰 중합체의 부분을 형성하고, 상 분리가 일어나기에 충분한 유사하지 않은 단량체 타입들의 다른 중합체 블록들인 χN을 나타내는 소정의 길이의 연속하는 중합체 사슬 내로의 그룹핑을 의미하고 포함한다. χ는 플로리-허긴스(Flory-Huggins)의 상호작용 파라미터이고, N은 블록 공중합체의 총 중합도이다. 본 발명의 실시예들에 따르면, 더 큰 공중합체 내의 적어도 하나의 다른 중합체 블록을 갖는 하나의 중합체 블록의 χN 값은 약 10.5 이상일 수 있다.
여기에 사용된 바와 같이, "블록 공중합체"라는 용어는 각각의 사슬이 위에 정의된 것과 같은 2개 이상의 중합체 블록들을 포함하고 블록들 중 적어도 2개가 상 분리하기 위해 그들 블록들을 위한 충분한 격리 강도(예를 들어, χN>10.5)인 사슬들로 구성된 중합체를 의미하고 포함한다. 광범위한 블록 중합체들은 여기서 다이-블록 공중합체들(즉, 2개의 중합체 블록(AB)을 포함하는 중합체), 트리-블록 공중합체들(즉, 3개의 블록(ABA 또는 ABC)을 포함하는 중합체), 멀티-블록 공중합체들(즉, 3개보다 많은 블록(ABCD, 등)을 포함하는 중합체), 및 이들의 조합들을 포함하는 것으로 고려된다.
여기에 사용된 바와 같이, "미세 상 분리" 및 "미세 상 격리"라는 용어들은 블록 공중합체의 동종 블록들이 상호 집합하고, 이종 블록들이 분리된 영역들 내로 분리하는 특성들을 의미하고 포함한다. 벌크에서, 블록 공중합체들은 다양한 영역 형상들을 갖는 순서화된 또는 비순서화된 모폴로지로 자기 조립할 수 있고, 블록 공중합체의 분자량은 형성된 미세 영역들의 크기를 좌우한다.
자기 조립된 블록 공중합체 모폴로지의 영역 크기 또는 피치 주기(Lo)는 패터닝된 구조체의 임계 치수들을 설계하기 위한 기반으로서 사용될 수 있다. 유사하게, 블록 공중합체의 중합체 블록들 중 하나를 선택적으로 에칭 제거한 후에 남은 특징의 치수인 구조 주기(Ls)는 패터닝된 구조체의 임계 치수를 설계하기 위한 기반으로서 사용될 수 있다. 블록 공중합체를 구성하는 중합체 블록들 각각의 길이들은 그들 블록 공중합체들의 중합체 블록들에 의해 형성된 영역들의 크기들에 대한 고유한 제한일 수 있다. 예를 들어, 중합체 블록들 각각은 영역들의 원하는 패턴 내로의 자기 조립을 용이하게 하는 길이로 선택될 수 있고, 더 짧은 및/또는 더 긴 공중합체들은 원하는 대로 자기 조립할 수 없다.
여기에 사용된 바와 같이, "어닐링" 또는 "어닐"이라는 용어는 블록 공중합체의 2개 이상의 다른 중합 블록 성분들 간의 충분한 미세 상 격리가 중합체 블록들로부터 형성된 반복 구조 단위들에 의해 정의된 순서화된 패턴을 형성하게 하도록 블록 공중합체의 처리를 의미하고 포함한다. 본 발명에서의 블록 공중합체의 어닐링은 열적 어닐링(진공 또는 불활성 분위기에서, 질소 또는 아르곤 등), 솔벤트 증기 처리 어닐링(상온에서 또는 그 이상), 초임계 액체 처리 어닐링, 또는 흡수 기반 어닐링(예를 들어, 광학 베이킹)을 포함하지만, 이들에 제한되지 않는 본 기술에 공지된 다양한 방법들에 의해 달성될 수 있다. 구체적인 예로서, 블록 공중합체의 열적 어닐링은 이후 보다 상세히 설명되는 바와 같이, 유리 전이 온도(Tg) 위이지만, 블록 공중합체의 저하 온도(Td) 아래인 상승된 온도에 블록 중합체를 노출시킴으로써 수행될 수 있다. 여기에 설명되지 않는 다른 통상적인 어닐링 방법들이 또한 이용될 수 있다.
블록 공중합체들이 자기 조직화하는 능력은 마스크 패턴들을 형성하기 위해 사용될 수 있다. 블록 공중합체들은 2개 이상의 화학적으로 구별되는 블록들로 형성된다. 예를 들어, 각각의 블록은 다른 단량체로 형성될 수 있다. 블록들은 혼합되지 않거나 열역학적으로 비호환성이고, 예를 들어, 하나의 블록은 극성일 수 있고 다른 블록은 비극성일 수 있다. 열역학적 효과들로 인해, 공중합체들은 전체적으로 시스템의 에너지를 최소화하기 위해 용액에서 자기 조직화할 것이고; 전형적으로, 이것은 예를 들어, 공중합체들이 서로에 대해 이동하게 하여, 유사한 블록들이 함께 집합함으로써, 각각의 블록 타입들 또는 종들을 포함하는 교대하는 영역들을 형성한다. 예를 들어, 공중합체들이 극성(예를 들어, 유기 금속 함유 중합체들) 및 비극성 블록들(예를 들어, 탄화수소 중합체들)로 형성되면, 블록들은 비극성 블록들이 다른 비극성 블록들과 합쳐지고 극성 블록들이 다른 극성 블록들과 합쳐지도록 분리할 것이다. 블록 공중합체들은 블록들이 특정한 개개의 분자들의 이동을 유도하도록 외부 힘의 실제 인가 없이 패턴을 형성하기 위해 이동할 수 있기 때문에 자기 조립 물질로서 설명될 수 있지만, 열은 전체적으로 분자들의 집단의 이동의 비율을 증가시키도록 가해질 수 있다는 것을 알 것이다.
위에 기재된 바와 같이, 현재의 커패시터 구조체들의 극도의 종횡비, 그들의 조밀한 간격, 및 구조적 지지의 결핍은 집적화 동안 과제가 된다. 예를 들어, 제1 전극을 위한 지지 물질을 제거하기 위한 에칭 공정 및/또는 커패시터 유전체 또는 제2 전극을 형성하기 위한 후속하는 피착 공정들은 똑바른 단독으로 서 있는 커패시터 구조체를 토플시킬 수 있다. 그러므로, 커패시터 구조체들을 형성하기 위한 예시적인 실시예들이 제공되고 설명된다.
이제 도면을 참조하면, 유사한 참조 번호는 여러 도면에 걸쳐 동일한 또는 대응하는 부분들을 표시한다. 도 1a 내지 1j는 커패시터 구조체(100)를 형성하는 방법을 도시한다. 본 기술의 통상의 기술자가 이해하는 바와 같이, 메모리 회로 내의 커패시터들의 제조는 커패시터 어레이 영역 내에 커패시터들의 어레이를 형성하는 것을 포함할 수 있다. 제어 또는 다른 회로 영역은 자주 커패시터 어레이 영역으로부터 변위되고, 기판은 커패시터 어레이 영역과 제어 또는 다른 회로 영역 사이의 개입 영역을 포함할 수 있다. 일부 예들에서, 트렌치는 커패시터 어레이 영역과 다른 회로 영역 사이의 개입 영역 내에 형성된다. 이러한 트렌치는 그 안에 분리된 커패시터 전극들이 수용되는 커패시터 어레이 영역 내의 개구들의 제조와 동시에 형성될 수 있다. 그러나, 간단히 하기 위해, 도면은 여기에 설명된 방법에 따라 형성된 예시적인 커패시터 구조체들의 도시에 촛점을 둔다.
도 1a 및 1b에 도시한 바와 같이, 단면도(도 1a) 및 상면도(도 1b)가 커패시터 구조체(100)의 제조의 초기 단계 동안의 기판(110)으로 제공된다. 기판(110)은 벌크 실리콘 기판, 단결정 실리콘(도핑 또는 도핑되지 않음) 기판, 반도체-온-절연체(SOI) 기판, 또는 예를 들어 다른 Ⅲ/Ⅴ 또는 Ⅱ/Ⅵ 화합물 반도체, 또는 그것의 어떤 조합뿐만 아니라, Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP를 포함하는 임의의 다른 반도체 기판을 포함할 수 있다. 기판(110)은 임의의 크기일 수 있는데, 예를 들면, 200 mm(밀리미터) 기판, 300 mm 기판, 또는 훨씬 더 큰 기판일 수 있다.
절연제 보유 물질(120)은 조성에 있어서 동종 또는 이종일 수 있다. 예를 들어, 절연체 보유 물질(120)은 도핑되거나 도핑되지 않는 실리콘, 탄소, 폴리이미드 및 실리콘 산화물과 같은 산화물 중 하나 이상을 포함할 수 있다. 바람직하게는, 절연체 보유 물질(120)은 다결정 실리콘(폴리실리콘) 또는 실리콘 산화물이다. 절연체 보유 물질의 예시적인 두께는 약 1,000옹스트롬 내지 약 20,000옹스트롬의 범위에 있을 수 있다.
도 1c 및 도 1d에 도시한 바와 같이, 단면도(도 1c) 및 상면도(도 1d)가 절연체 보유 물질(120) 내의 커패시터 개구들(125)의 제조가 이어지는 기판(110) 상에 형성된 커패시터 구조체(100)로 제공된다. 커패시터 개구들(125)은 직경 및 높이로 특징지워지는 원통형 형상을 가질 수 있다. 예를 들어, 높이 대 직경의 비로 측정된, 적어도 하나의 커패시터 개구(125)의 종횡비는 5 대 1을 초과할 수 있거나, 그것은 10 대 1, 또는 심지어 100 대 1을 초과할 수 있다. 커패시터 개구들(125)은 포토리소그래피 및 하나 이상의 에칭 공정을 사용하여 형성될 수 있다. 실리콘 산화물을 이방성 에칭할 때, 예를 들어, 할로겐화 탄소 또는 할로메탄 가스(예를 들어, CxFyHz, 여기서 x 및 y는 0보다 큰 실수이고, z는 0 이상의 실수임)를 사용하는 건식 플라즈마 공정. 부가적으로, 폴리실리콘을 이방성 에칭할 때, 예를 들어, 할로겐 함유 또는 할로겐화물 가스(예를 들어, HBr, Cl2, SF6, NF3 등)를 사용하는 건식 플라즈마 에칭 공정. O2와 같은 첨가 가스가 또한 포함될 수 있다.
도 1e 및 1f에 도시한 바와 같이, 단면도(도 1e) 및 상면도(도 1f)는 커패시터 개구들(125) 내의 복수의 커패시터 전극(130)의 형성이 이어지는 기판(110) 상에 형성되는 커패시터 구조체(100)로 제공된다. 커패시터 개구들(125)은 커패시터 전극(130)과 나란히 될 수 있고, 절연체 충전 물질(132)로 채워지고, 위에 덮여진 것은 도 1e에 도시된 바와 같이, 절연체 보유 물질(120)의 상부 표면까지 평탄화될 수 있다. 도시하지 않았지만, 커패시터 전극들(130)은 기판(110) 상에 제조된 각각의 노드 위치들과의 도전성 전기적 접속으로 절연체 보유 물질(120)의 커패시터 개구들(125) 내에 형성되었다. 절연체 충전 물질(132)은 절연체 보유 물질(120)과 조성이 동일하거나 동일하지 않을 수 있다. 절연체 충전 물질(132)은 도핑되거나 도핑되지 않은 실리콘, 탄소, 폴리이미드, 실리콘 산화물과 같은 산화물 중 하나 이상을 포함할 수 있다. 바람직하게는, 절연체 충전 물질(132)은 다결정 실리콘(폴리실리콘) 또는 실리콘 산화물이다.
커패시터 전극들(130)은 동종 또는 이종일 수 있고, 그들은 원통형 형상을 갖는 고체의 기둥형을 포함하지만, 이에 제한되지 않은 임의의 적합한 형상(들)으로 될 수 있다. 대안적으로, 도 1e에 도시한 바와 같이, 커패시터 전극들(130)은 원통형 캔들 또는 위로 열린 용기들일 수 있다. 위에 기재된 바와 같이, 커패시터 전극들(130)은 커패시터 개구들(125) 위에 채우기 위해 하나 이상의 도전성 물질을 피착하고, 이후 적어도 절연체 보유 물질(120)의 외곽 표면까지 도전성 물질을 평탄화함으로써 형성될 수 있다. 피착 공정은 물리적 증착(PVD), 화학적 증착(CVD), 또는 원자층 피착(ALD), 또는 이들의 조합들을 포함할 수 있다. 예시적인 도전성 물질들은 티타늄, 티타늄 질화물 및 루테늄, 및 이들의 조합들을 포함한다.
도 1g 및 1h에 도시한 바와 같이, 단면도(도 1g) 및 상면도(도 1h)가 칼라 층(140)이 커패시터 전극들(130)에 접촉하여 형성하는 것이 이어지는 기판(110) 상에 형성되는 커패시터 구조체(100)로 제공된다. 칼라 층(140)은 스핀-온 또는 증착된 층일 수 있다. 예를 들어, 칼라 층(140)은 CVD 기술들을 사용하여 피착될 수 있다. 칼라 층(140)은 실리콘 함유 또는 탄소 함유 물질을 포함할 수 있다. 한 예로서, 칼라 층(140)은 실리콘 질화물이다.
통상적인 리소그래픽 기술들을 사용하여, 칼라 층(140)은 커패시터 전극들(130)의 구조적 지지를 만들고, 절연체 충전 물질(132)뿐만 아니라, 절연체 보유 물질(120)을 노출하도록 패턴될 수 있다. 포토리소그래피는 마스크 상의 기하하적 형상들 및 패턴들을 반도체 웨이퍼의 표면에 전사함으로써 반도체 집적 회로를 제조하는 데 사용된 표준 기술이다. 현재 수준의 기술의 포토리소그래피 툴들은 최소 특징 크기들을 약 25㎚ 이하로 줄이는 것을 가능하게 한다.
도 1i 및 1j에 도시한 바와 같이, 단면도(도 1i) 및 상면도(도 1j)가 기판(10) 상의 커패시터 구조체(100)에 구조적 지지를 제공하는 칼라 층(140)을 패터닝하는 통상적인 방법을 도시하기 위해 제공된다. 거기서, 칼라 층(140)은 개방 패턴(142)으로 칼라 패턴(144)을 생성하기 위해 통상적인 리소그래픽 기술들을 사용하여 패터닝된다. 리소그래픽 기술은 칼라 층의 상부 표면에 방사 감지 물질을 도포하는 것을 포함할 수 있다. 반사 방지 코팅(ARC)과 같은, 하나 이상의 중간 층들은 방사 감지 물질과 칼라 층(140) 사이에 배치될 수 있다. 그 다음에, 트랙 모듈 내의 현상이 따르는, 포토리소그래피 모듈 내의 패턴 노출은 칼라 패턴을 만들 수 있다. 그러나, 커패시터들의 물리적 크기의 감소뿐만 아니라, 그들의 간격의 감소로, 높은 해상도 리소그래피가 커패시터 전극들(130)과 접촉하여 칼라 패턴(144)을 정확하고 정밀하게 위치 설정하는 데 요구된다. 그리고, 이 요구는 패턴 공정을 극도로 도전 과제로 만든다.
이제, 위에 기재된 패터닝 과제들을 극복하기 위해, 다른 것들 중에서, 커패시터 구조체(200)를 형성하는 방법은 실시예에 따라, 도 2a 내지 도 2f, 및 도 3에서 설명된다. 이 방법은 플로우 차트 300에 나타내고, 절연체 보유 물질(120) 내에 형성된 복수의 커패시터 전극(130)을 갖는 기판(110)을 제공하는 310에서 시작되고, 여기서 기판(100)은 복수의 커패시터 전극(130)과 접촉하는 칼라 층(140)을 더 포함한다.
도 2a 및 2b에 도시한 바와 같이, 단면도(도 2a) 및 상면도(도 2b)가 구조적 지지를 제공하고 절연체 충전 물질(132)뿐만 아니라, 절연체 보유 물질(120)을 노출시키기 위해 자기 조립된 중합체 층(150)을 사용하여 칼라 층(140)의 패터닝을 도시하기 위해 제공된다. 312에서, 자기 조립된 블록 공중합체 층을 포함할 수 있는, 자기 조립된 중합체 층(150)은 칼라 층(140) 상에 준비되고, 자기 조립된 중합체 층(150)은 제2 중합체 블록으로 구성된 제2 영역(154)으로부터 상 분리된 제1 중합체 블록으로 구성된 제1 영역(152)을 갖는다. 그 다음에, 314에서, 자기 조립된 중합체 층(150)의 제1 영역(152)은 기판(110) 상에 언가이드된 무작위 자기 조립 패턴(155)을 형성하기 위해 자기 조립된 중합체 층(150)의 제2 영역(154)을 보유하면서 선택적으로 제거된다.
자기 조립 동안, 블록 공중합체들은 수십 나노미터 또는 심지어 10㎚ 미만의 치수를 갖는 순서화된 화학적으로 구별되는 영역들을 형성하기 위해 다른 화학적 성질의 공중합체 블럭들의 상 분리를 야기하는 소정의 온도(순서-비순서 전이 온도 TOD) 아래의 순서-비순서 전이를 겪는 화합물들이다. 영역들의 크기 및 형상은 공중합체의 다른 블록 타입들의 분자량 및 조성을 조작함으로써 제어될 수 있다. 영역들 간의 계면들은 1㎚ 내지 5㎚ 정도의 폭을 가질 수 있고 공중합체의 블록들의 화학적 조성의 수정에 의해 조작될 수 있다.
블록 공중합체는 블록들의 체적 비율들, 각각의 블록 타입 내의 중합도(즉, 각각의 해당 블록 내의 각각의 해당 타입의 단량체들의 수), 솔벤트의 선택적 사용과 표면 상호작용에 따라, 자기 조립에 대한 많은 다른 상들을 형성할 수 있다. 물리적 또는 화학적 가이던스 없이 박막 내에 적용될 때, 블록 공중합체들의 상 분리는 도 2a의 상면도에 도시된 무작위 언가이드된 패턴(예를 들어, "핑거 프린트형" 패턴)에 이르게 할 수 있다.
블록 공중합체는 예를 들어, 스핀-온 코팅, 스핀 캐스팅, 브러시 코팅 또는 증착을 포함하는 다양한 방법들에 의해 피착될 수 있다. 예를 들어, 블록 공중합체는 유기 솔벤트, 또는 톨루엔과 같은 캐리어 솔벤트 내의 용액으로서 제공될 수 있다. 블록 공중합체의 용액은 층이 진 구조에 도포될 수 있고 후속하여 캐리어 솔벤트는 블록 공중합체를 제공하기 위해 제거된다. 본 발명이 이론에 의해 한정되지 않지만, 다른 블록 종들이 물질들의 영역 분리와 유사한 공정에서 열역학적인 고려들로 인해 미세 상 분리 및 자기 집합을 겪는 것으로 이해된다는 것을 알 것이다.
자기 조립된 중합체 층(150)을 형성하는 동안에 영역들의 미세 상 분리는 복수의 교대하는 영역들, 즉, 제1 및 제2 영역들 내로의 블록 공중합체의 자기 조립을 용이하게 하는 어닐링 조건들에 노출함으로써 달성된다. 어닐링 공정의 온도는 블록 공중합체들에의 악영향을 방지하기에 충분히 낮도록 선택될 수 있다. 어닐은 일부 실시예들에서 약 150℃ 미만, 약 300℃ 미만, 약 250℃ 미만, 약 200℃ 미만, 또는 약 180℃의 온도에서 수행될 수 있다. 다른 실시예에 따르면, 어닐링 공정은 어닐링 온도를 일반적으로 감소시키는, 솔벤트 어닐을 포함할 수 있다. 전통적인 솔벤트 어닐링 방법들이 사용될 수 있다.
한 양태에 따르면, 블록 공중합체의 유기 중합체 블록을 산화 또는 태우지 않고 보다 빠른 어닐링 시간을 가능하게 하기 위해, 어닐링은 약 1시간 미만의 어닐 시간에 약 250℃보다 큰 어닐링 온도에서 낮은 산소 분위기에서 수행될 수 있다. 여기에 사용된 바와 같이, 낮은 산소 분위기는 약 50ppm 산소 미만을 포함한다. 예를 들어, 낮은 산소 분위기는 약 45ppm 미만, 약 40ppm 미만, 약 35ppm 미만, 약 30ppm 미만, 약 25ppm 미만, 약 20ppm 미만, 또는 그 사이의 범위들을 포함할 수 있다. 부가적으로, 낮은 산소 분위기 어닐링 방법들은 열 담금질 방법들에 의해 달성될 수 있다.
어닐 시간은 약 몇 시간 내지 약 1분의 범위에 있을 수 있다. 예를 들어, 250℃ 보다 높은 온도에서의 어닐링 시간은 약 1시간 내지 약 2분, 약 30분 내지 약 2분, 또는 약 5분 내지 2분의 범위에 있을 수 있다.
한 실시예에 따르면, 어닐링 온도는 약 260℃ 내지 약 350℃의 범위 내에 있을 수 있고, 낮은 산소 분위기는 약 40ppm 산소 미만을 포함할 수 있다. 예를 들어, 블록 공중합체(180)의 층은 약 1분 내지 약 5분 동안의 약 40ppm 산소 미만에서 310℃의 어닐딜 조건들에 노출될 수 있다.
블록 공중합체의 한 예는 폴리스티렌-b-폴리(메틸 메타크릴레이트)(PMMA)이다. 그러나, 폴리스티렌(PS) 패턴 뒤에 남기기 위해 폴리스티렌-b-폴리(메틸 메타크릴레이트)(PS-b-PMMA) 층으로부터 PMMA 부분을 제거할 때, 통상적인 에칭 기술들이 적용되었다. 양쪽 물질의 유기 성질, 및 그들의 화학적 유사성으로 인해, 적합한 에치 선택성으로 에치 화학을 개발하는 것이 과제로 되고 있다.
도 2c(단면도) 및 2d(상면도)에 도시한 바와 같이, 자기 조립된 중합체 층(150) 내의 적어도 하나의 상(제1 영역(152))의 선택적 제거가 적어도 다른 상(즉, 제2 영역(154))에서의 기판(110) 상에 뒤에 남기기 위해 건식 이방성 에칭을 사용하여 수행된다. 건식 이방성 에칭 동안에, 플라즈마 에칭 공정이 이용될 수 있고, 플라즈마는 전자들을 가열하고 공정 조성의 원자 및/또는 분자 성분들의 후속적인 이온화 및 해리를 야기하기 위해 공정 조성에, 무선 주파수(RF) 전력과 같은 전자기 에너지(EM) 에너지를 결합시킴으로써 공정 조성으로부터 형성된다. 일련의 건식 에칭 공정들을 사용하여, 초기 패턴은 자기 조립된 중합체 층(150) 내에 형성될 수 있고, 그 후 하부 층들에의 패턴의 전사가 이어진다. 그렇게 하기 위해서, 다른 물질(들)에 대한 한 물질의 선택적 제거가 필요하다. 한 실시예에서, 공정 조성은 O, O2, O3, CO, CO2, NO, N2O, NO2 등과 같은 산소 함유 가스, 및 Ar 또는 He와 같은 희가스를 포함할 수 있다. 공정 조성은 할로겐 함유 가스 및 C와 H; C, H, 및 F; 또는 N과 F를 갖는 선택적인 첨가 가스를 원자 성분들로서 더 포함할 수 있다. 할로겐 함유 가스는 Cl2, Br2, Hbr, HCl, 및 BCl3으로 이루어진 그룹으로부터 선택된 하나 이상의 가스를 포함할 수 있다. RF 전력은 펄스되거나 되지 않을 수 있다.
도 2e(단면도) 및 2f(상면도), 및 도 3에 도시한 바와 같이, 316에서 언가이드된 무작위 자기 조립 패턴(144)은 하부 절연체 보유 물질(120)을 노출하는 것을 통하여 거기에 개구들(155)을 갖는 복수의 커패시터 전극(130)을 상호접속하는 칼라 층 구조체(145)를 만들기 위해 칼라 층(140) 안으로 및 이를 통해 전사된다. 그 다음에, 자기 조립된 중합체 층(160)의 어떤 잔여 부분이 제거될 수 있다.
패터닝 공정은 건식 플라즈마 에칭 공정을 포함할 수 있다. 공정 조성은 자기 조립된 중합체 층(160) 및 하부 절연체 보유 물질(120)을 최소한으로 에칭하면서, 칼라 층(140)을 선택적으로 에칭하도록 선택된다. 한 예로서, 이방성 에칭 실리콘 질화물을 에칭할 때, 예를 들어 할로겐화 탄소 또는 할로메탄 가스(예를 들어, CxFyHz, 여기서 x 및 y는 0보다 큰 실수이고, z는 0 이상인 실수임)를 사용하는 건식 플라즈마 에칭 공정.
칼라 층 구조체(145)가 준비되고 나서, 절연체 보유 물질(120)의 적어도 일부, 및 선택적으로 절연체 충전 물질(132)이 칼라 층 구조체(145) 내의 개방 패턴(155)의 개구들을 통해 제거된다. 도시하지 않았지만, 그 다음에, 커패시터 유전체 층은 커패시터 유전체의 역할을 하기 위해 복수의 커패시터 전극(130) 위에 형성될 수 있다. 그리고, 적어도 하나의 제2 커패시터 전극은 커패시터 구조체를 완성하기 위해 캐피시터 유전체 층 위에 형성될 수 있다.
본 발명의 단지 소정의 실시예들이 위에 상세히 설명되었지만, 본 기술의 통상의 기술자들은 본 발명의 신규한 교시들 및 장점들에서 실질적으로 벗어나지 않고서 실시예들에서 많은 수정이 이루어질 수 있다는 것을 쉽게 알 것이다. 따라서, 이러한 수정은 본 발명의 범위 내에 포함되는 것으로 의도된다.

Claims (20)

  1. 커패시터 구조체를 형성하는 방법으로서,
    절연체 보유 물질 내에 형성된 복수의 커패시터 전극들을 갖고, 이 복수의 커패시터 전극들과 접촉하는 칼라(collar) 층을 더 포함하는 기판을 제공하는 단계;
    제2 영역으로부터 상 분리된(phase-separated) 제1 영역을 갖는 자기 조립된 중합체 층을 상기 칼라 층 상에 준비하는 단계;
    상기 기판 상에 언가이드된(unguided) 무작위 자기 조립 패턴을 형성하기 위해 상기 자기 조립된 중합체 층의 상기 제2 영역을 유지하면서 상기 자기 조립된 중합체 층의 상기 제1 영역을 선택적으로 제거하는 단계; 및
    상기 하부 절연체 보유 물질을 노출하는 것을 통해 개구들을 갖는 상기 복수의 커패시터 전극들을 상호접속하는 칼라 층 구조체를 만들기 위해 상기 칼라 층 안으로 및 이를 통해 상기 언가이드된 무작위 자기 조립 패턴을 전사하는 단계
    를 포함하는, 커패시터 구조체를 형성하는 방법.
  2. 제1항에 있어서, 상기 칼라 층 구조체 내의 상기 개구들을 통해 상기 절연체 보유 물질의 적어도 일부를 제거하는 단계를 더 포함하는, 커패시터 구조체를 형성하는 방법.
  3. 제2항에 있어서,
    상기 복수의 커패시터 전극들 위에 커패시터 유전체 층을 형성하는 단계; 및
    상기 커패시터 유전체 층 위에 적어도 하나의 제2 커패시터 전극을 형성하는 단계
    를 더 포함하는, 커패시터 구조체를 형성하는 방법.
  4. 제1항에 있어서, 상기 복수의 커패시터 전극들 중 적어도 하나는 직경 및 높이에 의해 특징지워지는 원통형 형상을 갖는 것인, 커패시터 구조체를 형성하는 방법.
  5. 제4항에 있어서, 상기 높이 대 상기 직경의 비로서 측정된, 상기 적어도 하나의 커패시터 전극의 종횡비는 5 대 1을 초과하는 것인, 커패시터 구조체를 형성하는 방법.
  6. 제1항에 있어서, 상기 복수의 커패시터 전극들 중 적어도 하나는 TiN으로 구성되는 것인, 커패시터 구조체를 형성하는 방법.
  7. 제1항에 있어서, 상기 복수의 커패시터 전극들 중 적어도 하나는 외부 측벽 및 바닥을 갖는 원통형 캔이고, 상기 원통형 캔은 직경 및 높이에 의해 특징지워지는 것인, 커패시터 구조체를 형성하는 방법.
  8. 제1항에 있어서, 상기 절연체 보유 물질은 동종 또는 이종인 것인, 커패시터 구조체를 형성하는 방법.
  9. 제1항에 있어서, 상기 절연체 보유 물질은 실리콘 산화물 또는 다결정 실리콘인 것인, 커패시터 구조체를 형성하는 방법.
  10. 제9항에 있어서, 상기 칼라 층은 실리콘 질화물인 것인, 커패시터 구조체를 형성하는 방법.
  11. 제1항에 있어서, 상기 자기 조립된 중합체의 상기 제1 영역은 폴리(메틸 메타크릴레이트)이고, 상기 자기 조립된 중합체의 상기 제2 영역은 폴리스티렌인 것인, 커패시터 구조체를 형성하는 방법.
  12. 제1항에 있어서, 상기 기판은 상기 칼라 층과 상기 자기 조립된 중합체 층 사이에 배치된 하나 이상의 중간 층을 더 포함하는 것인, 커패시터 구조체를 형성하는 방법.
  13. 커패시터 구조체로서,
    절연체 보유 물질 내에 형성된 복수의 커패시터 전극들, 및 상기 복수의 커패시터 전극들과 접촉하는 칼라(collar) 층 구조체를 갖는 기판을 포함하고,
    상기 칼라 층 구조체는 상기 복수의 커패시터 전극들을 상호접속하고 언가이드된 무작위 자기 조립 패턴을 갖는 개구들을 통해 상기 하부 절연체 보유 물질을 노출하는 것인, 커패시터 구조체.
  14. 제13항에 있어서, 상기 복수의 커패시터 전극들 중 적어도 하나는 직경 및 높이에 의해 특징지워지는 원통형 형상을 갖는 것인, 커패시터 구조체.
  15. 제14항에 있어서, 상기 높이 대 상기 직경의 비로서 측정된, 상기 적어도 하나의 커패시터 전극의 종횡비는 5 대 1을 초과하는 것인, 커패시터 구조체.
  16. 제13항에 있어서, 상기 복수의 커패시터 전극들 중 적어도 하나는 TiN으로 구성되는 것인, 커패시터 구조체.
  17. 제13항에 있어서, 상기 절연체 보유 물질은 동종 또는 이종인 것인, 커패시터 구조체.
  18. 제13항에 있어서, 상기 절연체 보유 물질은 실리콘 산화물 또는 다결정 실리콘인 것인, 커패시터 구조체.
  19. 제18항에 있어서, 상기 칼라 층은 실리콘 질화물인 것인, 커패시터 구조체.
  20. 커패시터 구조체로서,
    복수의 커패시터 전극들, 및 상기 복수의 커패시터 전극들과 접촉하는 칼라 층 구조체를 갖는 기판을 포함하고,
    상기 칼라 층 구조체는 언가이드된 무작위 자기 조립 패턴을 갖는 것을 통해 개구들을 제공하면서 상기 복수의 커패시터 전극들을 상호접속하는 것인, 커패시터 구조체.
KR1020150159066A 2014-11-13 2015-11-12 자기 조립 패턴을 사용하는 메모리 커패시터 구조체를 형성하는 방법 KR102328022B1 (ko)

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