JP2003142605A5 - - Google Patents
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Description
【書類名】 明細書
【発明の名称】 半導体記憶装置及びその製造方法
【特許請求の範囲】
【請求項１】
半導体基板表面に絶縁性台座部材によって、底部が保持され、且つ誘電体膜を介して下部電極と上部電極とが対向配置された複数のシリンダー型スタックドキャパシタを具備し、互いに近接する前記複数のスタックドキャパシタの前記下部電極が、その上端と前記絶縁性台座部材と間の対向側面部において、少なくとも一つの絶縁体梁で連結されてなることを特徴とする半導体記憶装置。
【請求項２】
半導体基板表面に形成されたトランジスタと、前記トランジスタを被覆するように形成された絶縁性台座部材と、底部が前記絶縁性台座部材を貫通して前記トランジスタの拡散層に電気的接続されたシリンダー型下部電極、前記下部電極の内外周面を覆う誘電体膜、及び前記誘電体膜上に形成された上部電極を有する複数のシリンダー型スタックドキャパシタとを具備し、互いに近接する前記複数のスタックドキャパシタの前記下部電極が、その上端と前記絶縁性台座部材との間の対向側面部において、少なくとも一つの絶縁体梁で連結されてなることを特徴とする半導体記憶装置。
【請求項３】
半導体基板表面に形成されたトランジスタと、
前記トランジスタの上方に形成された絶縁膜と、
前記絶縁膜を介して前記トランジスタの拡散層に電気的接続されたシリンダー型下部電極、前記下部電極の内外周面を覆う誘電体膜、及び前記誘電体膜上に形成された上部電極を有する複数のシリンダー型スタックドキャパシタと、
前記複数のスタックドキャパシタのそれぞれの、前記下部電極の下端から離隔した前記下部電極側面部を支持する少なくとも一つの絶縁体梁と、
を備えたことを特徴とする半導体記憶装置。
【請求項４】
前記トランジスタの拡散層と前記シリンダー型下部電極との電気的接続は、導電プラグによっておこなわれることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記複数のスタックドキャパシタの全てが前記絶縁体梁で連結されてなることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記複数のスタックドキャパシタの内、所定方向に配列されたスタックドキャパシタのみが前記絶縁体梁で連結されてなることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記絶縁体梁がシリンダー軸に沿って複数段配置されてなることを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記絶縁体梁が前記底部を除くシリンダーの全長に亘って形成されてなることを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記絶縁体梁が窒化シリコン、酸化シリコン、酸化タンタル、酸化アルミニウム、BST、STO、BTO、PZT、SBTのいずれかから形成されてなることを特徴とする請求項１乃至８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、
前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、
前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、
前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、
前記第1、第2の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、
前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第２の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
拡散層を有する半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記拡散層に達する第1のスルーホールを形成する工程と、
前記第1のスルーホール内に導電プラグとなる第1の導電膜を埋め込み形成する工程と、
前記導電プラグを含む前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、
前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングし、前記導電プラグ上方に位置する絶縁体梁を形成する工程と、
前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、
前記第２の犠牲絶縁膜、第２の絶縁膜、第１の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達する第2のスルーホールを形成する工程と、
前記第２のスルーホールの内表面に下部電極となる第２の導電膜を形成し、更に前記導電プラグと電気的接続させる工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１の絶縁膜に対し選択的に除去して、前記下部電極と前記絶縁体梁だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第３の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、
前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、
前記絶縁体梁間に前記第２の絶縁膜とエッチング特性が異なる第１の犠牲絶縁膜を形成する工程と、
前記絶縁体梁を分断するように、前記絶縁体梁、第1の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、
前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第２の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１３】
半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、
前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、
前記第1の犠牲絶縁膜をパターニングして当該犠牲絶縁膜上面に所定パターンの溝を形成する工程と、
前記第1の犠牲絶縁膜の溝内に絶縁体梁となる第２の絶縁膜を埋め込む工程と、
少なくとも前記第1の犠牲絶縁膜及び第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、
前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第２の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１４】
半導体基板上面に拡散層電気的に接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、
前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、
前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、
前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、
前記絶縁体梁を形成する工程と前記前記絶縁体梁を埋め込むように第２の犠牲絶縁膜を形成する工程とを複数回交互に行う工程と、
前記第1、第2の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が複数層の前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、
前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第２の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に半導体記憶装置のシリンダー型スタックドキャパシタ電極の構造とその製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置には、記憶情報を書き込み、読み出しが可能なＤＲＡＭがある。このＤＲＡＭにおけるメモリセルは、１個のスイッチング・トランジスタと、１個のキャパシタとからなるものが構造的に簡単であり、半導体記憶装置の高集積化に最も適するものとして広く用いられている。
【０００３】
このようなメモリセルのキャパシタとしては、ＤＲＡＭの更なる高集積化に伴い、縮小した占有面積の中で、ある一定以上のキャパシタ容量が確保できる３次元構造のものが開発され使用されてきている。この３次元構造のキャパシタには、スタック型のものとトレンチ型のものとがあるが、スタック型のものは、α線の入射あるいは回路等からのノイズに対する耐圧が高く、比較的に容量値が小さい場合でも安定動作する。このために、スタックド型のキャパシタが有効であるとされている。
【０００４】
このスタックド型のキャパシタ（以下、スタックドキャパシタと呼称する）として、シリンダー構造の下部電極のものが精力的に検討され、種々の改良が加えられてきている。そこで、このシリンダー構造のスタックドキャパシタを有する従来のメモリセルについて、図５３乃至図５５を参照して説明する。
【０００５】
図５３乃至図５５は従来のメモリセルの構造を示す図で、図５３はその平面図、図５４は図５３中のＡ−Ａ’線に沿う断面図、図５５は図５３中のＢ−Ｂ’線に沿う断面図を示している。
【０００６】
図示のように、半導体基板５０１の表面に素子分離領域５０２が選択的に形成され、それらにより取り囲まれた素子形成領域５０３には、互いに離間されたソース／ドレインとしての拡散層５０４ａ、５０４ｂ、この拡散層５０４ａ、５０４ｂ間にゲート絶縁膜５０５を介して設けられ、且つ窒化シリコン膜５０６で被覆されたゲート電極５０７等からなるＭＯＳトランジスタ（以下、単にトランジスタという）Ｔｒ1、Ｔｒ2…が、例えばマトリックス状に配列されている。
【０００７】
そして、前記ゲート電極５０７は、行方向（紙面左右方向）に連続して形成され、行方向に隣接するトランジスタ同士で共通とされ、ワード線Ｗ０，Ｗ１…として機能する。
【０００８】
また、前記半導体基板５０１上には、前記拡散層５０４ａ及び５０４ｂ上にそれぞれ多結晶シリコンからなるキャパシタ用プラグ５１０及びビット線用プラグ５１１が埋め込まれた第１の層間絶縁膜（酸化シリコン膜）５２０が形成されている。
【０００９】
このキャパシタ用プラグ５１０及びビット線用プラグ５１１を含む前記第１の層間絶縁膜５２０上には、第２の層間絶縁膜（酸化シリコン膜）５３０が形成され、この第２の層間絶縁膜５３０には、前記ビット線用プラグ５１１と連結する例えばタングステンからなるビット線用コンタクトプラグ５１２が埋め込まれている。
【００１０】
前記隣接するトランジスタ間には、例えばタングステンからなるビット線ＢＬ０、ＢＬ１…が列方向（紙面垂直方向）に形成され、このビット線ＢＬ０，ＢＬ１…は、前記ビット線用コンタクトプラグ５１２を介して前記ビット線用プラグ５１１に電気的接続されている。
【００１１】
そして、前記第２の層間絶縁膜５３０上に第３の層間絶縁膜（酸化シリコン膜）５４０が、このビット線ＢＬ０、ＢＬ１…を埋め込むように形成されている。
【００１２】
このビット線ＢＬ０，ＢＬ１…間には、前記第３の層間絶縁膜５４０及び前記第２の層間絶縁膜５３０を貫通して前記キャパシタ用プラグ５１０に達するキャパシタ用コンタクトプラグ５１３が形成され、このキャパシタ用コンタクトプラグ５１３及び前記キャパシタ用プラグ５１０によりキャパシタ用導電プラグ５１５が形成されている。
【００１３】
このキャパシタ用コンタクトプラグ５１３を含む前記第３の層間絶縁膜５４０上には、キャパシタの台座となる例えば窒化シリコン膜からなる絶縁性台座部材５５０が形成されている。
【００１４】
この絶縁性台座部材５５０には、前記キャパシタ用導電プラグ５１５に達するスルーホール５５１が形成され、このスルーホール５５１内に底部が埋設されて支持され、前記キャパシタ用導電プラグ５１５を介して前記拡散層５０４ａに電気的接続され、且つ前記絶縁性台座部材５５０上に突出した平面四角形のシリンダー構造の下部電極５６１が形成されている。
【００１５】
この下部電極５６１の内外表面には、誘電体膜５６２が形成され、この誘電体膜５６２を介して上部電極５６３が形成され、前記下部電極５６１、前記誘電体膜５６２及び前記上部電極５６３によりなるキャパシタ５６０が形成されている。
【００１６】
そして、このキャパシタ５６０の内外には、絶縁膜５７０が形成され、且つ図示しないが所定の上部電極との配線等が施されてトランジスタとシリンダー構造のキャパシタとを有するメモリセルが構成されている。
【００１７】
次に、上記メモリセルの製造方法について、図５６乃至図６３を参照して説明する。図５６乃至図６３は、各製造工程における工程断面図で、図５６中のＡ―Ａ’線、Ｂ−Ｂ’線、またはＣ−Ｃ’線に沿う工程断面図である。
【００１８】
図示のように、ｐ型の半導体基板５０１上に素子分離領域５０２を選択的に形成した後、それらにより取り囲まれた素子形成領域５０３上にゲート絶縁膜５０５を介して多結晶シリコン層とタングステンシリサイド層との積層構造を有し、且つ表面全体が窒化シリコン膜５０６で覆われたゲート電極５０７を形成する。
次いで、そのゲート電極５０７をマスクにして前記半導体基板５０１表面にｎ型不純物を注入してｎ型のソース／ドレインとしての拡散層５０４ａ及び５０４ｂを形成して、ＭＯＳトランジスタを形成する（図５６（ａ））。
【００１９】
次に、前記ゲート電極５０７を含む前記半導体基板５０１上にプラズマＣＶＤ（化学気相成長：Chemical Vapor Deposition）法により酸化シリコン膜を堆積した後、ＣＭＰ（化学的機械的研磨：Chemical Mechanical polishing）法により
前記ゲート電極５０７上面の窒化シリコン膜５０６が露出するまで平坦化処理を行い、前記ゲート電極５０７間に第１の層間絶縁膜５２０を埋め込む（図５６（ｂ））。
【００２０】
続いて、前記拡散層５０４ａ及び５０４ｂ上の前記第１の層間絶縁膜５２０を選択的に除去して開口部５２０ａ及び５２０ｂをそれぞれ設ける。このとき、この開口部５２０ｂは、前記拡散層５０４ｂから前記素子分離領域５０２上まで達する大きさに形成される。次いで、ＬＰ−ＣＶＤ（低圧−化学気相成長：Low-Pressure Chemical Vapor Deposition ）法でリンドープ多結晶シリコン膜を堆積した後、ＣＭＰ法による平坦化処理を行い、前記拡散層５０４ａ，５０４ｂ上部の前記開口部５２０ａ及び５２０ｂ内に低抵抗の多結晶シリコン膜からなるキャパシタ用プラグ５１０及びビット線用プラグ５１１をそれぞれ埋め込み形成する（図５６（ｃ）、（ｃ’））。
【００２１】
次に、前記キャパシタ用プラグ５１０及び前記ビット線用プラグ５１１が埋め込まれた前記第１の層間絶縁膜５２０上に、酸化シリコン等の第２の層間絶縁膜５３０を形成した後、この第２の層間絶縁膜５３０に前記ビット線用プラグ５１１を露出する開口部５３０ａを形成し、この開口部５３０ａの内壁面にバリアメタル膜５３１を形成する。
【００２２】
次に、この開口部５３０ａ内を埋め込むように、第２の層間絶縁膜５３０上にタングステン等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を施して前記開口部５３０ａ内にタングステンからなるビット線用コンタクト５１２を埋め込む（図５７（ｄ）、（ｄ’））。
【００２３】
次に、再度、タングステン膜を堆積した後、このタングステン膜上に設けた所定パターンの窒化シリコン膜５４１をマスクにしてタングステン膜をパターニングし、前記ビット線用コンタクト５１２を介して前記ビット線用プラグ５１１に接続されたビット線ＢＬを形成する（図５７（ｅ）、（ｅ’））。
【００２４】
次に、このビット線ＢＬを含む前記第２の層間絶縁膜５３０上に酸化シリコン膜等の第３の層間絶縁膜を堆積した後、ＣＭＰ法による平坦化処理を施してそのビット線ＢＬ間に第３の層間絶縁膜５４０を埋め込み形成する（図５８（ｆ）、（ｆ’））。
【００２５】
次に、前記ビット線ＢＬ間の前記第３の層間絶縁膜５４０及び前記第２の層間絶縁膜５３０を貫通して、前記キャパシタ用プラグ５１０に達するスルーホール５４０ａを形成した後、このスルーホール５４０ａの内壁面にバリアメタル膜５３２を形成する（図５９（ｇ）、（ｇ’））。
【００２６】
次に、このスルーホール５４０ａ内を埋め込むように、第３の層間絶縁膜５４０上にタングステン等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を施してこのスルーホール５４０ａ内にタングステンからなるキャパシタ用コンタクトプラグ５１３を埋め込み、このキャパシタ用コンタクトプラグ５１３及びキャパシタ用プラグ５１０により、拡散層５０４ａに電気的接続されたキャパシタ用導電プラグ５１５を形成する（図６０（ｈ）、（ｈ’））。
【００２７】
続いて、ＬＰ−ＣＶＤ法により、キャパシタの下部電極を支えるための窒化シリコン膜等からなる絶縁性台座部材５５０を堆積し、更に酸化シリコン膜等の犠牲絶縁膜５８０を順次堆積する。
【００２８】
次に、通常のリソグラフィー技術及びエッチング技術により、前記犠牲絶縁膜５８０及び前記絶縁性台座部材５５０をパターニングし、前記キャパシタ用コンタクトプラグ５１３を露出させるスルーホール５５１を形成する（図６１（ｉ））。
【００２９】
続いて、前記スルーホール５５１の内周面、底面、及び前記犠牲絶縁膜５８０上面に、ＬＰ−ＣＶＤ法により下部電極５６１となる導電膜、例えば、ルテニウム（Ｒｕ）膜を形成した後、前記スルーホール５５１内が十分に埋まる膜厚にフォトレジスト５９０を塗布する（図６０（ｊ））。
【００３０】
次に、このフォトレジスト５９０をＣＭＰ法により平坦化処理して、前記スルーホール５５１内をフォトレジスト５９０で充填させると共に、前記犠牲絶縁膜５８０上の下部電極５６１を除去する（図６２（ｋ））。
【００３１】
次に、前記スルーホール５５１内に埋め込んでいた前記フォトレジスト５９０をシンナーで除去した後、引続いて前記スルーホール５５１が形成された前記犠牲絶縁膜５８０をフッ酸水溶液で除去して、前記キャパシタ用導電プラグ５１５上に配設され、前記絶縁性台座部材５５０で底部が支えられた四角筒形状の下部電極５６１を形成する（図６２（ｌ））。
【００３２】
次いで、前記下部電極５６１の内外表面を覆う誘電体膜５６２、例えばTaO膜を形成する。続いて、前記誘電体膜５６２の表面に、ＬＰ−ＣＶＤ法により上部電極５６３となる導電膜、例えば、Ｒｕ膜を形成し、導電膜をパターニングし、上部電極５６３を形成して、この下部電極５６１、誘電体膜５６２及び上部電極５６３により、キャパシタ５６０形成する（図６３（ｍ））。
【００３３】
次いで、このキャパシタの内外部分に絶縁物５７０を堆積し、平坦化処理を施す（図６３（ｎ））。
【００３４】
その後、通常の配線技術により所定の上部電極との配線等が施されて、１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される。
【００３５】
【発明が解決しようとする課題】
しかしながら、このような従来のメモリセルでは、次のような問題がある。
【００３６】
即ち、シリンダー型下部電極５６１は、絶縁性台座部材５５０によって底部が取り囲まれて支持されており、この絶縁性台座部材５５０で取り囲まれた外表面は、誘電体膜５６２及び上部電極５６３が形成されないため、キャパシタとして動作には寄与しない。
【００３７】
近年、ＤＲＡＭメモリの更なる微細化、高集積化の要請に伴い、キャパシタの形成される領域の床面積は更に縮小する傾向にある。その一方、ＤＲＡＭのメモリセルでは、α線ソフトエラーの問題や読み出し時の信号強度の確保のためには、キャパシタの容量は、ほぼ一定の値になるように維持する必要がある。従って、キャパシタの高さは、ますます増大するようになる。
【００３８】
このため、絶縁性台座部材５５０の膜厚を薄くして十分なキャパシタンス容量を確保しようとすると、下部電極５６１の機械的強度（自立能力）が低下するため、スタックドキャパシタの製造工程時に、下部電極５６１が転倒する恐れがあり、一方、下部電極５６１の転倒を防止するために、絶縁性台座部材５５０の膜厚を厚くすると、必要なキャパシタ容量が確保できないと言う問題がある。
【００３９】
また、従来のメモリセルの製造方法においては、次のような問題がある。
【００４０】
即ち、下部電極５６１は、膜厚約３０ｎｍと薄く、機械的に弱い。しかもこの下部電極５６１は絶縁性台座部材５５０によって底部が支持されているのみである。従って、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジストの除去工程、下部電極表面への誘電体膜及び上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み形成工程等の処理において、下部電極が転倒し、歩留まりが低下する。
【００４１】
本発明の目的は、上記課題に鑑みなされたもので、シリンダー型スタックドキャパシタの転倒を防止するとともに、必要なキャパシタ容量が確保することが可能な半導体記憶装置及びその製造方法を提供することにある。
【００４２】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1態様による半導体記憶装置は、半導体基板表面に絶縁性台座部材によって、底部が保持され、且つ誘電体膜を介して下部電極と上部電極とが対向配置された複数のシリンダー型スタックドキャパシタを具備し、互いに近接する前記複数のスタックドキャパシタの前記下部電極が、その上端と前記絶縁性台座部材と間の対向側面部において、少なくとも一つの絶縁体梁で連結されてなることを特徴としている。
【００４３】
本発明の第２の態様による半導体記憶装置は、半導体基板表面に形成されたトランジスタと、前記トランジスタを被覆するように形成された絶縁性台座部材と、底部が前記絶縁性台座部材を貫通して前記トランジスタの拡散層に電気的接続されたシリンダー型下部電極、前記下部電極の内外周面を覆う誘電体膜、及び前記誘電体膜上に形成された上部電極を有する複数のシリンダー型スタックドキャパシタとを具備し、互いに近接する前記複数のスタックドキャパシタの前記下部電極が、その上端と前記絶縁性台座部材との間の対向側面部において、少なくとも一つの絶縁体梁で連結されてなることを特徴としている。
本発明の第３の態様による半導体記憶装置は、半導体基板表面に形成されたトランジスタと、前記トランジスタの上方に形成された絶縁膜と、前記絶縁膜を介して前記トランジスタの拡散層に電気的接続されたシリンダー型下部電極、前記下部電極の内外周面を覆う誘電体膜、及び前記誘電体膜上に形成された上部電極を有する複数のシリンダー型スタックドキャパシタと、前記複数のスタックドキャパシタのそれぞれの、前記下部電極の下端から離隔した前記下部電極側面部を支持する少なくとも一つの絶縁体梁と、を備えたことを特徴としている。
【００４４】
なお、上記半導体記憶装置において、前記トランジスタの拡散層と前記シリンダー型下部電極との電気的接続は、導電プラグによっておこなわれことが好ましい。
【００４５】
また、上記半導体記憶装置において、前記複数のスタックドキャパシタの全てが、前記絶縁体梁で連結されてもよい。
【００４６】
また、上記半導体記憶装置において、前記複数のスタックドキャパシタの内、所定方向に配列されたスタックドキャパシタのみが、前記絶縁体梁で連結されてもよい。
【００４７】
また、上記半導体記憶装置において、前記絶縁体梁が、シリンダー軸に沿って複数段配置されてもよい。
【００４８】
また、上記半導体記憶装置において、前記絶縁体梁が、前記底部を除くシリンダーの全長に亘って形成されてもよい。
【００４９】
また、上記半導体記憶装置において、前記絶縁体梁が、窒化シリコン、酸化シリコン、酸化タンタル、酸化アルミニウム、BST、STO、BTO、PZT、SBTのいずれかから形成されてなることが望ましい。
【００５０】
本発明の第４の態様による半導体記憶装置の製造方法は、半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、前記第1、第２の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、前記第1及び第２の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第２の導電膜を形成する工程とを含むことを特徴としている。
【００５１】
本発明の第５の態様による半導体記憶装置の製造方法は、拡散層を有する半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記拡散層に達する第1のスルーホールを形成する工程と、前記第1のスルーホール内に導電プラグとなる第1の導電膜を埋め込み形成する工程と、前記導電プラグを含む前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングし、前記導電プラグ上方に位置する絶縁体梁を形成する工程と、前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、前記第２の犠牲絶縁膜、第２の絶縁膜、第１の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達する第2のスルーホールを形成する工程と、前記第２のスルーホールの内表面に下部電極となる第２の導電膜を形成し、更に前記導電プラグと電気的接続させる工程と、前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１の絶縁膜に対し選択的に除去して、前記下部電極と前記絶縁体梁だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第３の導電膜を形成する工程とを含むことを特徴としている。
【００５２】
本発明の第６の態様による半導体記憶装置の製造方法は、半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、前記絶縁体梁間に前記第２の絶縁膜とエッチング特性が異なる第１の犠牲絶縁膜を形成する工程と、前記絶縁体梁を分断するように、前記絶縁体梁、第1の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、前記第１及び第２の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第２の導電膜を形成する工程とを含むことを特徴としている。
【００５３】
本発明の第７の態様による半導体記憶装置の製造方法は、半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、前記第１の犠牲絶縁膜をパターニングして当該犠牲絶縁膜上面に所定パターンの溝を形成する工程と、前記第１の犠牲絶縁膜の溝内に絶縁体梁となる第２の絶縁膜を埋め込む工程と、少なくとも前記第１の犠牲絶縁膜及び第１の絶縁膜を選択的に除去し、外表側面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、前記第１及び第２の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第２の導電膜を形成する工程とを含むことを特徴としている。
【００５４】
本発明の第８の態様による半導体記憶装置の製造方法は、半導体基板上面に拡散層と電気的接続された導電層が埋め込まれた層間絶縁膜を形成する工程と、前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の犠牲絶縁膜を形成する工程と、前記第１の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、前記第１の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、前記絶縁体梁を形成する工程と前記前記絶縁体梁を埋め込むように第２の犠牲絶縁膜を形成する工程とを複数回交互に行う工程と、前記第１、第２の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が複数層の前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、前記第１及び第２の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第２の導電膜を形成する工程とを含むことを特徴としている。
【００５５】
上記した本発明の半導体記憶装置によれば、隣接するキャパシタの下部電極は、絶縁性台座部材と下部電極の上端との間の対向側面部において、絶縁体梁で機械的に連結支持しているため、絶縁性台座部材の膜厚を最小限にできる。しかも、絶縁体梁による下部電極の連結は、対向面の一部で行われるため、キャパシタに寄与しない面積は極めて小さく、絶縁性台座部材及び絶縁体梁の両者によるキャパシタとして寄与しない面積は、絶縁性台座のみで支持する場合に比べて、低減でき、キャパシタ容量を増加できる。
【００５６】
また、隣接する下部電極を絶縁体梁で連結支持することにより、下部電極の機械的強度を確保でき、下部電極の高さを増大することができるため、大きなキャパシタ容量を確保することができる。
【００５７】
また、上記した本発明の半導体記憶装置の製造方法によれば、膜厚が薄く、機械的強度の弱い下部電極を、絶縁性台座部材と下部電極の上部との間の対向面において、絶縁体梁で連結支持することにより、機械的強度を確保する。その後、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極表面への誘電体膜及び上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み形成工程等の処理を行っている。そのため、下部電極の転倒を防止でき、半導体記憶装置の製造歩留まりの向上がはかれる。
【００５８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
（第１の実施の形態）
まず、本発明の第１の実施形態に係わる半導体記憶装置の構造について、図１乃至図３を用いて説明する。図１は半導体記憶装置を模式的に示す平面図、図２（ａ）は図１中のＡ−Ａ’線に沿う断面図、図２（ａ’）は図２（ａ）中のＤ−Ｄ’線に沿う断面図、図３は図１中のＢ−Ｂ’線に沿う断面図を示している。
【００５９】
図に示すように、ｐ型の半導体基板１表面に素子分離領域２が選択的に形成され、それらにより取り囲まれた素子形成領域３には、互いに離間されたｎ型のソース／ドレインとしての拡散層４ａ、４ｂ、前記拡散層４ａ、４ｂ間にゲート絶縁膜５を介して設けられ、且つ窒化シリコン膜６で覆われた、多結晶シリコン層／タングステンシリサイド層の積層構造のゲート電極７等からなるトランジスタＴｒ１，Ｔｒ２…が、例えば、マトリックス状に配列されている。
【００６０】
そして、このゲート電極７は、行方向（紙面左右方向）に連続して形成され、行方向に隣接するトランジスタ同士で共通とされ、ワード線Ｗ０，Ｗ１、…として機能する。
【００６１】
また、前記半導体基板１上には、前記拡散層４ａ及び４ｂ上に、導電層、例えば多結晶シリコンからなるキャパシタ用プラグ１０及びビット線用プラグ１１がそれぞれ埋め込まれた第１の層間絶縁膜２０、例えば酸化シリコン膜が形成されている。
【００６２】
このキャパシタ用プラグ１０及びビット線用プラグ１１を含む第１の層間絶縁膜２０上には、第２の層間絶縁膜３０、例えば酸化シリコン膜が形成され、この第２の層間絶縁膜３０には、前記ビット線用プラグ１１と連結する例えばタングステンからなるビット線コンタクトプラグ１２が埋め込まれている。
【００６３】
前記隣接するトランジスタ間には、例えばタングステンからなるビット線ＢＬ０、ＢＬ１…が列方向（紙面垂直方向）に形成され、このビット線ＢＬ０，ＢＬ１…は、ビット線用コンタクトプラグ１２を介して前記ビット線用プラグ１１に電気的接続されている。
【００６４】
そして、前記第２の層間絶縁膜３０上に第３の層間絶縁膜４０が、前記ビット線ＢＬ０、ＢＬ１…を埋め込むように形成されている。
【００６５】
前記ビット線ＢＬ０，ＢＬ１…間には、この第３の層間絶縁膜４０及び前記第２の層間絶縁膜３０を貫通してキャパシタ用プラグ１０に達するキャパシタ用コンタクトプラグ１３が形成され、このキャパシタ用コンタクトプラグ１３及びキャパシタ用プラグ１０によりキャパシタ用導電プラグ１５が形成されている。
【００６６】
このキャパシタ用コンタクトプラグ１３を含む前記第３の層間絶縁膜４０上には、キャパシタの台座の役目をする絶縁性台座部材５０、例えば窒化シリコン膜が膜厚約２００ｎｍに形成されている。この絶縁性台座部材５０は、エッチングストッパーとしての役目も担っている。
【００６７】
この絶縁性台座部材５０には、前記キャパシタ用コンタクトプラグ１３に達するスルーホール５１が形成され、このスルーホール５１内に底部が埋設されて支持され、且つ前記キャパシタ用導電プラグ１５を介して前記拡散層４ａに電気的接続され、前記絶縁性台座部材５０上に突出したシリンダー構造の下部電極６１が形成されている。ここでは、下部電極６１は、例えば、肉厚３０ｎｍ、長辺３００ｎｍ×短辺２００ｎｍの平面四角形で、高さ１０００ｎｍの筒状に形成している。
【００６８】
そして、隣接する下部電極６１は、その上端部と前記絶縁性台座部材５０との間の各対向側面部において、互いに絶縁体梁２００によって連結され支持されている。即ち、各下部電極６１は、その４つの側面の各々が、隣接する下部電極６１の側面と絶縁体梁２００によって連結されている。ここでは、絶縁体梁２００は、例えば、窒化シリコン膜からなり、５０ｎｍ×５０ｎｍの断面四角形に形成されている。また、絶縁体梁２００としては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることができる。
【００６９】
そして、この下部電極６１の内外表面には、誘電体膜６２、例えば、Ｔａ2Ｏ5膜が膜厚約１０ｎｍに形成されている。この誘電体膜６２としては、Ｔａ2Ｏ5膜以外に、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）、Ａｌ2Ｏ3等の高誘電体膜を用いてもよい。
【００７０】
また、前記下部電極６１の内外表面には、この誘電体膜６２を介して上部電極６３、例えばルテニウム（Ｒｕ）が形成されている。こうして、下部電極６１、誘電体膜６２及び上部電極６３よりなるキャパシタ６０が構成される。なお、本明細書にいう「シリンダー構造」とは、筒状に中央部が刳り抜かれているようなパターンで形成されていることを意味するものであり、その平面形状は四角形や円形に限られるものではない。
【００７１】
そして、このキャパシタ６０の内部及びキャパシタ６０間には、絶縁膜７０が埋め込まれ、図示しないが、この絶縁膜７０上、或いはこの絶縁膜７０介して所定の配線、例えば上部電極取り出し配線等が形成される。
【００７２】
次に、上記半導体記憶装置の製造方法について、図４乃至図１６を用いて説明する。図４乃至図１６は、図１中のＡ−Ａ’線、Ｂ−Ｂ’線、またはＣ−Ｃ’線に沿う工程図で、図１０（ｊ’）、図１１（ｋ’）及び図１４（ｏ’）は、それぞれ図１０（ｊ）、図１１（ｋ）及び図１４（ｏ）の平面図、また図１５（ｐ’）及び図１６（ｑ’）は、それぞれ図１５（Ｐ）のＥ−Ｅ’線及び図１６（ｑ）のＦ−Ｆ’線の沿う断面図を示している。
【００７３】
図示のように、ｐ型の半導体基板１上に素子分離領域２を選択的に形成した後、それらにより取り囲まれた素子形成領域３上にゲート絶縁膜５、多結晶シリコン層、タングステンシリサイド層、窒化シリコン膜を順次積層形成する。次いで、通常のリソグラフィー技術及びエッチング技術により、この窒化シリコン膜をパターニングし、これをマスクに用いて前記タングステンシリサイド層及び多結晶シリコン層を順次パターニングした後、これら層の側面を窒化シリコン膜６で被覆することにより、窒化シリコン膜６で覆われた多結晶シリコン層及びタングステンシリサイド層からなる積層構造のゲート電極７を形成する。
【００７４】
次いで、このゲート電極７をマスクにして前記半導体基板１の表面にｎ型不純物を注入してｎ型ソース／ドレインとしての拡散層４ａ及び４ｂを形成してＭＯＳスイッチング・トランジスタを形成する。このトランジスタのゲート電極７は、行方向（紙面左右方向）に連続して形成し、行方向に隣接するトランジスタのゲート電極７同士を連結して図示しないワード線Ｗ0，Ｗ1…を形成する（図４（ａ））。
【００７５】
次に、このゲート電極７を含む前記半導体基板１１上の全面に、例えばＣＶＤ法により、酸化シリコン膜を堆積した後、ＣＭＰ法により、前記ゲート電極７上面の前記窒化シリコン膜６が露出するまで平坦化処理する。こうして、前記ゲート電極７間に、例えば酸化シリコン膜よりなり、表面が平坦化された第1の層間絶縁膜２０を埋め込み形成する（図４（ｂ））。
【００７６】
なお、この第1の層間絶縁膜２０を平坦化するのは後工程で、この第1の層間絶縁膜２０にプラグを埋め込むためであり、プラグを形成しない場合には、必ずしも平坦化する必要はない。
【００７７】
続いて、通常のリソグラフィー技術及びエッチング技術により、前記拡散層４ａ及び４ｂ上の前記第１の層間絶縁膜２０を選択的に除去して開口部２０ａ及び２０ｂをそれぞれ設ける。このとき、この開口部２０ｂは、前記拡散層４ｂから前記素子分離領域２上まで達する大きさに形成される。次いで、ＬＰ−ＣＶＤ法でリンドープ多結晶シリコン膜を堆積した後、ＣＭＰ法による平坦化処理を行い、前記拡散層４ａ，４ｂ上部の前記開口部２０ａ、２０ｂ内に低抵抗の多結晶シリコン膜からなるキャパシタ用プラグ１０及びビット線用プラグ１１をそれぞれ埋め込み形成する（図４（ｃ）、（ｃ’））。
【００７８】
次に、このキャパシタ用プラグ１０及びビット線用プラグ１１が埋め込まれた前記第１の層間絶縁膜２０上に、例えば、ＣＶＤ法により、酸化シリコン膜を堆積し、第２の層間絶縁膜３０を形成する。
【００７９】
この第２の層間絶縁膜３０を形成した後、通常のリソグラフィー技術及びエッチング技術により、この第２の層間絶縁膜３０に前記ビット線用プラグ１１を露出する開口部３０ｂを形成し、この開口部３０ｂの内壁面に、例えば窒化チタン（ＴｉＮ）膜／チタン（Ｔｉ）膜の積層構造のバリアメタル膜３１を形成する。
【００８０】
次に、この開口部３０ｂ内を埋め込むように、前記第２の層間絶縁膜３０上にタングステン等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を施してこの開口部３０ｂ内にタングステンからなるビット線用コンタクトプラグ１２を埋め込む（図５（ｄ）、（ｄ’））。
【００８１】
次に、再度、タングステン膜を堆積した後、このタングステン膜上に設けた所定パターンの窒化シリコン膜４１をマスクにしてタングステン膜をパターニングし、前記ビット線用コンタクトプラグ１２を介して前記ビット線用プラグ１１に接続されたビット線ＢＬを形成する（図５（ｅ）、（ｅ’））。
【００８２】
次に、このビット線ＢＬを含む前記第２の層間絶縁膜３０上に、例えばＣＶＤ法により、例えば、酸化シリコン膜を堆積した後、ＣＭＰ法による平坦化処理を施してそのビット線ＢＬ間に第３の層間絶縁膜４０を埋め込み形成する（図６（ｆ）、（ｆ’））。
【００８３】
次に、通常のリソグラフィー技術及びエッチング技術により、前記ビット線ＢＬ間における前記第３の層間絶縁膜４０及び前記第２の層間絶縁膜３０を貫通して、前記キャパシタ用プラグ１０に達するスルーホール（第１のスルーホール）４０ａを形成した後、このスルーホール４０ａの内壁面にＴｉＮ膜／Ｔｉ膜の積層構造のバリアメタル膜４２を形成する（図７（ｇ）、（ｇ’））。
【００８４】
次に、このスルーホール４０ａ内を埋め込むように、前記第３の層間絶縁膜４０上にタングステン等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を施してこのスルーホール４０ａ内にタングステンからなるキャパシタ用コンタクトプラグ１３を埋め込み、このキャパシタ用コンタクトプラグ１３及び前記キャパシタ用プラグ１０により、前記拡散層４ａに電気的接続されたキャパシタ用導電プラグ１５を形成する（図８（ｈ）、（ｈ’））。
【００８５】
次いで、このキャパシタ用コンタクトプラグ１３を埋め込んだ前記第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、後工程でエッチングストッパ膜として機能する。
【００８６】
続いて、この絶縁性台座部材５０上に、エッチング特性の異なる材料からなる第１の犠牲絶縁膜８０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第１の犠牲絶縁膜とする。なお、この第１の犠牲絶縁膜８０としては、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜等を適用することができる。
【００８７】
次いで、ＣＭＰ法により、この第１の犠牲絶縁膜８０の表面を研磨し、表面を平坦化する。続いて、この第１の犠牲絶縁膜８０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁を形成するための絶縁梁膜２００ａを形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２００ａとする（図９（ｉ））。
【００８８】
なお、この絶縁梁膜２００ａとしては、前記第１の犠牲絶縁膜８０とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【００８９】
次いで、この絶縁梁膜２００ａ上に、例えば、格子幅約５０ｎｍの微細な格子状のフォトレジストパターン９０を形成する。
【００９０】
次いで、前記フォトレジストパターン９０をマスクとして前記絶縁梁膜２００ａをドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３上方に交点を有する格子状の絶縁体梁２００を形成する（図１０（ｊ）、（ｊ’））。
【００９１】
次いで、前記フォトレジストパターン９０を除去した後、前記絶縁体梁２００を含む前記第１の犠牲絶縁膜８０上に、第２の犠牲絶縁膜８１を形成する。
【００９２】
例えば、ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１とする。なお、この第２の犠牲絶縁膜８１としては、前記絶縁体梁２００とエッチング特性が異なり、前記第１の犠牲絶縁膜８０とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【００９３】
次いで、格子状の前記絶縁体梁２００の交点上に四角形状の開口部９１ａを有する格子状のフォトレジストパターン９１を形成する（図１１（ｋ）、（ｋ’））。ここで、開口部９１ａは、例えば、長辺３００ｎｍ×短辺２００ｎｍの平面四角形状に形成する。
【００９４】
次いで、このフォトレジストパターン９１をマスクとして、前記第２の犠牲絶縁膜８１、前記絶縁体梁２００の交点部分、前記第１の犠牲絶縁膜８０及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成した後、前記フォトレジストパターン９１を除去する（図１２（ｌ））。
【００９５】
続いて、前記スルーホール５１の内面、前記スルーホール５１間の前記第２の犠牲絶縁膜８１及び前記キャパシタ用コンタクトプラグ１３の表面に、キャパシタの下部電極６１となる第１の導電膜を成膜する。例えば、ＣＶＤ法により、Ｒｕ膜を膜厚約３０ｎｍに成膜して下部電極とする。この下部電極６１として、Ｒｕ膜以外に、プラチナ（Ｐｔ）膜、窒化チタン（ＴｉＮ）膜等の導電膜を適用することができる。
【００９６】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト９２を堆積する。その後、ドライエッチング法により、このフォトレジスト９２をエッチングバックして前記スルーホール５１内をこのフォトレジスト９２で充填させる。（図１２（ｍ））。
【００９７】
次いで、ＣＭＰ法、ＲＩＥ（反応性イオンエッチング：Reactive Ion Etching）法等により、前記スルーホール５１間における前記第２の犠牲絶縁膜８１上の前記下部電極膜６１を除去し電気的に分離する（図１３（ｎ））。
【００９８】
次いで、前記スルーホール５１内の前記フォトレジスト９２をシンナー等の溶剤で除去する。シンナーを用いることにより、前記第２の犠牲絶縁膜８１及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト９２を選択的に除去することができる。
【００９９】
次いで、前記スルーホール５１間の前記第２の犠牲絶縁膜８１をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、隣接する前記下部電極６１は、前記絶縁性台座部材５０と前記下部電極上部６１との間、例えば、中間位置において、対向面の一部に連結された格子状の前記絶縁体梁２００で互いに連結されて支持されている（図１４（ｏ）、（ｏ’））。
【０１００】
次いで、前記下部電極膜６１の内外表面を覆う誘電体膜６２を形成する。例えば、ＣＶＤ法により、膜厚約１０ｎｍのＴａ2Ｏ5膜を堆積し、酸化シリコン膜換算で例えば膜厚約１.３ｎｍの誘電体膜６２を形成する。この誘電体膜６２は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）、Ａｌ2Ｏ3等の高誘電体膜を用いてもよい。
【０１０１】
次いで、この誘電体膜６２により覆われた前記下部電極６１の内外表面に、ＬＰ−ＣＶＤ法により上部電極６３となる導電膜、例えば、Ｒｕ膜を形成して上部電極６３を形成し、この上部電極６３、前記誘電体膜６２及び前記下部電極６１により、キャパシタ６０形成する（図１５（ｐ）、（ｐ’））。
【０１０２】
次いで、このキャパシタの内外部分に絶縁物７０を堆積し、平坦化処理を施した後、通常の配線技術により所定の上部電極との配線等が施されて、１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される（図１６（ｑ）、（ｑ’））。
【０１０３】
上記実施形態の半導体記憶装置では、隣接するキャパシタ６０の下部電極６１は、絶縁性台座部材５０と下部電極６１上部との間において、互いに、絶縁体梁２００により連結支持されて機械的強度が高められている。従って、絶縁性台座部材５０の膜厚を最小限にできる。しかも、絶縁体梁２００による下部電極６１の連結は、対向面の一部で行われるため、キャパシタに寄与しない連結部分の面積（以下、キャパシタとして寄与しない面積を、単に、無効面積という）は極めて小さい。例えば、四角筒形状の下部電極６１が、長辺約３００ｎｍ×短辺約２００ｎｍ、高さ約１、０００ｎｍで、絶縁性台座部材５０が膜厚約３００ｎｍとした従来技術の場合、絶縁性台座部材５０による無効面積は３００,０００ｎｍ2で、且つキャパシタ容量は３９.８ｆFである。
【０１０４】
これに対して、本実施形態は、絶縁性台座部材５０が膜厚約２００ｎｍと薄く、絶縁性台座部材５０による無効面積は２００，０００ｎｍ2で、一方、絶縁体梁２００の断面積を５０ｎｍ×５０ｎｍとすると、１つの絶縁体梁２００による無効面積は２,５００ｎｍ2で、１つのキャパシタにおいて４個の絶縁体梁２００が連結されているので、絶縁体梁２００による無効面積は１０,０００ｎｍ2となり、絶縁性台座部材５０と絶縁体梁２００の両者による無効面積は２１０,０００ｎｍ2で、従来技術の場合に比べて、３０％低減でき、その結果、キャパシタ容量は４２.２ｆFでキャパシタ容量を６％増加できる。
【０１０５】
また、隣接する下部電極６１を絶縁体梁２００で連結支持しているため、下部電極６１の機械的強度を確保でき、下部電極６１の高さを高くすることができ、大きなキャパシタ容量を確保することができる。
【０１０６】
また、本実施形態によるメモリセルの製造方法では、次のような効果を有する。即ち、一般に、下部電極６１は、膜厚約３０ｎｍと薄く、機械的に弱いが、本実施形態では、隣接する前記下部電極６１は、絶縁性台座部材５０と前記下部電極の上部との間の各対向面において、絶縁体梁２００で連結支持することにより、機械的強度を確保した後、下部電極間の第２の犠牲絶縁膜及び第１の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジスト除去工程、下部電極表面への誘電体膜及び上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み工程等の処理を行っている。そのため、下部電極の転倒を防止でき、歩留まり向上がはかれる。
（第２の実施の形態）
次に、本発明の第２の実施の形態に係わる半導体記憶装置及びその製造方法について、図１７乃至図２３を参照して説明する。なお、図において、上記第1の実施の形態と同一構成要素には、同一符号を付して重複部分の説明は省略し、以下、相違する部分のみ説明する。
【０１０７】
図１７及び図１８は本実施形態による半導体記憶装置の構造を示す断面図で、図１７（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図１７（ａ’）は、図１７（ａ）中のＧ−Ｇ’線に沿う断面図を示している。
【０１０８】
図に示すように、第２の実施の形態の半導体記憶装置では、格子状に配列された複数の下部電極６１の内、所定方向、例えば列方向（紙面上下方向、または垂直方向）に配列された、隣接する前記下部電極６１間にのみ、絶縁体梁２１０を配置している。そして、前記絶縁体梁２１０は、前記下部電極６１の上端と絶縁性台座部材５０との間で、前記対向側面の一部において連結し、隣接する前記下部電極６１を、互いに、支持している。それ以外の構成要素については、上記第1の実施の形態と同じ構成となっている。
【０１０９】
次に、本実施の形態の半導体記憶装置の製造方法について、図１８及び図２３を参照して説明する。図１８及び図２３は本実施形態による半導体記憶装置の製造方法を示す工程図で、図１８（ａ）、図１９（ｂ）、図２０（ｃ）、図２１、図２２及び図２３（ｇ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１９（ｂ’）、図２０（ｃ’）及び図２３（ｇ’）は、いずれも図１９（ｂ）、図２０（ｃ）及び図２３（ｇ）の平面図を示している。
【０１１０】
図に示すように本実施の形態の製造方法では、上記第１の実施の形態における図４乃至図８に示すように、キャパシタ用コンタクトプラグ１３を形成する工程までは同じである。
【０１１１】
次に、キャパシタ用コンタクトプラグ１３を埋め込んだ第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、後工程でエッチングストッパ膜として機能する。
【０１１２】
続いて、この絶縁性台座部材５０上に、エッチング特性の異なる材料からなる第１の犠牲絶縁膜８０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第１の犠牲絶縁膜８０とする。なお、この第１の犠牲絶縁膜８０としては、例えばＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜等を適用することができる。
【０１１３】
次いで、ＣＭＰ法により、この第１の犠牲絶縁膜８０の表面を研磨し、表面を平坦化する。続いて、この第１の犠牲絶縁膜８０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁を形成するための絶縁梁膜２１０ａを形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２１０ａとする（図１８（ａ））。
【０１１４】
なお、この絶縁梁膜２１０ａとしては、前記第１の犠牲絶縁膜８０とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外にＴａＯ膜、Ａｌ2Ｏ3膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【０１１５】
次いで、前記絶縁梁膜２１０ａ上に、例えば、幅約５０ｎｍの微細な直線状のフォトレジストパターン９３を列方向に沿って形成する。
【０１１６】
次いで、前記直線状のフォトレジストパターン９３をマスクとして前記絶縁梁膜２１０ａをドライエッチング法でエッチングし、格子状に配列されたキャパシタ用コンタクトプラグ１３の内、列方向に配列された複数のキャパシタ用コンタクトプラグ１３上を横切るように一方向に延びる直線状の絶縁体梁２１０を形成する（図１９（ｂ）、（ｂ’））。
【０１１７】
次いで、上記第１の実施の形態における図１１と同様に、前記フォトレジストパターン９３を除去した後、前記絶縁体梁２１０を含む前記第１の犠牲絶縁膜８０上に、第２の犠牲絶縁膜８１を形成する。例えば、ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１とする。なお、この第２の犠牲絶縁膜８１としては、前記絶縁体梁２１０とエッチング特性が異なり、前記第１の犠牲絶縁膜８０とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【０１１８】
更に前記第２の犠牲絶縁膜８１上に、格子状に配列された四角形状の開口部９４ａを有するフォトレジストパターン９４を形成する（図２０（ｃ）、（ｃ’））。
【０１１９】
ここで、開口部９４ａは、例えば、長辺３００ｎｍ×短辺２００ｎｍの平面四角形状に形成する。
【０１２０】
次いで、上記第１の実施の形態における図１２（ｌ）と同様に、前記フォトレジストパターン９４をマスクとして、前記第２の犠牲絶縁膜８１、前記絶縁体梁２１０の前記キャパシタ用コンタクトプラグ１３上に位置する部分、前記第１の犠牲絶縁膜８０及び絶縁性台座部材５０を順次ドライエッチング法でエッチングし、キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する（図２１（ｄ））。
【０１２１】
次いで、上記第１の実施の形態における図１２（ｍ）と同様に、前記スルーホール５１の内面、前記スルーホール５１間の前記第２の犠牲絶縁膜８１及び前記キャパシタ用コンタクトプラグ１３の表面に、キャパシタの下部電極６１となるＲｕ膜を、例えば、ＣＶＤ法により膜厚約３０ｎｍ成膜する。
【０１２２】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト９５を堆積し、前記スルーホール５１内をこのフォトレジスト９５で充填させる。（図２１（ｅ））。
【０１２３】
次いで、上記第１の実施の形態における図１３（ｎ）と同様に、ＣＭＰ法、ＲＩＥ法等により、前記スルーホール５１間における前記第２の犠牲絶縁膜８１上の前記下部電極膜６１を除去し電気的に分離する（図２２（ｆ））。
【０１２４】
次いで、上記第１の実施の形態における図１４（ｏ）と同様に、前記スルーホール５１内の前記フォトレジスト９５をシンナー等の溶剤で除去する。シンナーを用いることにより、前記第２の犠牲絶縁膜８１及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト９２を選択的に除去することができる。
【０１２５】
次いで、前記スルーホール５１間の前記第２の犠牲絶縁膜８１をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、所定方向において隣接するキャパシタの下部電極６１は、絶縁性台座部材５０と前記下部電極６１上端との間において、互いに、絶縁体梁２１０により連結支持されて（図２３（ｇ）、（ｇ’））。
【０１２６】
次いで、上記第１の実施の形態における図１５以降と同様な、誘電体膜の形成工程、上部電極の形成工程、キャパシタの内外部分への絶縁膜の埋め込み工程及び配線の形成工程等を経て、図１７に示すような、トランジスタとシリンダー構造のキャパシタとを有するメモリセルが形成される。
【０１２７】
本実施の形態による半導体記憶装置では、所定方向において隣接するキャパシタの下部電極６１は、絶縁性台座部材５０と前記下部電極６１上端との間において、互いに、絶縁体梁２１０により連結支持されて機械的強度が高められている。従って、上記第1の実施の形態と同様に、キャパシタ容量の増加、または大きなキャパシタ容量を確保できる。しかも、本実施の形態では、前記下部電極と絶縁体梁との連結は、下部電極における四辺の外周面の内、一辺同士で行われるため、上記第１の実施の形態よりも、大きなキャパシタ容量を確保できる。
【０１２８】
また、本実施形態の製造方法によれば、上記第1の実施の形態と同様に、下部電極の転倒を防止できるため、歩留まり向上がはかれる。
（第３の実施の形態）
以下、本発明の第３の実施の形態に係わる半導体記憶装置及びその製造方法を図２４乃至図３０を参照して説明する。なお、図において、上記第１の実施の形態と同一構成要素には同一符号を付して重複部分の説明は省略し、以下、相違する部分のみ説明する。
【０１２９】
図２４は本実施の形態に係わる半導体記憶装置の構造を示す断面図で、図２４（ａ）は図１中のＡ−Ａ’線に沿う断面図、図２４（ａ’）は図２４（ａ）中のＨ−Ｈ’線に沿う断面図を示している。
【０１３０】
図に示すように、本実施の形態の半導体記憶装置では、格子状に配列された複数の下部電極６１の内、所定方向、例えば、列方向の各列において、隣接する２個の前記下部電極６１を１組として区分する。そして、各組の隣接する前記下部電極６１間にのみ、絶縁体梁２２０を配置し、隣接する各組間には、前記絶縁体梁２２０を配置しない。また、各組において、前記絶縁体梁２２０は、前記下部電極６１上端と絶縁性台座部材５０との間で、前記対向側面の一部において連結し、隣接する前記下部電極６１を、互いに、支持している。それ以外の構成要素については、上記第１の実施の形態と同じ構成となっている。
【０１３１】
次に、本実施の形態の半導体記憶装置の製造方法について、図２５及び図３０を参照して説明する。図２５及び図３０は本実施の形態による半導体記憶装置の製造方法を示す工程図で、図２５（ａ）、図２６（ｂ）、図２７（ｃ）、図２８（ｄ）、（ｅ）、２９（ｆ）及び図３０（ｇ）は、図１中のＡ−Ａ’線に沿う断面図、図２６（ｂ’）、図２７（ｃ’）及び図３０（ｇ’）は、それぞれ図２６（ｂ）、図２７（ｃ）及び図３０（ｇ）の平面図を示している。
【０１３２】
図に示すように本実施の形態の製造方法では、上記第１の実施の形態における図４乃至図８に示すように、キャパシタ用コンタクトプラグ１３を形成する工程までは同じである。
【０１３３】
次に、キャパシタ用コンタクトプラグ１３を埋め込んだ第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、後工程でエッチングストッパ膜として機能する。
【０１３４】
続いて、この絶縁性台座部材５０上に、エッチング特性の異なる材料からなる第１の犠牲絶縁膜８０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第１の犠牲絶縁膜８０とする。なお、この第１の犠牲絶縁膜８０としては、例えばＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜等を適用することができる。
【０１３５】
次いで、ＣＭＰ法により、この第１の犠牲絶縁膜８０の表面を研磨し、表面を平坦化する。続いて、この第１の犠牲絶縁膜８０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁２２０を形成するための絶縁梁膜２２０ａを形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２２０ａとする（図２５（ａ））。
【０１３６】
なお、この絶縁梁膜２２０ａとしては、前記第１の犠牲絶縁膜８０とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外にＴａＯ膜、Ａｌ2Ｏ3膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【０１３７】
次いで、前記絶縁梁膜２２０ａ上に、例えば、幅約５０ｎｍの微細な直線状のフォトレジストパターン９６を列方向に沿って所定間隔をおいて形成する。前記フォトレジストパターン９６は、列方向に配列されたキャパシタ用コンタクトプラグ１３の各列に、しかも前記キャパシタ用コンタクトプラグ１３の中央部上方に位置するように設けられる。
【０１３８】
また、前記フォトレジストパターン９６は、各キャパシタ用コンタクトプラグ１３列において、隣接する２個の前記キャパシタ用コンタクトプラグ１３を１組として区分される、各組の隣接する前記キャパシタ用コンタクトプラグ１３間にのみ設けられ、隣接する各組間には、設けない。そして、前記フォトレジストパターン９６の直線状の長さは、各組の隣接する前記キャパシタ用コンタクトプラグ１３間に跨る長さに形成されている。
【０１３９】
次いで、前記直線状のフォトレジストパターン９６をマスクとして前記絶縁梁膜２２０ａをドライエッチング法でエッチングし、列方向のキャパシタ用コンタクトプラグ１３列の各列において、各組の隣接するキャパシタ用コンタクトプラグ１３間を跨ぐ直線状の絶縁体梁２２０を、各々、形成する（図２６（ｂ）、（ｂ’））。
【０１４０】
次いで、上記第１の実施の形態における図１１と同様に、前記フォトレジストパターン９６を除去した後、前記絶縁体梁２２０を含む前記第１の犠牲絶縁膜８０上に、第２の犠牲絶縁膜８１を形成する。例えば、ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１とする。
【０１４１】
なお、この第２の犠牲絶縁膜８１としては、前記絶縁体梁２２０とエッチング特性が異なり、前記第１の犠牲絶縁膜８０とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【０１４２】
更に前記第２の犠牲絶縁膜８１上に、格子状に配列された四角形状の開口部９７ａを有するフォトレジストパターン９７を形成する（図２７（ｃ）、（ｃ’））。
【０１４３】
ここで、開口部９７ａは、例えば、長辺３００ｎｍ×短辺２００ｎｍの平面四角形状に形成する。
【０１４４】
次いで、上記第１の実施の形態における図１２と同様に、前記フォトレジストパターン９７をマスクとして、前記第２の犠牲絶縁膜８１、前記絶縁体梁２２０の前記キャパシタ用コンタクトプラグ１３上に位置する部分、前記第１の犠牲絶縁膜８０及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する（図２８（ｄ））。
【０１４５】
次いで、上記第１の実施の形態における図１２（ｍ）と同様に、前記スルーホール５１の内面、前記スルーホール５１間の前記第２の犠牲絶縁膜８１及び前記キャパシタ用コンタクトプラグ１３の表面に、キャパシタの下部電極６１となるＲｕ膜を、例えば、ＣＶＤ法により膜厚約３０ｎｍ成膜する。
【０１４６】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト９８を堆積し、前記スルーホール５１内をこのフォトレジスト９８で充填させる。（図２８（ｅ））。
【０１４７】
次いで、上記第１の実施の形態における図１３（ｎ）と同様に、ＣＭＰ法、ＲＩＥ法等により、前記スルーホール５１間における前記第２の犠牲絶縁膜８１上の前記下部電極膜６１を除去し電気的に分離する（図２９（ｆ））。
【０１４８】
次いで、上記第１の実施の形態における図１４（ｏ）と同様に、前記スルーホール５１内の前記フォトレジスト９８をシンナー等の溶剤で除去する。シンナーを用いることにより、前記第２の犠牲絶縁膜８１及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト９８を選択的に除去することができる。
【０１４９】
次いで、前記スルーホール５１間の前記第２及び第１の犠牲絶縁膜８１、８０をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、列方向の各列において、隣接する２個の前記下部電極６１を１組とし、各組内の隣接する前記下部電極６１は、絶縁体梁２２０により、絶縁性台座部材５０と前記下部電極６１上端との間において、互いに、連結され、支持されている（図３０（ｇ）、（ｇ’））。
【０１５０】
次いで、上記第１の実施の形態における図１５以降と同様な、誘電体膜の形成工程、上部電極の形成工程、キャパシタの内外部分への絶縁膜の埋め込み工程及び配線の形成工程等を経て、図２４に示すような、トランジスタとシリン
ダー構造のキャパシタとを有するメモリセルが形成される。
【０１５１】
本実施の形態による半導体記憶装置では、所定方向において隣接する２個のキャパシタの下部電極６１を１組として、各組の前記下部電極６１は、絶縁性台座部材５０と前記下部電極６１上端との間において、互いに、絶縁体梁２２０により連結支持されて機械的強度が高められている。従って、上記第1の実施の形態と同様に、キャパシタ容量の増加、または大きなキャパシタ容量を確保できる。
しかも、本実施の形態では、各下部電極において前記絶縁体梁との連結は、下部電極における四辺の外周側面の内、一側面のみで行われるため、上記第１及び第１の実施の形態よりも、大きなキャパシタ容量を確保できる。
【０１５２】
また、本実施形態の製造方法によれば、上記第1及び第２の実施の形態と同様に、下部電極の転倒を防止できるため、歩留まり向上がはかれる。
（第４の実施の形態）
以下、本発明の第４の実施の形態に係わる半導体記憶装置及びその製造方法を図３１及び図３８を参照して説明する。なお、図において、上記第１の実施の形態と同一構成要素には同一符号を付して重複部分の説明は省略し、以下、相違する部分のみ説明する。
【０１５３】
図３１は本実施の形態に係わる半導体記憶装置の構造を示す断面図で、図３１（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図３１（ａ’）は、図３１（ａ）中のＩ−Ｉ’線に沿う断面図、図３２は、図１中のＢ−Ｂ’線に沿う断面図を示している。
【０１５４】
図に示すように、本実施の形態では、隣接する下部電極６１は、その上端と絶縁性台座部材５０との間に、２個の絶縁体梁２３０、２４０を上下に配置し、且つ対向する四辺の各対向側面部の一部と連結することにより、互いに、支持している。それ以外の構成要素については、上記第1の実施の形態と同じ構成となっている。
【０１５５】
次に、本実施の形態の半導体記憶装置の製造方法について、図３３乃至図３８を参照して説明する。
【０１５６】
図３３乃至図３８は本実施形態に係わる半導体記憶装置の製造方法を示す工程図で、図３３（ａ）、図３４（ｂ）、図３５（ｃ）、図３６（ｄ）、（ｅ）及び図３７（ｆ）及び図３８（ｇ）は、いずれも図１中のＡ−Ａ’線に沿う断面図、図３４（ｂ’）、図３５（ｃ’）及び図３７（ｆ’）は、いずれも図３４（ｂ）、図３５（ｃ）及び図３７（ｆ）の平面図を示している。
【０１５７】
図に示すように、本実施の形態の製造方法では、上記第１の実施の形態における図４乃至図１０の第１の犠牲絶縁膜８０上に、前記キャパシタ用コンタクトプラグ１３上方に交点を有する格子状の第１の絶縁体梁２３０（第１の実施形態では、２００）を形成する工程までは、同じである。
【０１５８】
次いで、前記第１の絶縁体梁２３０のパターニングに用いたフォトレジストパターンを除去した後、前記第１の絶縁体梁２３０を含む前記第１の犠牲絶縁膜８０上に、例えば、ＣＶＤ法により、膜厚約３００ｎｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１を形成する。なお、前記第２の犠牲絶縁膜８１としては、前記第１の絶縁梁２３０の材料とエッチング特性が異なり、前記第１の犠牲絶縁膜８０とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【０１５９】
次いで、ＣＭＰ法により、前記第２の犠牲絶縁膜８１の表面を研磨し、前記第２の犠牲絶縁膜８１の表面を平坦化する。続いて、前記第２の犠牲絶縁膜８１上に、後工程でスタックキャパシタ間を連結する第２の絶縁体梁を形成するための第２の絶縁梁膜２４０ａを形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２４０ａとする（図３３（ａ））。
【０１６０】
なお、前記第２の絶縁梁膜２４０ａとしては、前記第１の犠牲絶縁膜８０及び第２の犠牲絶縁膜８１とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【０１６１】
次いで、前記第２の絶縁梁膜２４０ａ上に、例えば、格子幅約５０ｎｍの微細な格子状のフォトレジストパターン９９を形成する。
【０１６２】
次いで、前記フォトレジストパターン９９をマスクとして前記第２の絶縁梁膜２４０ａをドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３上方に交点を有する格子状の第２の絶縁体梁２４０を形成する（図３４（ｂ）））。
【０１６３】
なお、前記第２の絶縁体梁２４０は、前記第１の絶縁体梁２３０と同じ形状を有し、且つ前記第１の絶縁体梁２３０上方に形成している。
【０１６４】
次いで、前記フォトレジストパターン９９を除去した後、前記第２の絶縁体梁２４０を含む前記第２の犠牲絶縁膜８１上に、例えば、ＣＶＤ法により、膜厚約３００ｎｍの酸化シリコン膜を堆積し、第３の犠牲絶縁膜８２を形成する。なお、前記第３の犠牲絶縁膜８２としては、前記第２の絶縁体梁２４０の材料とエッチング特性が異なり、前記第１の犠牲絶縁膜８０及び前記第２の犠牲絶縁膜８１とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【０１６５】
次いで、格子状の前記第２の絶縁体梁２４０の交点上に四角形状の開口部１００ａを有する格子状のフォトレジストパターン１００を形成する（図３５（ｃ）、（ｃ’））。ここで、開口部９８ａは、例えば、長辺約３００ｎｍ）×短辺約２００ｎｍの平面四角形状に形成する。
【０１６６】
次いで、前記フォトレジストパターン１００をマスクとして、前記第３の犠牲絶縁膜８２、前記第２の絶縁体梁２４０の交点部分、前記第２の犠牲絶縁膜８１、前記第１の絶縁体梁２３０の交点部分、前記第１の犠牲絶縁膜８０及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、トランジスタの前記キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する。
【０１６７】
次いで、前記フォトレジスト１００を除去した後、前記スルーホール５１の内表面、前記スルーホール５１間の前記第３の犠牲絶縁膜８２及び前記キャパシタ用コンタクトプラグ１３表面に、キャパシタの下部電極６１となる第１の導電膜を成膜する。例えば、ＣＶＤ法により、Ｒｕ膜を膜厚約３０ｎｍに成膜して下部電極６１とする。前記下部電極６１として、Ｒｕ膜以外に、Ｐｔ膜、ＴｉＮ膜等の導電膜を適用することができる（図３６（ｄ））。
【０１６８】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト１０１を堆積した後、ドライエッチング法により、前記フォトレジスト１０１をエッチングバックして前記スルーホール５１内を前記フォトレジスト１０１で充填させる。
【０１６９】
次いで、ＣＭＰ法、RIE法等により、前記スルーホール５１間における前記第
３の犠牲絶縁膜８２上の前記下部電極膜６１を除去し、電気的に分離する（図３６（ｅ））。
【０１７０】
次に、前記スルーホール５１内の前記フォトレジスト１０１をシンナー等の溶剤で除去する。シンナーを用いることにより、前記第３の犠牲絶縁膜８２及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト１０１を選択的に除去することができる。
【０１７１】
次いで、前記スルーホール５１間の前記第３の犠牲絶縁膜８２、前記第２の犠牲絶縁膜８１及び前記第１の犠牲絶縁膜８０をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、隣接する前記下部電極６１は、前記絶縁性台座部材５０と前記下部電極６１上端との間において、上下に所定間隔をおいて配置され、且つ対向面の一部に連結された格子状の前記第１の絶縁体梁２３０及び前記第２の絶縁体梁２４０で互いに連結されて支持されている（図３７（ｆ）、（ｆ’））。
【０１７２】
次いで、前記下部電極膜６１の表面を覆う誘電体膜６２を形成する。例えば、ＣＶＤ法により、膜厚約１０ｎｍのＴａ2Ｏ5膜を堆積し、酸化膜換算で例えば膜厚約（１.３ｎｍ）の誘電体膜を形成する。前記誘電体膜６２は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）、Ａｌ2Ｏ3等の高誘電体膜を用いてもよい。
【０１７３】
次いで、前記誘電体膜６２により覆われた前記下部電極６１の間隙及び前記下部電極５０の筒内外表面に、ＬＰ−ＣＶＤ法により上部電極６３となる第２の導電膜、例えば、Ｒｕ膜を形成し、この上部電極６３、前記誘電体膜６２及び前記下部電極６１により、キャパシタ６０を形成する（図３８（ｇ））。
【０１７４】
次いで、このキャパシタ６０の内外部分に絶縁物７０を堆積し、平坦化処理を施した後、通常の配線技術により所定の上部電極との配線等が施されて、図３１及び図３２に示すような、１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される。
【０１７５】
本実施の形態による半導体記憶装置では、隣接するキャパシタの下部電極６１は、その上端と絶縁性台座部材５０との間の各対向面の中間位置において、上下、２段に設けられた第１の絶縁体梁２３０及び第２の絶縁体梁２４０により、互いに、連結して支持している。
【０１７６】
これによって、上記第１乃至第３の実施形態に比べて、シリンダー型スタックドキャパシタの機械的強度をより高められるため、下部電極をより高くできる。したがって、より大きなキャパシタ容量を確保できる。
【０１７７】
また、本実施の形態の製造方法によれば、上記第１乃至第３の実施形態に比べて、キャパシタの転倒をより確実に防止でき、歩留まり向上が更にはかれる。
（第５の実施の形態）
以下、本発明の第５の実施の形態に係わる半導体記憶装置及びその製造方法について図３９乃至４５を参照して説明する。なお、図において、上記第1の実施
の形態と同一構成要素には同一符号を付して重複説明は省略し、以下、相違する部分のみ説明する。
【０１７８】
図３９は本実施の形態に係わる半導体記憶装置の構造を示す断面図で、図３９（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図３９（ａ’）は、図３９中のＪ−Ｊ’線に沿う断面図を示している。
【０１７９】
図に示すように、本実施の形態の半導体記憶装置では、隣接するシリンダー構造の下部電極６１には、四辺の各対向側面部の中央部にシリンダーの底部を除く全長に亘って衝立状の絶縁体梁２５０が形成され、且つこの衝立て状の絶縁体梁２５０によって、隣接する前記下部電極６１が、互いに、連結されて支持されている。ここでは、前記絶縁体梁２５０は、例えば、窒化シリコン膜からなり、厚み約５０ｎｍ×縦長さ約１、０００ｎｍに形成されている。前記絶縁体梁２５０としては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることができる。なお、それ以外の構成要素は、上記第1の実施の形態の構成と同じである。
【０１８０】
次に、上記半導体記憶装置の製造方法について、図４０乃至図４５を用いて説明する。
【０１８１】
図４０乃至図４５は本実施の形態の半導体記憶装置の製造方法を示す工程図で、図４０（ａ）、図４３（ｃ）、図４４（ｄ）、（ｅ）及び図４５は、図１中のＡ−Ａ’線に沿う工程断面図、図４１及び図４２は、図１中のＡ−Ａ’に沿う斜視図、図４０（ａ’）及び図４５（ｆ’）は、それぞれ図４０（ａ）及び図４５（ｆ’）の平面図を示している。
【０１８２】
図に示すように、本実施の形態の製造方法では、上記第1の実施の形態における図４乃至図８に示すように、キャパシタ用コンタクトプラグ１３を形成する工程までは、同じである。
【０１８３】
次に、キャパシタ用コンタクトプラグ１３が埋め込んだ第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、エッチングストッパ膜として機能する。
【０１８４】
次いで、この絶縁性台座部材５０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁２５０を形成するための絶縁梁膜２５０ａを形成する。例えば、ＬＰ−ＣＶＤ法により膜厚約１、０００ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２５０ａとする。
【０１８５】
なお、前記絶縁梁膜２５０ａとしては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることができる。
【０１８６】
次いで、前記絶縁梁膜２５０ａ上に、格子状の微細なフォトレジストパターン１０２を形成する（図４０（ａ）、（ａ’））。このフォトレジストパターン１０２は、格子幅約５０ｎｍで、格子の交点が前記キャパシタ用コンタクトプラグ１３上に位置するパターンに形成される。
【０１８７】
次いで、前記フォトレジストパターン１０２をマスクとして前記絶縁梁膜２５０ａをドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３上方に交点を有する格子状の絶縁体梁２５０を形成する（図４１（ｂ））。
【０１８８】
次いで、前記フォトレジスト１０２を除去した後、格子状の前記絶縁体梁２５０を埋めるように前記絶縁性台座部材５０上に、犠牲絶縁膜８０を形成し、ＣＭＰ法により平坦化する。例えば、ＣＶＤ法により、膜厚約１,０００ｎｍの酸化シリコン膜を堆積し、犠牲絶縁膜８０とする（図４１（ｃ））。
【０１８９】
なお、この犠牲絶縁膜８０としては、前記絶縁梁膜２５０ａとエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープしたＳｉＯ 2 膜やノンドープドＳｉＯ2膜を適用することができる。
【０１９０】
次いで、格子状の前記絶縁体梁２５０の交点上に平面四角形状の開口部１０３ａを有する格子状のフォトレジストパターン１０３を形成する（図）４２（ｄ））。ここで、この開口部１０３ａは、例えば、長辺約３００ｎｍ×短辺約２００ｎｍの大きさに形成する。
【０１９１】
次いで、前記フォトレジストパターン１０３をマスクとして、前記犠牲絶縁膜８０、前記絶縁体梁２５０の交点部分、及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する（図４３（ｃ）、（ｃ’））。
【０１９２】
次いで、前記フォトレジストパターン１０３を除去した後、前記スルーホール５１の内表面、前記スルーホール５１間の前記犠牲絶縁膜８０及び前記キャパシタ用コンタクトプラグ１３表面に、キャパシタの下部電極６１となる導電膜を成膜する。例えば、ＣＶＤ法により、Ｒｕ膜を約３０ｎｍ成膜して下部電極６１とする。前記下部電極６１として、Ｒｕ膜以外に、Ｐｔ（プラチナ）膜、ＴｉＮ（窒化チタン）膜等の導電膜を適用することができる。
【０１９３】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト１０４を堆積した後、ＣＭＰ法、ＲＩＥ法等により、前記フォトレジスト１０４をエッチングバックして前記スルーホール５１内を前記フォトレジスト１０４で充填させる（図４４（ｄ））。
【０１９４】
次いで、ＣＭＰ法、ＲＩＥ法等により、前記スルーホール５１間における前記絶縁体梁２５０及び前記犠牲絶縁膜８０上の前記下部電極膜６１を除去し、電気的に分離する（図４４（ｅ））。
【０１９５】
次に、前記スルーホール５１内の前記フォトレジスト１０４をシンナー等の溶剤で除去する。シンナーを用いることにより、前記犠牲絶縁膜８０及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト１０４を選択的に除去することができる。
【０１９６】
次いで、前記スルーホール５１間の前記犠牲絶縁膜８０をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、隣接する前記下部電極６１は、対向する四辺の各対向面の中央部で、且つ筒全長に亘って形成された衝立て状の前記絶縁体梁２５０で互いに連結されて支持されている（図）４５（ｆ）、（ｆ’）。
【０１９７】
次いで、上記第１の実施の形態における図１５以降と同様な、誘電体膜の形成工程、上部電極の形成工程、キャパシタの内外部分への絶縁膜の埋め込み工程及び配線工程を経て、図３９に示すような１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される。
【０１９８】
上記実施の形態の半導体記憶装置では、隣接するキャパシタの下部電極６１は、対向する四辺の各対向側面部に、筒全長に亘って形成した衝立て状の絶縁体梁２５０により連結支持されて機械的強度が高められている。従って、下部電極６１の高さを高くすることができ、大きなキャパシタ容量を確保することができる。
【０１９９】
また、本実施の形態による製造方法では、次のような効果を有する。即ち、一般に、下部電極６１は、膜厚約３０ｎｍと薄く、機械的に弱いが、本実施形態では、隣接する下部電極６１の各対向側面部は、筒全長に亘たる、衝立て状の絶縁体梁２５０で連結支持することにより、機械的強度を確保した後、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジスト除去工程、下部電極表面への誘電体膜の形成工程、並びに上部電極の形成工程、キャパシタの内外部への絶縁物の埋め込み工程等の処理を行っている。そのため、下部電極の転倒を防止でき、歩留まり向上がはかれる。
【０２００】
上記実施の形態において、衝立て状の前記絶縁体梁２５０は、前記下部電極６１の各辺に形成したが、上記第２の実施の形態のように、格子状に配列された複数の下部電極６１の内、所定方向、例えば列方向に配列された、隣接する前記下部電極６１間にのみに配置してもよい。
【０２０１】
また、上記第３の実施の形態のように、格子状に配列された複数の下部電極６１の内、所定方向、例えば、列方向の各列において、隣接する２個の前記下部電極を１組として区分し、そして、各組の隣接する前記下部電極間にのみに配置し、隣接する各組間には配置しないようにしてもよい。
【０２０２】
また、前記衝立状の絶縁体梁２５０は、隣接する下部電極６１間を互に連結するように設けず、途中で切断された構造に形成してもよい。
（第６の実施の形態）
以下、本発明の第６の実施の形態に係わる半導体記憶装置及びその製造方法について、図４６乃至図５２を参照して説明する。なお、図において、上記第1の実施の形態と同一構成要素には同一符号を付して重複部分の説明は省略し、以下、相違する部分のみ説明する。
【０２０３】
図４６は本実施の形態に係わる半導体記憶装置の構造を示す断面図で、図４６（ａ）は、図1中のＡ−Ａ’に沿う断面図、図４６（ａ）は、図４６（ａ）中のＫ−Ｋ’線に沿う断面図を示している。
【０２０４】
図に示すように、本実施の形態の半導体記憶装置では、列方向に配列された各列におけるシリンダー構造の下部電極６１の両側には、列全長に亘る長さの直線状の絶縁体梁２６０が配置されている。また、前記絶縁体梁２６０は、前記下部電極６１の上端部の位置に設けられている。各列の下部電極６１は、その上端部の両外側面部が前記絶縁体梁２６０に連結されて支持されている。ここでは、前記絶縁体梁２６０は、例えば、窒化シリコン膜からなり、幅約１００ｎｍ×厚み約５０ｎｍの断面四角形に形成されている。前記絶縁体梁２６０としては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることができる。それ以外の構成要素については、上記第１の実施の形態と同じ構成となっている。
【０２０５】
次に、上記半導体記憶装置の製造方法について、図４７乃至図５２を用いて説明する。図４７乃至図５２は本実施の形態の半導体記憶装置の製造方法を示す工程図で、図４７（ａ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４８、図４９（ｄ）、図５０、図５１及び図５３（ｉ）は、いずれも図１中のＢ−Ｂ’線に沿う工程断面図、図４７（ａ’）、図４９（ｄ’）及び図５２（ｉ’）は、それぞれ図４７（ａ）、図４９（ｄ）及び図５２（ｉ）の平面図を示している。
【０２０６】
図に示すように、本実施の形態の製造方法では、上記第1の実施の形態における図４乃至図９に示すように、キャパシタ用コンタクトプラグ１３を形成する工程までは、同じである。
【０２０７】
次に、キャパシタ用コンタクトプラグ１３を埋め込んだ第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、後工程でエッチングストッパとして機能する。
【０２０８】
続いて、前記絶縁性台座部材５０上に、エッチング特性の異なる材料となる犠牲絶縁膜８０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約１、０００ｎｍの酸化シリコン膜を堆積し、犠牲絶縁膜８０とする。
【０２０９】
なお、前記犠牲絶縁膜８０としては、酸化シリコン膜以外に、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜等を適用することができる。
【０２１０】
次いで、ＣＭＰ法により、前記犠牲絶縁膜８０の表面を研磨し、表面を平坦化する。
【０２１１】
次いで、この犠牲絶縁膜８０上に、直線状のフォトレジストパターン１０５を形成する。このフォトレジストパターン１０５は、列方向に配列された各列のキャパシタ用コンタクトプラグ１３上に列に沿って列全長に亘って形成される（図４７（ａ）、（ａ’））。ここでは、例えば、幅約２００ｎｍで、間隔約１００ｎｍに形成される。
【０２１２】
続いて、このフォトレジストパターン１０５をマスクとしてRIE法により、前記犠牲絶縁膜８０に、直線状の溝８０ａを形成する。この溝８０ａは、列方向に配列された各列のキャパシタ用コンタクトプラグ１３両側の上方に、垂直方向で、且つ列全長に亘る長さに形成する。また、深さ５０ｎｍに形成する（図４８（ｂ））。
【０２１３】
続いて、前記溝８０ａを含む前記犠牲絶縁膜８０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁２６０を形成するための絶縁梁膜２６０ａ、例えば窒化シリコンをＬＰ−ＣＶＤ法により堆積し、次に、ＣＭＰ法を用いて、前記犠牲絶縁膜８０の表面が露出するまで前記絶縁梁膜２６０ａを平坦化し、前記溝８０ａ内にのみ前記絶縁梁膜を埋め込み、絶縁体梁２６０を形成する（図４８（ｃ）））。
【０２１４】
なお、前記絶縁梁膜２６０ａとしては、前記犠牲絶縁膜８０とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【０２１５】
次に、リソグラフィー法で、前記溝８０ａに対して垂直に直線状のフォトレジストパターン１０６を形成する。前記フォトレジストパターン１０６は、行方向のキャパシタ用コンタクトプラグ１３列に対して、各列の前記キャパシタ用コンタクトプラグ１３の両側に、各々、位置するように形成する（図４９（ｄ）、（ｄ’））。
【０２１６】
このフォトレジストパターン１０６と前記絶縁体梁２６０により、前記キャパシタ用コンタクトプラグ１３上に平面四角形状の開口部１２０を形成する。ここで、開口部１２０は、例えば、長辺約３００ｎｍ×短辺約２００ｎｍの大きさに形成する。
【０２１７】
次いで、前記フォトレジストパターン１０６と前記絶縁体梁２６０をマスクとして、前記開口部１２０内の前記犠牲絶縁膜８０及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、自己整合的に、前記キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する（図５０（ｅ））。
【０２１８】
次いで、前記フォトレジストパターン１０６を除去した後、前記スルーホール５１の内表面、前記スルーホール５１間の前記犠牲絶縁膜８０及び前記キャパシタ用コンタクトプラグ１３表面に、キャパシタの下部電極６１となる導電膜を成膜する。例えば、ＣＶＤ法により、Ｒｕ膜を膜厚約３０ｎｍに成膜して下部電極６１とする（図５０（ｆ））。前記下部電極６１として、Ｒｕ膜以外に、Ｐｔ（プラチナ）膜、ＴｉＮ（窒化チタン）膜等の導電膜を適用することができる。
【０２１９】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト１０７を堆積した後、ドライエッチング法により、前記フォトレジスト１０７をエッチングバックして前記スルーホール５１内を前記フォトレジスト１０７で充填させる（図５１（ｇ））。
【０２２０】
次いで、ＣＭＰ法、ＲＩＥ法等により、前記スルーホール５１間における前記犠牲絶縁膜８０上の前記下部電極膜６１を除去し、電気的に分離する。
【０２２１】
次に、前記スルーホール５１内の前記フォトレジスト１０７をシンナー等の溶剤で除去する。シンナーを用いることにより、前記犠牲絶縁膜８０及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト１０７を選択的に除去することができる。
【０２２２】
次いで、前記スルーホール５１間の前記犠牲絶縁膜８０をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、行方向に配列された各下部電極６１は、その上端の両側に配置された前記絶縁体梁２６０で互いに連結されて支持されている（図５２（ｉ）、（ｉ’））。
【０２２３】
次いで、上記第１の実施の形態における図１５以降と同様な、誘電体膜の形成工程、上部電極の形成工程、キャパシタの内外部分への絶縁膜の埋め込み工程及び配線工程を経て、図４６に示すような１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される。
【０２２４】
上記実施の形態の半導体記憶装置では、列方向に配列された各列の下部電極６１上端部の両側に直線状の絶縁体梁２６０を配置し、前記下部電極６１の両外側面部と前記絶縁体梁２６０とを連結することにより、各行の下部電極６１は前記絶縁体梁２６０に支持され、機械的強度が高められている。従って、下部電極６１の高さを高くすることができ、大きなキャパシタ容量を確保することができる。
【０２２５】
また、本実施の形態による製造方法では、次のような効果を有する。即ち、列方向に配列された各下部電極６１は、その上端両側に配置した絶縁体梁２６０で連結支持することにより、機械的強度を確保した後、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジスト除去工程、下部電極表面への誘電体膜の形成工程、上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み工程等の処理を行っている。そのため、下部電極の転倒を防止でき、歩留まり向上がはかれる。
【０２２６】
上記実施の形態において、前記絶縁体梁２６０は、各列の下部電極６１の両側に設けたが、各列の下部電極の片側にのみ設けてもよく、前記下部電極６１の上端部に限らず、前記下部電極６１の上端と前記絶縁性台座部材５０との間に設けてもよい。
【０２２７】
また、前記絶縁体梁２６０は、一層に限らず、筒長方向に複数層設けてもよい。
【０２２８】
また、前記絶縁体梁２６０は、列方向に配置された前記下部電極６１列に限らず、行方向（紙面左右方向、または水平方向）に配列された前記下部電極６１の各列に対して設けてもよい。
【０２２９】
【発明の効果】
上記のように、本発明の半導体記憶装置によれば、シリンダー型スタックドキャパシタの下部電極を、その上端、若しくはその上端と絶縁性台座部材との間において、絶縁体梁で連結支持して下部電極の機械的強度を高めているため、前記絶縁性台座位部材の厚みを最小限にでき、キャパシタ容量の増加が図れる。
【０２３０】
また、下部電極の高さを高くでき、大きなキャパシタ容量を確保することができる。
【０２３１】
また、本発明の半導体記憶装置の製造方法によれば、下部電極を、その上端、若しくはその上端と絶縁性台座位部材との間に絶縁体梁を配置し、下部電極の外側面部を前記絶縁体梁に連結支持することにより、機械的強度を確保した後、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジスト除去工程、下部電極表面への誘電体膜の形成工程、上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み工程等の処理を行っている。そのため、下部電極の転倒を防止でき、半導体記憶装置の製造歩留まり向上がはかれる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置を模式的に示す平面図。
【図２】本発明の第１の実施の形態に係る半導体記憶装置を示す断面図で、図２（ａ）は図１中のＡ−Ａ’線に沿う断面図、図２（ａ’）は図２（ａ）中のＤ−Ｄ‘’線に沿う断面図。
【図３】本発明の第１に実施の形態に係る半導体記憶装置の図１中のＢ−Ｂ’線に沿う断面図。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図４（ａ）乃至図４（ｃ）は、いずれも図１中のＡ−Ａ’線に沿う工程断面図、図４（ｃ’）は、図１中のＣ−Ｃ’線に沿う工程断面図。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図５（ｄ）及び図５（ｅ）は、いずれも図１中のＡ−Ａ’線に沿う工程断面図、図５（ｄ’）及び図５（ｅ’）は、いずれも図１中のＣ−Ｃ’線に沿う工程断面図。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図６（ｆ）は、図１中のＡ−Ａ’線に沿う工程断面図、図６（ｆ’）は、図１中のＣ−Ｃ’線に沿う工程断面図。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図７（ｇ）は、図１中のＡ−Ａ’線に沿う工程断面図、図７（ｇ’）は、図１中のＢ−Ｂ’線に沿う工程断面図。
【図８】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図８（ｈ）は、図１中のＡ−Ａ’線に沿う工程断面図、図８（ｈ’）は、図１中のＢ−Ｂ’線に沿う工程断面図。
【図９】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図１０】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１０（ｊ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１０（ｊ’）は、図１０（ｊ）の工程平面図。
【図１１】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１１（ｋ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１１（ｋ’）は、図１１１（ｋ）の工程平面図。
【図１２】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図１３】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図１４】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１４（ｏ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１４（ｏ’）は、図１４（ｏ）の工程平面図。
【図１５】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１５（ｐ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１５（ｐ’）は、図１５（ｐ）中のＥ−Ｅ’線に沿う工程断面図。
【図１６】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１６（ｑ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１６（ｑ’）は、図１６中のＦ−Ｆ’線に沿う工程断面図。
【図１７】本発明の第２の実施の形態に係る半導体記憶装置を示す図で、図１７（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図１７（ａ’）は、図１７（ａ）１中のＧ−Ｇ’線に沿う断面図。
【図１８】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図１９】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１９（ｂ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１９（ｂ’）は、図１９（ｂ）の工程平面図。
【図２０】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２０（ｃ）は、図１中のＡ−Ａ’線に沿う工程断面図、図２０（ｃ’）は、図２０（ｃ）の工程平面図。
【図２１】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図２２】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図２３】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２３（ｇ）は、図１中のＡ−Ａ’線に沿う工程断面図、図２３（ｇ’）は、図２３（ｇ）の工程平面図。
【図２４】本発明の第３の実施の形態に係る半導体記憶装置を示す図で、図２４（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図２４（ａ’）は、図２４（ａ）中のＨ−Ｈ’に沿う断面図。
【図２５】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２５は、図１中のＡ−Ａ’線に沿う工程断面図。
【図２６】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２６（ｂ）は、図１中のＡ−Ａ’線に沿う工程断面図、図２６（ｂ’）は、図２６（ｂ）の工程平面図。
【図２７】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２７（ｃ）は、図１中のＡ−Ａ’線に沿う工程断面図、図２７（ｃ’）は、図２７（ｃ）の工程平面図。
【図２８】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２８（ｄ）及び図２８（ｅ）は、いずれも図１中のＡ−Ａ’線に沿う工程断面図。
【図２９】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図３０】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図３０（ｇ）は、図１中のＡ−Ａ’線に沿う工程断面図、図３０（ｇ’）は、図３０（ｇ）の工程平面図。
【図３１】本発明の第４の実施の形態に係る半導体記憶装置を示す図で、図３１（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図３１（ａ’）は、図３１（ａ）Ｉ−Ｉ’線に沿う断面図。
【図３２】本発明の第４の実施の形態に係る半導体記憶装置を示す図で、図１中のＢ−Ｂ’線に沿う断面図。
【図３３】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図３４】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図３４（ｂ）は、図１中のＡ−Ａ’線に沿う工程断面図、図３４（ｂ’）は、図３４（ｂ）の工程平面図。
【図３５】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図３５（ｃ）は、図１中のＡ−Ａ’線に沿う工程断面図、図３５（ｃ’）は、図３５（ｃ）の工程平面図。
【図３６】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図３７】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図３７（ｆ）は、図１中のＡ−Ａ’線に沿う工程断面図、図３７（ｆ’）は、図３７（ｆ）の工程平面図。
【図３８】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図３９】本発明の第５の実施の形態に係る半導体記憶装置を示す図で、図３９（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図３９（ａ’）は、図３９（ａ）１中のＪ−Ｊ’線に沿う断面図。
【図４０】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４０（ａ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４０（ａ’）は、図４０（ａ）の工程平面図。
【図４１】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程斜視図。
【図４２】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程斜視図。
【図４３】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４３（ｃ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４３（ｃ’）は、図４３（ｃ）の工程平面図。
【図４４】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図４５】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４５（ｆ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４５（ｆ’）は、図４５（ｆ）の工程平面図。
【図４６】本発明の第６の実施の形態に係る半導体記憶装置を示す図で、図４６（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図４６（ａ’）は、図４６（ａ）中のＫ−Ｋ’に沿う断面図。
【図４７】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４７（ａ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４７（ａ’）は、図４７（ａ）の工程平面図。
【図４８】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＢ−Ｂ’線に沿う工程断面図。
【図４９】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４８（ｄ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４９（ｄ’）は、図４９（ｄ）の工程平面図。
【図５０】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＢ−Ｂ’線に沿う工程断面図。
【図５１】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＢ−Ｂ’線に沿う工程断面図。
【図５２】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図５２（ｉ）は、図１中のＢ−Ｂ’線に沿う工程断面図、図５２（ｉ’）は、図５２（ｉ）の工程平面図。
【図５３】従来の半導体記憶装置を模式的に示す平面図。
【図５４】従来の半導体記憶装置を示す図で、図５３中のＡ−Ａ’線に沿う断面図。
【図５５】従来の半導体記憶装置を示す図で、図５３中のＢ−Ｂ’線に沿う断面図。
【図５６】従来の半導体記憶装置の製造工程を示す工程図で、図５６（ａ）、図５６（ｂ）及び図５６（ｃ）は、図５３中のＡ−Ａ’線に沿う工程断面図、図５６（ｃ’）は、図５３中のＣ−Ｃ’線に沿う工程断面図。
【図５７】従来の半導体記憶装置の製造工程を示す工程図で、図５７（ｄ）及び図５７（ｅ）は、いずれも図５３中のＡ−Ａ’線に沿う工程断面図、図５７（ｄ’）及び図５７（ｅ’）は、いずれも図５３中のＣ−Ｃ’線に沿う工程断面図。
【図５８】従来の半導体記憶装置の製造工程を示す工程図で、図５８（ｆ）は、図５３中のＡ−Ａ’線に沿う工程断面図、図５８（ｆ’）は、図５３中のＣ−Ｃ’線に沿う工程断面図。
【図５９】従来の半導体記憶装置の製造工程を示す工程図で、図５９（ｇ）は、図５３中のＡ−Ａ’線に沿う工程断面図、図５９（ｇ’）は、図５３中のＢ−Ｂ’線に沿う工程断面図。
【図６０】従来の半導体記憶装置の製造工程を示す工程図で、図６０（ｈ）は、図５３中のＡ−Ａ’線に沿う工程断面図、図６０（ｈ’）は、図５３中のＢ−Ｂ’線に沿う工程断面図。
【図６１】従来の半導体記憶装置の製造工程を示す工程図で、図５３中のＡ−Ａ’線に沿う工程断面図。
【図６２】従来の半導体記憶装置の製造工程を示す工程図で、図５３中のＡ−Ａ’線に沿う工程断面図。
【図６３】従来の半導体記憶装置の製造工程を示す工程図で、図５３中のＡ−Ａ’線に沿う工程断面図。
【符号の説明】
１、５０１…半導体基板
２、５０２…素子分離領域
３、５０３…素子形成領域
４、５０４…拡散層
５、５０５…ゲート絶縁膜
６、４１、５０６、５４１…窒化シリコン膜
７、５０７…ゲート電極
１０、５１０…キャパシタ用プラグ
１１、５１１…ビット線用プラグ
１２、５１２…ビット線用コンタクトプラグ
１３、５１３…キャパシタ用コンタクトプラグ
１５、５１５…キャパシタ用導電プラグ
２０、５２０…第１の層間絶縁膜
２０ａ、２０ｂ、３０ｂ、９１ａ、９４ａ，９７ａ、１００ａ、１０３ａ
１２０，５２０ａ，５２０ｂ，５３０ａ…開口部
３０、５３０…第２の層間絶縁膜
４０、５４０…第３の層間絶縁膜
４０ａ、５４０ａ…スルーホール（第１のスルーホール）
３１、４２、５３１、５３２…バリアメタル膜
５０、５５０…絶縁性台座部材
５１、５５１…スルーホール（第２のスルーホール）
６０、５６０…キャパシタ
６１、５６１…下部電極
６２、５６２…誘電体膜
６３、５６３…上部電極
７０、５７０…絶縁物
８０、５８０…第１の犠牲絶縁膜（犠牲絶縁膜）
８１…第２の犠牲絶縁膜
８２…第３の犠牲絶縁膜
８０ａ…溝
９０、９１、９３、９４、９６、９７、９９、１００、１０２、１０３、
１０５、１０６…フォトレジストパターン
９２、９５、９８、１０１、１０４、１０７、５９０…フォトレジスト
２００、２１０、２２０、２３０、２４０、２５０、２６０…絶縁体梁
２００ａ、２１０ａ、２２０ａ，２４０ａ、２５０ａ、２６０ａ…絶縁梁膜
ＢＬ…ビット線
Ｗ…ワード線
Ｔｒ…トランジスタ
【発明の名称】 半導体記憶装置及びその製造方法
【特許請求の範囲】
【請求項１】
半導体基板表面に絶縁性台座部材によって、底部が保持され、且つ誘電体膜を介して下部電極と上部電極とが対向配置された複数のシリンダー型スタックドキャパシタを具備し、互いに近接する前記複数のスタックドキャパシタの前記下部電極が、その上端と前記絶縁性台座部材と間の対向側面部において、少なくとも一つの絶縁体梁で連結されてなることを特徴とする半導体記憶装置。
【請求項２】
半導体基板表面に形成されたトランジスタと、前記トランジスタを被覆するように形成された絶縁性台座部材と、底部が前記絶縁性台座部材を貫通して前記トランジスタの拡散層に電気的接続されたシリンダー型下部電極、前記下部電極の内外周面を覆う誘電体膜、及び前記誘電体膜上に形成された上部電極を有する複数のシリンダー型スタックドキャパシタとを具備し、互いに近接する前記複数のスタックドキャパシタの前記下部電極が、その上端と前記絶縁性台座部材との間の対向側面部において、少なくとも一つの絶縁体梁で連結されてなることを特徴とする半導体記憶装置。
【請求項３】
半導体基板表面に形成されたトランジスタと、
前記トランジスタの上方に形成された絶縁膜と、
前記絶縁膜を介して前記トランジスタの拡散層に電気的接続されたシリンダー型下部電極、前記下部電極の内外周面を覆う誘電体膜、及び前記誘電体膜上に形成された上部電極を有する複数のシリンダー型スタックドキャパシタと、
前記複数のスタックドキャパシタのそれぞれの、前記下部電極の下端から離隔した前記下部電極側面部を支持する少なくとも一つの絶縁体梁と、
を備えたことを特徴とする半導体記憶装置。
【請求項４】
前記トランジスタの拡散層と前記シリンダー型下部電極との電気的接続は、導電プラグによっておこなわれることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記複数のスタックドキャパシタの全てが前記絶縁体梁で連結されてなることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記複数のスタックドキャパシタの内、所定方向に配列されたスタックドキャパシタのみが前記絶縁体梁で連結されてなることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記絶縁体梁がシリンダー軸に沿って複数段配置されてなることを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記絶縁体梁が前記底部を除くシリンダーの全長に亘って形成されてなることを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記絶縁体梁が窒化シリコン、酸化シリコン、酸化タンタル、酸化アルミニウム、BST、STO、BTO、PZT、SBTのいずれかから形成されてなることを特徴とする請求項１乃至８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、
前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、
前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、
前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、
前記第1、第2の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、
前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第２の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
拡散層を有する半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記拡散層に達する第1のスルーホールを形成する工程と、
前記第1のスルーホール内に導電プラグとなる第1の導電膜を埋め込み形成する工程と、
前記導電プラグを含む前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、
前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングし、前記導電プラグ上方に位置する絶縁体梁を形成する工程と、
前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、
前記第２の犠牲絶縁膜、第２の絶縁膜、第１の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達する第2のスルーホールを形成する工程と、
前記第２のスルーホールの内表面に下部電極となる第２の導電膜を形成し、更に前記導電プラグと電気的接続させる工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１の絶縁膜に対し選択的に除去して、前記下部電極と前記絶縁体梁だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第３の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、
前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、
前記絶縁体梁間に前記第２の絶縁膜とエッチング特性が異なる第１の犠牲絶縁膜を形成する工程と、
前記絶縁体梁を分断するように、前記絶縁体梁、第1の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、
前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第２の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１３】
半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、
前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、
前記第1の犠牲絶縁膜をパターニングして当該犠牲絶縁膜上面に所定パターンの溝を形成する工程と、
前記第1の犠牲絶縁膜の溝内に絶縁体梁となる第２の絶縁膜を埋め込む工程と、
少なくとも前記第1の犠牲絶縁膜及び第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、
前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第２の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１４】
半導体基板上面に拡散層電気的に接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、
前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、
前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、
前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、
前記絶縁体梁を形成する工程と前記前記絶縁体梁を埋め込むように第２の犠牲絶縁膜を形成する工程とを複数回交互に行う工程と、
前記第1、第2の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が複数層の前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、
前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、
前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、
前記下部電極の内外表面を覆う誘電体膜を形成する工程と、
前記誘電体膜上に上部電極となる第２の導電膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に半導体記憶装置のシリンダー型スタックドキャパシタ電極の構造とその製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置には、記憶情報を書き込み、読み出しが可能なＤＲＡＭがある。このＤＲＡＭにおけるメモリセルは、１個のスイッチング・トランジスタと、１個のキャパシタとからなるものが構造的に簡単であり、半導体記憶装置の高集積化に最も適するものとして広く用いられている。
【０００３】
このようなメモリセルのキャパシタとしては、ＤＲＡＭの更なる高集積化に伴い、縮小した占有面積の中で、ある一定以上のキャパシタ容量が確保できる３次元構造のものが開発され使用されてきている。この３次元構造のキャパシタには、スタック型のものとトレンチ型のものとがあるが、スタック型のものは、α線の入射あるいは回路等からのノイズに対する耐圧が高く、比較的に容量値が小さい場合でも安定動作する。このために、スタックド型のキャパシタが有効であるとされている。
【０００４】
このスタックド型のキャパシタ（以下、スタックドキャパシタと呼称する）として、シリンダー構造の下部電極のものが精力的に検討され、種々の改良が加えられてきている。そこで、このシリンダー構造のスタックドキャパシタを有する従来のメモリセルについて、図５３乃至図５５を参照して説明する。
【０００５】
図５３乃至図５５は従来のメモリセルの構造を示す図で、図５３はその平面図、図５４は図５３中のＡ−Ａ’線に沿う断面図、図５５は図５３中のＢ−Ｂ’線に沿う断面図を示している。
【０００６】
図示のように、半導体基板５０１の表面に素子分離領域５０２が選択的に形成され、それらにより取り囲まれた素子形成領域５０３には、互いに離間されたソース／ドレインとしての拡散層５０４ａ、５０４ｂ、この拡散層５０４ａ、５０４ｂ間にゲート絶縁膜５０５を介して設けられ、且つ窒化シリコン膜５０６で被覆されたゲート電極５０７等からなるＭＯＳトランジスタ（以下、単にトランジスタという）Ｔｒ1、Ｔｒ2…が、例えばマトリックス状に配列されている。
【０００７】
そして、前記ゲート電極５０７は、行方向（紙面左右方向）に連続して形成され、行方向に隣接するトランジスタ同士で共通とされ、ワード線Ｗ０，Ｗ１…として機能する。
【０００８】
また、前記半導体基板５０１上には、前記拡散層５０４ａ及び５０４ｂ上にそれぞれ多結晶シリコンからなるキャパシタ用プラグ５１０及びビット線用プラグ５１１が埋め込まれた第１の層間絶縁膜（酸化シリコン膜）５２０が形成されている。
【０００９】
このキャパシタ用プラグ５１０及びビット線用プラグ５１１を含む前記第１の層間絶縁膜５２０上には、第２の層間絶縁膜（酸化シリコン膜）５３０が形成され、この第２の層間絶縁膜５３０には、前記ビット線用プラグ５１１と連結する例えばタングステンからなるビット線用コンタクトプラグ５１２が埋め込まれている。
【００１０】
前記隣接するトランジスタ間には、例えばタングステンからなるビット線ＢＬ０、ＢＬ１…が列方向（紙面垂直方向）に形成され、このビット線ＢＬ０，ＢＬ１…は、前記ビット線用コンタクトプラグ５１２を介して前記ビット線用プラグ５１１に電気的接続されている。
【００１１】
そして、前記第２の層間絶縁膜５３０上に第３の層間絶縁膜（酸化シリコン膜）５４０が、このビット線ＢＬ０、ＢＬ１…を埋め込むように形成されている。
【００１２】
このビット線ＢＬ０，ＢＬ１…間には、前記第３の層間絶縁膜５４０及び前記第２の層間絶縁膜５３０を貫通して前記キャパシタ用プラグ５１０に達するキャパシタ用コンタクトプラグ５１３が形成され、このキャパシタ用コンタクトプラグ５１３及び前記キャパシタ用プラグ５１０によりキャパシタ用導電プラグ５１５が形成されている。
【００１３】
このキャパシタ用コンタクトプラグ５１３を含む前記第３の層間絶縁膜５４０上には、キャパシタの台座となる例えば窒化シリコン膜からなる絶縁性台座部材５５０が形成されている。
【００１４】
この絶縁性台座部材５５０には、前記キャパシタ用導電プラグ５１５に達するスルーホール５５１が形成され、このスルーホール５５１内に底部が埋設されて支持され、前記キャパシタ用導電プラグ５１５を介して前記拡散層５０４ａに電気的接続され、且つ前記絶縁性台座部材５５０上に突出した平面四角形のシリンダー構造の下部電極５６１が形成されている。
【００１５】
この下部電極５６１の内外表面には、誘電体膜５６２が形成され、この誘電体膜５６２を介して上部電極５６３が形成され、前記下部電極５６１、前記誘電体膜５６２及び前記上部電極５６３によりなるキャパシタ５６０が形成されている。
【００１６】
そして、このキャパシタ５６０の内外には、絶縁膜５７０が形成され、且つ図示しないが所定の上部電極との配線等が施されてトランジスタとシリンダー構造のキャパシタとを有するメモリセルが構成されている。
【００１７】
次に、上記メモリセルの製造方法について、図５６乃至図６３を参照して説明する。図５６乃至図６３は、各製造工程における工程断面図で、図５６中のＡ―Ａ’線、Ｂ−Ｂ’線、またはＣ−Ｃ’線に沿う工程断面図である。
【００１８】
図示のように、ｐ型の半導体基板５０１上に素子分離領域５０２を選択的に形成した後、それらにより取り囲まれた素子形成領域５０３上にゲート絶縁膜５０５を介して多結晶シリコン層とタングステンシリサイド層との積層構造を有し、且つ表面全体が窒化シリコン膜５０６で覆われたゲート電極５０７を形成する。
次いで、そのゲート電極５０７をマスクにして前記半導体基板５０１表面にｎ型不純物を注入してｎ型のソース／ドレインとしての拡散層５０４ａ及び５０４ｂを形成して、ＭＯＳトランジスタを形成する（図５６（ａ））。
【００１９】
次に、前記ゲート電極５０７を含む前記半導体基板５０１上にプラズマＣＶＤ（化学気相成長：Chemical Vapor Deposition）法により酸化シリコン膜を堆積した後、ＣＭＰ（化学的機械的研磨：Chemical Mechanical polishing）法により
前記ゲート電極５０７上面の窒化シリコン膜５０６が露出するまで平坦化処理を行い、前記ゲート電極５０７間に第１の層間絶縁膜５２０を埋め込む（図５６（ｂ））。
【００２０】
続いて、前記拡散層５０４ａ及び５０４ｂ上の前記第１の層間絶縁膜５２０を選択的に除去して開口部５２０ａ及び５２０ｂをそれぞれ設ける。このとき、この開口部５２０ｂは、前記拡散層５０４ｂから前記素子分離領域５０２上まで達する大きさに形成される。次いで、ＬＰ−ＣＶＤ（低圧−化学気相成長：Low-Pressure Chemical Vapor Deposition ）法でリンドープ多結晶シリコン膜を堆積した後、ＣＭＰ法による平坦化処理を行い、前記拡散層５０４ａ，５０４ｂ上部の前記開口部５２０ａ及び５２０ｂ内に低抵抗の多結晶シリコン膜からなるキャパシタ用プラグ５１０及びビット線用プラグ５１１をそれぞれ埋め込み形成する（図５６（ｃ）、（ｃ’））。
【００２１】
次に、前記キャパシタ用プラグ５１０及び前記ビット線用プラグ５１１が埋め込まれた前記第１の層間絶縁膜５２０上に、酸化シリコン等の第２の層間絶縁膜５３０を形成した後、この第２の層間絶縁膜５３０に前記ビット線用プラグ５１１を露出する開口部５３０ａを形成し、この開口部５３０ａの内壁面にバリアメタル膜５３１を形成する。
【００２２】
次に、この開口部５３０ａ内を埋め込むように、第２の層間絶縁膜５３０上にタングステン等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を施して前記開口部５３０ａ内にタングステンからなるビット線用コンタクト５１２を埋め込む（図５７（ｄ）、（ｄ’））。
【００２３】
次に、再度、タングステン膜を堆積した後、このタングステン膜上に設けた所定パターンの窒化シリコン膜５４１をマスクにしてタングステン膜をパターニングし、前記ビット線用コンタクト５１２を介して前記ビット線用プラグ５１１に接続されたビット線ＢＬを形成する（図５７（ｅ）、（ｅ’））。
【００２４】
次に、このビット線ＢＬを含む前記第２の層間絶縁膜５３０上に酸化シリコン膜等の第３の層間絶縁膜を堆積した後、ＣＭＰ法による平坦化処理を施してそのビット線ＢＬ間に第３の層間絶縁膜５４０を埋め込み形成する（図５８（ｆ）、（ｆ’））。
【００２５】
次に、前記ビット線ＢＬ間の前記第３の層間絶縁膜５４０及び前記第２の層間絶縁膜５３０を貫通して、前記キャパシタ用プラグ５１０に達するスルーホール５４０ａを形成した後、このスルーホール５４０ａの内壁面にバリアメタル膜５３２を形成する（図５９（ｇ）、（ｇ’））。
【００２６】
次に、このスルーホール５４０ａ内を埋め込むように、第３の層間絶縁膜５４０上にタングステン等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を施してこのスルーホール５４０ａ内にタングステンからなるキャパシタ用コンタクトプラグ５１３を埋め込み、このキャパシタ用コンタクトプラグ５１３及びキャパシタ用プラグ５１０により、拡散層５０４ａに電気的接続されたキャパシタ用導電プラグ５１５を形成する（図６０（ｈ）、（ｈ’））。
【００２７】
続いて、ＬＰ−ＣＶＤ法により、キャパシタの下部電極を支えるための窒化シリコン膜等からなる絶縁性台座部材５５０を堆積し、更に酸化シリコン膜等の犠牲絶縁膜５８０を順次堆積する。
【００２８】
次に、通常のリソグラフィー技術及びエッチング技術により、前記犠牲絶縁膜５８０及び前記絶縁性台座部材５５０をパターニングし、前記キャパシタ用コンタクトプラグ５１３を露出させるスルーホール５５１を形成する（図６１（ｉ））。
【００２９】
続いて、前記スルーホール５５１の内周面、底面、及び前記犠牲絶縁膜５８０上面に、ＬＰ−ＣＶＤ法により下部電極５６１となる導電膜、例えば、ルテニウム（Ｒｕ）膜を形成した後、前記スルーホール５５１内が十分に埋まる膜厚にフォトレジスト５９０を塗布する（図６０（ｊ））。
【００３０】
次に、このフォトレジスト５９０をＣＭＰ法により平坦化処理して、前記スルーホール５５１内をフォトレジスト５９０で充填させると共に、前記犠牲絶縁膜５８０上の下部電極５６１を除去する（図６２（ｋ））。
【００３１】
次に、前記スルーホール５５１内に埋め込んでいた前記フォトレジスト５９０をシンナーで除去した後、引続いて前記スルーホール５５１が形成された前記犠牲絶縁膜５８０をフッ酸水溶液で除去して、前記キャパシタ用導電プラグ５１５上に配設され、前記絶縁性台座部材５５０で底部が支えられた四角筒形状の下部電極５６１を形成する（図６２（ｌ））。
【００３２】
次いで、前記下部電極５６１の内外表面を覆う誘電体膜５６２、例えばTaO膜を形成する。続いて、前記誘電体膜５６２の表面に、ＬＰ−ＣＶＤ法により上部電極５６３となる導電膜、例えば、Ｒｕ膜を形成し、導電膜をパターニングし、上部電極５６３を形成して、この下部電極５６１、誘電体膜５６２及び上部電極５６３により、キャパシタ５６０形成する（図６３（ｍ））。
【００３３】
次いで、このキャパシタの内外部分に絶縁物５７０を堆積し、平坦化処理を施す（図６３（ｎ））。
【００３４】
その後、通常の配線技術により所定の上部電極との配線等が施されて、１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される。
【００３５】
【発明が解決しようとする課題】
しかしながら、このような従来のメモリセルでは、次のような問題がある。
【００３６】
即ち、シリンダー型下部電極５６１は、絶縁性台座部材５５０によって底部が取り囲まれて支持されており、この絶縁性台座部材５５０で取り囲まれた外表面は、誘電体膜５６２及び上部電極５６３が形成されないため、キャパシタとして動作には寄与しない。
【００３７】
近年、ＤＲＡＭメモリの更なる微細化、高集積化の要請に伴い、キャパシタの形成される領域の床面積は更に縮小する傾向にある。その一方、ＤＲＡＭのメモリセルでは、α線ソフトエラーの問題や読み出し時の信号強度の確保のためには、キャパシタの容量は、ほぼ一定の値になるように維持する必要がある。従って、キャパシタの高さは、ますます増大するようになる。
【００３８】
このため、絶縁性台座部材５５０の膜厚を薄くして十分なキャパシタンス容量を確保しようとすると、下部電極５６１の機械的強度（自立能力）が低下するため、スタックドキャパシタの製造工程時に、下部電極５６１が転倒する恐れがあり、一方、下部電極５６１の転倒を防止するために、絶縁性台座部材５５０の膜厚を厚くすると、必要なキャパシタ容量が確保できないと言う問題がある。
【００３９】
また、従来のメモリセルの製造方法においては、次のような問題がある。
【００４０】
即ち、下部電極５６１は、膜厚約３０ｎｍと薄く、機械的に弱い。しかもこの下部電極５６１は絶縁性台座部材５５０によって底部が支持されているのみである。従って、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジストの除去工程、下部電極表面への誘電体膜及び上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み形成工程等の処理において、下部電極が転倒し、歩留まりが低下する。
【００４１】
本発明の目的は、上記課題に鑑みなされたもので、シリンダー型スタックドキャパシタの転倒を防止するとともに、必要なキャパシタ容量が確保することが可能な半導体記憶装置及びその製造方法を提供することにある。
【００４２】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1態様による半導体記憶装置は、半導体基板表面に絶縁性台座部材によって、底部が保持され、且つ誘電体膜を介して下部電極と上部電極とが対向配置された複数のシリンダー型スタックドキャパシタを具備し、互いに近接する前記複数のスタックドキャパシタの前記下部電極が、その上端と前記絶縁性台座部材と間の対向側面部において、少なくとも一つの絶縁体梁で連結されてなることを特徴としている。
【００４３】
本発明の第２の態様による半導体記憶装置は、半導体基板表面に形成されたトランジスタと、前記トランジスタを被覆するように形成された絶縁性台座部材と、底部が前記絶縁性台座部材を貫通して前記トランジスタの拡散層に電気的接続されたシリンダー型下部電極、前記下部電極の内外周面を覆う誘電体膜、及び前記誘電体膜上に形成された上部電極を有する複数のシリンダー型スタックドキャパシタとを具備し、互いに近接する前記複数のスタックドキャパシタの前記下部電極が、その上端と前記絶縁性台座部材との間の対向側面部において、少なくとも一つの絶縁体梁で連結されてなることを特徴としている。
本発明の第３の態様による半導体記憶装置は、半導体基板表面に形成されたトランジスタと、前記トランジスタの上方に形成された絶縁膜と、前記絶縁膜を介して前記トランジスタの拡散層に電気的接続されたシリンダー型下部電極、前記下部電極の内外周面を覆う誘電体膜、及び前記誘電体膜上に形成された上部電極を有する複数のシリンダー型スタックドキャパシタと、前記複数のスタックドキャパシタのそれぞれの、前記下部電極の下端から離隔した前記下部電極側面部を支持する少なくとも一つの絶縁体梁と、を備えたことを特徴としている。
【００４４】
なお、上記半導体記憶装置において、前記トランジスタの拡散層と前記シリンダー型下部電極との電気的接続は、導電プラグによっておこなわれことが好ましい。
【００４５】
また、上記半導体記憶装置において、前記複数のスタックドキャパシタの全てが、前記絶縁体梁で連結されてもよい。
【００４６】
また、上記半導体記憶装置において、前記複数のスタックドキャパシタの内、所定方向に配列されたスタックドキャパシタのみが、前記絶縁体梁で連結されてもよい。
【００４７】
また、上記半導体記憶装置において、前記絶縁体梁が、シリンダー軸に沿って複数段配置されてもよい。
【００４８】
また、上記半導体記憶装置において、前記絶縁体梁が、前記底部を除くシリンダーの全長に亘って形成されてもよい。
【００４９】
また、上記半導体記憶装置において、前記絶縁体梁が、窒化シリコン、酸化シリコン、酸化タンタル、酸化アルミニウム、BST、STO、BTO、PZT、SBTのいずれかから形成されてなることが望ましい。
【００５０】
本発明の第４の態様による半導体記憶装置の製造方法は、半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、前記第1、第２の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、前記第1及び第２の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第２の導電膜を形成する工程とを含むことを特徴としている。
【００５１】
本発明の第５の態様による半導体記憶装置の製造方法は、拡散層を有する半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記拡散層に達する第1のスルーホールを形成する工程と、前記第1のスルーホール内に導電プラグとなる第1の導電膜を埋め込み形成する工程と、前記導電プラグを含む前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、前記第1の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングし、前記導電プラグ上方に位置する絶縁体梁を形成する工程と、前記第1の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、前記第２の犠牲絶縁膜、第２の絶縁膜、第１の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達する第2のスルーホールを形成する工程と、前記第２のスルーホールの内表面に下部電極となる第２の導電膜を形成し、更に前記導電プラグと電気的接続させる工程と、前記第1及び第2の犠牲絶縁膜だけを前記絶縁体梁及び前記第１の絶縁膜に対し選択的に除去して、前記下部電極と前記絶縁体梁だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第３の導電膜を形成する工程とを含むことを特徴としている。
【００５２】
本発明の第６の態様による半導体記憶装置の製造方法は、半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、前記絶縁体梁間に前記第２の絶縁膜とエッチング特性が異なる第１の犠牲絶縁膜を形成する工程と、前記絶縁体梁を分断するように、前記絶縁体梁、第1の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、前記第１及び第２の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第２の導電膜を形成する工程とを含むことを特徴としている。
【００５３】
本発明の第７の態様による半導体記憶装置の製造方法は、半導体基板上面に拡散層と電気的接続された導電プラグが埋め込まれた層間絶縁膜を形成する工程と、前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第1の犠牲絶縁膜を形成する工程と、前記第１の犠牲絶縁膜をパターニングして当該犠牲絶縁膜上面に所定パターンの溝を形成する工程と、前記第１の犠牲絶縁膜の溝内に絶縁体梁となる第２の絶縁膜を埋め込む工程と、少なくとも前記第１の犠牲絶縁膜及び第１の絶縁膜を選択的に除去し、外表側面の一部が前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、前記第１及び第２の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第２の導電膜を形成する工程とを含むことを特徴としている。
【００５４】
本発明の第８の態様による半導体記憶装置の製造方法は、半導体基板上面に拡散層と電気的接続された導電層が埋め込まれた層間絶縁膜を形成する工程と、前記層間絶縁膜上に絶縁性台座部材となる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の犠牲絶縁膜を形成する工程と、前記第１の犠牲絶縁膜上に絶縁体梁となる第２の絶縁膜を形成する工程と、前記第２の絶縁膜をパターニングして絶縁体梁を形成する工程と、前記第１の犠牲絶縁膜上に前記第２の絶縁膜とエッチング特性が異なる第２の犠牲絶縁膜を、前記絶縁体梁を埋め込むように形成する工程と、前記絶縁体梁を形成する工程と前記前記絶縁体梁を埋め込むように第２の犠牲絶縁膜を形成する工程とを複数回交互に行う工程と、前記第１、第２の犠牲絶縁膜及び前記第１の絶縁膜を選択的に除去し、外表面の一部が複数層の前記絶縁体梁に接触し、かつ底部が前記導電プラグに達するスルーホールを形成する工程と、前記スルーホール内表面及び底部に連続した下部電極となる第１の導電膜を形成する工程と、前記第１及び第２の犠牲絶縁膜だけを前記絶縁体梁及び前記第１絶縁膜に対し選択的に除去して、前記下部電極、前記絶縁体梁及び前記第１の絶縁膜だけを残す工程と、前記下部電極の内外表面を覆う誘電体膜を形成する工程と、前記誘電体膜上に上部電極となる第２の導電膜を形成する工程とを含むことを特徴としている。
【００５５】
上記した本発明の半導体記憶装置によれば、隣接するキャパシタの下部電極は、絶縁性台座部材と下部電極の上端との間の対向側面部において、絶縁体梁で機械的に連結支持しているため、絶縁性台座部材の膜厚を最小限にできる。しかも、絶縁体梁による下部電極の連結は、対向面の一部で行われるため、キャパシタに寄与しない面積は極めて小さく、絶縁性台座部材及び絶縁体梁の両者によるキャパシタとして寄与しない面積は、絶縁性台座のみで支持する場合に比べて、低減でき、キャパシタ容量を増加できる。
【００５６】
また、隣接する下部電極を絶縁体梁で連結支持することにより、下部電極の機械的強度を確保でき、下部電極の高さを増大することができるため、大きなキャパシタ容量を確保することができる。
【００５７】
また、上記した本発明の半導体記憶装置の製造方法によれば、膜厚が薄く、機械的強度の弱い下部電極を、絶縁性台座部材と下部電極の上部との間の対向面において、絶縁体梁で連結支持することにより、機械的強度を確保する。その後、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極表面への誘電体膜及び上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み形成工程等の処理を行っている。そのため、下部電極の転倒を防止でき、半導体記憶装置の製造歩留まりの向上がはかれる。
【００５８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
（第１の実施の形態）
まず、本発明の第１の実施形態に係わる半導体記憶装置の構造について、図１乃至図３を用いて説明する。図１は半導体記憶装置を模式的に示す平面図、図２（ａ）は図１中のＡ−Ａ’線に沿う断面図、図２（ａ’）は図２（ａ）中のＤ−Ｄ’線に沿う断面図、図３は図１中のＢ−Ｂ’線に沿う断面図を示している。
【００５９】
図に示すように、ｐ型の半導体基板１表面に素子分離領域２が選択的に形成され、それらにより取り囲まれた素子形成領域３には、互いに離間されたｎ型のソース／ドレインとしての拡散層４ａ、４ｂ、前記拡散層４ａ、４ｂ間にゲート絶縁膜５を介して設けられ、且つ窒化シリコン膜６で覆われた、多結晶シリコン層／タングステンシリサイド層の積層構造のゲート電極７等からなるトランジスタＴｒ１，Ｔｒ２…が、例えば、マトリックス状に配列されている。
【００６０】
そして、このゲート電極７は、行方向（紙面左右方向）に連続して形成され、行方向に隣接するトランジスタ同士で共通とされ、ワード線Ｗ０，Ｗ１、…として機能する。
【００６１】
また、前記半導体基板１上には、前記拡散層４ａ及び４ｂ上に、導電層、例えば多結晶シリコンからなるキャパシタ用プラグ１０及びビット線用プラグ１１がそれぞれ埋め込まれた第１の層間絶縁膜２０、例えば酸化シリコン膜が形成されている。
【００６２】
このキャパシタ用プラグ１０及びビット線用プラグ１１を含む第１の層間絶縁膜２０上には、第２の層間絶縁膜３０、例えば酸化シリコン膜が形成され、この第２の層間絶縁膜３０には、前記ビット線用プラグ１１と連結する例えばタングステンからなるビット線コンタクトプラグ１２が埋め込まれている。
【００６３】
前記隣接するトランジスタ間には、例えばタングステンからなるビット線ＢＬ０、ＢＬ１…が列方向（紙面垂直方向）に形成され、このビット線ＢＬ０，ＢＬ１…は、ビット線用コンタクトプラグ１２を介して前記ビット線用プラグ１１に電気的接続されている。
【００６４】
そして、前記第２の層間絶縁膜３０上に第３の層間絶縁膜４０が、前記ビット線ＢＬ０、ＢＬ１…を埋め込むように形成されている。
【００６５】
前記ビット線ＢＬ０，ＢＬ１…間には、この第３の層間絶縁膜４０及び前記第２の層間絶縁膜３０を貫通してキャパシタ用プラグ１０に達するキャパシタ用コンタクトプラグ１３が形成され、このキャパシタ用コンタクトプラグ１３及びキャパシタ用プラグ１０によりキャパシタ用導電プラグ１５が形成されている。
【００６６】
このキャパシタ用コンタクトプラグ１３を含む前記第３の層間絶縁膜４０上には、キャパシタの台座の役目をする絶縁性台座部材５０、例えば窒化シリコン膜が膜厚約２００ｎｍに形成されている。この絶縁性台座部材５０は、エッチングストッパーとしての役目も担っている。
【００６７】
この絶縁性台座部材５０には、前記キャパシタ用コンタクトプラグ１３に達するスルーホール５１が形成され、このスルーホール５１内に底部が埋設されて支持され、且つ前記キャパシタ用導電プラグ１５を介して前記拡散層４ａに電気的接続され、前記絶縁性台座部材５０上に突出したシリンダー構造の下部電極６１が形成されている。ここでは、下部電極６１は、例えば、肉厚３０ｎｍ、長辺３００ｎｍ×短辺２００ｎｍの平面四角形で、高さ１０００ｎｍの筒状に形成している。
【００６８】
そして、隣接する下部電極６１は、その上端部と前記絶縁性台座部材５０との間の各対向側面部において、互いに絶縁体梁２００によって連結され支持されている。即ち、各下部電極６１は、その４つの側面の各々が、隣接する下部電極６１の側面と絶縁体梁２００によって連結されている。ここでは、絶縁体梁２００は、例えば、窒化シリコン膜からなり、５０ｎｍ×５０ｎｍの断面四角形に形成されている。また、絶縁体梁２００としては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることができる。
【００６９】
そして、この下部電極６１の内外表面には、誘電体膜６２、例えば、Ｔａ2Ｏ5膜が膜厚約１０ｎｍに形成されている。この誘電体膜６２としては、Ｔａ2Ｏ5膜以外に、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）、Ａｌ2Ｏ3等の高誘電体膜を用いてもよい。
【００７０】
また、前記下部電極６１の内外表面には、この誘電体膜６２を介して上部電極６３、例えばルテニウム（Ｒｕ）が形成されている。こうして、下部電極６１、誘電体膜６２及び上部電極６３よりなるキャパシタ６０が構成される。なお、本明細書にいう「シリンダー構造」とは、筒状に中央部が刳り抜かれているようなパターンで形成されていることを意味するものであり、その平面形状は四角形や円形に限られるものではない。
【００７１】
そして、このキャパシタ６０の内部及びキャパシタ６０間には、絶縁膜７０が埋め込まれ、図示しないが、この絶縁膜７０上、或いはこの絶縁膜７０介して所定の配線、例えば上部電極取り出し配線等が形成される。
【００７２】
次に、上記半導体記憶装置の製造方法について、図４乃至図１６を用いて説明する。図４乃至図１６は、図１中のＡ−Ａ’線、Ｂ−Ｂ’線、またはＣ−Ｃ’線に沿う工程図で、図１０（ｊ’）、図１１（ｋ’）及び図１４（ｏ’）は、それぞれ図１０（ｊ）、図１１（ｋ）及び図１４（ｏ）の平面図、また図１５（ｐ’）及び図１６（ｑ’）は、それぞれ図１５（Ｐ）のＥ−Ｅ’線及び図１６（ｑ）のＦ−Ｆ’線の沿う断面図を示している。
【００７３】
図示のように、ｐ型の半導体基板１上に素子分離領域２を選択的に形成した後、それらにより取り囲まれた素子形成領域３上にゲート絶縁膜５、多結晶シリコン層、タングステンシリサイド層、窒化シリコン膜を順次積層形成する。次いで、通常のリソグラフィー技術及びエッチング技術により、この窒化シリコン膜をパターニングし、これをマスクに用いて前記タングステンシリサイド層及び多結晶シリコン層を順次パターニングした後、これら層の側面を窒化シリコン膜６で被覆することにより、窒化シリコン膜６で覆われた多結晶シリコン層及びタングステンシリサイド層からなる積層構造のゲート電極７を形成する。
【００７４】
次いで、このゲート電極７をマスクにして前記半導体基板１の表面にｎ型不純物を注入してｎ型ソース／ドレインとしての拡散層４ａ及び４ｂを形成してＭＯＳスイッチング・トランジスタを形成する。このトランジスタのゲート電極７は、行方向（紙面左右方向）に連続して形成し、行方向に隣接するトランジスタのゲート電極７同士を連結して図示しないワード線Ｗ0，Ｗ1…を形成する（図４（ａ））。
【００７５】
次に、このゲート電極７を含む前記半導体基板１１上の全面に、例えばＣＶＤ法により、酸化シリコン膜を堆積した後、ＣＭＰ法により、前記ゲート電極７上面の前記窒化シリコン膜６が露出するまで平坦化処理する。こうして、前記ゲート電極７間に、例えば酸化シリコン膜よりなり、表面が平坦化された第1の層間絶縁膜２０を埋め込み形成する（図４（ｂ））。
【００７６】
なお、この第1の層間絶縁膜２０を平坦化するのは後工程で、この第1の層間絶縁膜２０にプラグを埋め込むためであり、プラグを形成しない場合には、必ずしも平坦化する必要はない。
【００７７】
続いて、通常のリソグラフィー技術及びエッチング技術により、前記拡散層４ａ及び４ｂ上の前記第１の層間絶縁膜２０を選択的に除去して開口部２０ａ及び２０ｂをそれぞれ設ける。このとき、この開口部２０ｂは、前記拡散層４ｂから前記素子分離領域２上まで達する大きさに形成される。次いで、ＬＰ−ＣＶＤ法でリンドープ多結晶シリコン膜を堆積した後、ＣＭＰ法による平坦化処理を行い、前記拡散層４ａ，４ｂ上部の前記開口部２０ａ、２０ｂ内に低抵抗の多結晶シリコン膜からなるキャパシタ用プラグ１０及びビット線用プラグ１１をそれぞれ埋め込み形成する（図４（ｃ）、（ｃ’））。
【００７８】
次に、このキャパシタ用プラグ１０及びビット線用プラグ１１が埋め込まれた前記第１の層間絶縁膜２０上に、例えば、ＣＶＤ法により、酸化シリコン膜を堆積し、第２の層間絶縁膜３０を形成する。
【００７９】
この第２の層間絶縁膜３０を形成した後、通常のリソグラフィー技術及びエッチング技術により、この第２の層間絶縁膜３０に前記ビット線用プラグ１１を露出する開口部３０ｂを形成し、この開口部３０ｂの内壁面に、例えば窒化チタン（ＴｉＮ）膜／チタン（Ｔｉ）膜の積層構造のバリアメタル膜３１を形成する。
【００８０】
次に、この開口部３０ｂ内を埋め込むように、前記第２の層間絶縁膜３０上にタングステン等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を施してこの開口部３０ｂ内にタングステンからなるビット線用コンタクトプラグ１２を埋め込む（図５（ｄ）、（ｄ’））。
【００８１】
次に、再度、タングステン膜を堆積した後、このタングステン膜上に設けた所定パターンの窒化シリコン膜４１をマスクにしてタングステン膜をパターニングし、前記ビット線用コンタクトプラグ１２を介して前記ビット線用プラグ１１に接続されたビット線ＢＬを形成する（図５（ｅ）、（ｅ’））。
【００８２】
次に、このビット線ＢＬを含む前記第２の層間絶縁膜３０上に、例えばＣＶＤ法により、例えば、酸化シリコン膜を堆積した後、ＣＭＰ法による平坦化処理を施してそのビット線ＢＬ間に第３の層間絶縁膜４０を埋め込み形成する（図６（ｆ）、（ｆ’））。
【００８３】
次に、通常のリソグラフィー技術及びエッチング技術により、前記ビット線ＢＬ間における前記第３の層間絶縁膜４０及び前記第２の層間絶縁膜３０を貫通して、前記キャパシタ用プラグ１０に達するスルーホール（第１のスルーホール）４０ａを形成した後、このスルーホール４０ａの内壁面にＴｉＮ膜／Ｔｉ膜の積層構造のバリアメタル膜４２を形成する（図７（ｇ）、（ｇ’））。
【００８４】
次に、このスルーホール４０ａ内を埋め込むように、前記第３の層間絶縁膜４０上にタングステン等の導電膜を堆積した後、ＣＭＰ法による平坦化処理を施してこのスルーホール４０ａ内にタングステンからなるキャパシタ用コンタクトプラグ１３を埋め込み、このキャパシタ用コンタクトプラグ１３及び前記キャパシタ用プラグ１０により、前記拡散層４ａに電気的接続されたキャパシタ用導電プラグ１５を形成する（図８（ｈ）、（ｈ’））。
【００８５】
次いで、このキャパシタ用コンタクトプラグ１３を埋め込んだ前記第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、後工程でエッチングストッパ膜として機能する。
【００８６】
続いて、この絶縁性台座部材５０上に、エッチング特性の異なる材料からなる第１の犠牲絶縁膜８０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第１の犠牲絶縁膜とする。なお、この第１の犠牲絶縁膜８０としては、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜等を適用することができる。
【００８７】
次いで、ＣＭＰ法により、この第１の犠牲絶縁膜８０の表面を研磨し、表面を平坦化する。続いて、この第１の犠牲絶縁膜８０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁を形成するための絶縁梁膜２００ａを形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２００ａとする（図９（ｉ））。
【００８８】
なお、この絶縁梁膜２００ａとしては、前記第１の犠牲絶縁膜８０とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【００８９】
次いで、この絶縁梁膜２００ａ上に、例えば、格子幅約５０ｎｍの微細な格子状のフォトレジストパターン９０を形成する。
【００９０】
次いで、前記フォトレジストパターン９０をマスクとして前記絶縁梁膜２００ａをドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３上方に交点を有する格子状の絶縁体梁２００を形成する（図１０（ｊ）、（ｊ’））。
【００９１】
次いで、前記フォトレジストパターン９０を除去した後、前記絶縁体梁２００を含む前記第１の犠牲絶縁膜８０上に、第２の犠牲絶縁膜８１を形成する。
【００９２】
例えば、ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１とする。なお、この第２の犠牲絶縁膜８１としては、前記絶縁体梁２００とエッチング特性が異なり、前記第１の犠牲絶縁膜８０とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【００９３】
次いで、格子状の前記絶縁体梁２００の交点上に四角形状の開口部９１ａを有する格子状のフォトレジストパターン９１を形成する（図１１（ｋ）、（ｋ’））。ここで、開口部９１ａは、例えば、長辺３００ｎｍ×短辺２００ｎｍの平面四角形状に形成する。
【００９４】
次いで、このフォトレジストパターン９１をマスクとして、前記第２の犠牲絶縁膜８１、前記絶縁体梁２００の交点部分、前記第１の犠牲絶縁膜８０及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成した後、前記フォトレジストパターン９１を除去する（図１２（ｌ））。
【００９５】
続いて、前記スルーホール５１の内面、前記スルーホール５１間の前記第２の犠牲絶縁膜８１及び前記キャパシタ用コンタクトプラグ１３の表面に、キャパシタの下部電極６１となる第１の導電膜を成膜する。例えば、ＣＶＤ法により、Ｒｕ膜を膜厚約３０ｎｍに成膜して下部電極とする。この下部電極６１として、Ｒｕ膜以外に、プラチナ（Ｐｔ）膜、窒化チタン（ＴｉＮ）膜等の導電膜を適用することができる。
【００９６】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト９２を堆積する。その後、ドライエッチング法により、このフォトレジスト９２をエッチングバックして前記スルーホール５１内をこのフォトレジスト９２で充填させる。（図１２（ｍ））。
【００９７】
次いで、ＣＭＰ法、ＲＩＥ（反応性イオンエッチング：Reactive Ion Etching）法等により、前記スルーホール５１間における前記第２の犠牲絶縁膜８１上の前記下部電極膜６１を除去し電気的に分離する（図１３（ｎ））。
【００９８】
次いで、前記スルーホール５１内の前記フォトレジスト９２をシンナー等の溶剤で除去する。シンナーを用いることにより、前記第２の犠牲絶縁膜８１及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト９２を選択的に除去することができる。
【００９９】
次いで、前記スルーホール５１間の前記第２の犠牲絶縁膜８１をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、隣接する前記下部電極６１は、前記絶縁性台座部材５０と前記下部電極上部６１との間、例えば、中間位置において、対向面の一部に連結された格子状の前記絶縁体梁２００で互いに連結されて支持されている（図１４（ｏ）、（ｏ’））。
【０１００】
次いで、前記下部電極膜６１の内外表面を覆う誘電体膜６２を形成する。例えば、ＣＶＤ法により、膜厚約１０ｎｍのＴａ2Ｏ5膜を堆積し、酸化シリコン膜換算で例えば膜厚約１.３ｎｍの誘電体膜６２を形成する。この誘電体膜６２は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）、Ａｌ2Ｏ3等の高誘電体膜を用いてもよい。
【０１０１】
次いで、この誘電体膜６２により覆われた前記下部電極６１の内外表面に、ＬＰ−ＣＶＤ法により上部電極６３となる導電膜、例えば、Ｒｕ膜を形成して上部電極６３を形成し、この上部電極６３、前記誘電体膜６２及び前記下部電極６１により、キャパシタ６０形成する（図１５（ｐ）、（ｐ’））。
【０１０２】
次いで、このキャパシタの内外部分に絶縁物７０を堆積し、平坦化処理を施した後、通常の配線技術により所定の上部電極との配線等が施されて、１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される（図１６（ｑ）、（ｑ’））。
【０１０３】
上記実施形態の半導体記憶装置では、隣接するキャパシタ６０の下部電極６１は、絶縁性台座部材５０と下部電極６１上部との間において、互いに、絶縁体梁２００により連結支持されて機械的強度が高められている。従って、絶縁性台座部材５０の膜厚を最小限にできる。しかも、絶縁体梁２００による下部電極６１の連結は、対向面の一部で行われるため、キャパシタに寄与しない連結部分の面積（以下、キャパシタとして寄与しない面積を、単に、無効面積という）は極めて小さい。例えば、四角筒形状の下部電極６１が、長辺約３００ｎｍ×短辺約２００ｎｍ、高さ約１、０００ｎｍで、絶縁性台座部材５０が膜厚約３００ｎｍとした従来技術の場合、絶縁性台座部材５０による無効面積は３００,０００ｎｍ2で、且つキャパシタ容量は３９.８ｆFである。
【０１０４】
これに対して、本実施形態は、絶縁性台座部材５０が膜厚約２００ｎｍと薄く、絶縁性台座部材５０による無効面積は２００，０００ｎｍ2で、一方、絶縁体梁２００の断面積を５０ｎｍ×５０ｎｍとすると、１つの絶縁体梁２００による無効面積は２,５００ｎｍ2で、１つのキャパシタにおいて４個の絶縁体梁２００が連結されているので、絶縁体梁２００による無効面積は１０,０００ｎｍ2となり、絶縁性台座部材５０と絶縁体梁２００の両者による無効面積は２１０,０００ｎｍ2で、従来技術の場合に比べて、３０％低減でき、その結果、キャパシタ容量は４２.２ｆFでキャパシタ容量を６％増加できる。
【０１０５】
また、隣接する下部電極６１を絶縁体梁２００で連結支持しているため、下部電極６１の機械的強度を確保でき、下部電極６１の高さを高くすることができ、大きなキャパシタ容量を確保することができる。
【０１０６】
また、本実施形態によるメモリセルの製造方法では、次のような効果を有する。即ち、一般に、下部電極６１は、膜厚約３０ｎｍと薄く、機械的に弱いが、本実施形態では、隣接する前記下部電極６１は、絶縁性台座部材５０と前記下部電極の上部との間の各対向面において、絶縁体梁２００で連結支持することにより、機械的強度を確保した後、下部電極間の第２の犠牲絶縁膜及び第１の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジスト除去工程、下部電極表面への誘電体膜及び上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み工程等の処理を行っている。そのため、下部電極の転倒を防止でき、歩留まり向上がはかれる。
（第２の実施の形態）
次に、本発明の第２の実施の形態に係わる半導体記憶装置及びその製造方法について、図１７乃至図２３を参照して説明する。なお、図において、上記第1の実施の形態と同一構成要素には、同一符号を付して重複部分の説明は省略し、以下、相違する部分のみ説明する。
【０１０７】
図１７及び図１８は本実施形態による半導体記憶装置の構造を示す断面図で、図１７（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図１７（ａ’）は、図１７（ａ）中のＧ−Ｇ’線に沿う断面図を示している。
【０１０８】
図に示すように、第２の実施の形態の半導体記憶装置では、格子状に配列された複数の下部電極６１の内、所定方向、例えば列方向（紙面上下方向、または垂直方向）に配列された、隣接する前記下部電極６１間にのみ、絶縁体梁２１０を配置している。そして、前記絶縁体梁２１０は、前記下部電極６１の上端と絶縁性台座部材５０との間で、前記対向側面の一部において連結し、隣接する前記下部電極６１を、互いに、支持している。それ以外の構成要素については、上記第1の実施の形態と同じ構成となっている。
【０１０９】
次に、本実施の形態の半導体記憶装置の製造方法について、図１８及び図２３を参照して説明する。図１８及び図２３は本実施形態による半導体記憶装置の製造方法を示す工程図で、図１８（ａ）、図１９（ｂ）、図２０（ｃ）、図２１、図２２及び図２３（ｇ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１９（ｂ’）、図２０（ｃ’）及び図２３（ｇ’）は、いずれも図１９（ｂ）、図２０（ｃ）及び図２３（ｇ）の平面図を示している。
【０１１０】
図に示すように本実施の形態の製造方法では、上記第１の実施の形態における図４乃至図８に示すように、キャパシタ用コンタクトプラグ１３を形成する工程までは同じである。
【０１１１】
次に、キャパシタ用コンタクトプラグ１３を埋め込んだ第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、後工程でエッチングストッパ膜として機能する。
【０１１２】
続いて、この絶縁性台座部材５０上に、エッチング特性の異なる材料からなる第１の犠牲絶縁膜８０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第１の犠牲絶縁膜８０とする。なお、この第１の犠牲絶縁膜８０としては、例えばＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜等を適用することができる。
【０１１３】
次いで、ＣＭＰ法により、この第１の犠牲絶縁膜８０の表面を研磨し、表面を平坦化する。続いて、この第１の犠牲絶縁膜８０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁を形成するための絶縁梁膜２１０ａを形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２１０ａとする（図１８（ａ））。
【０１１４】
なお、この絶縁梁膜２１０ａとしては、前記第１の犠牲絶縁膜８０とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外にＴａＯ膜、Ａｌ2Ｏ3膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【０１１５】
次いで、前記絶縁梁膜２１０ａ上に、例えば、幅約５０ｎｍの微細な直線状のフォトレジストパターン９３を列方向に沿って形成する。
【０１１６】
次いで、前記直線状のフォトレジストパターン９３をマスクとして前記絶縁梁膜２１０ａをドライエッチング法でエッチングし、格子状に配列されたキャパシタ用コンタクトプラグ１３の内、列方向に配列された複数のキャパシタ用コンタクトプラグ１３上を横切るように一方向に延びる直線状の絶縁体梁２１０を形成する（図１９（ｂ）、（ｂ’））。
【０１１７】
次いで、上記第１の実施の形態における図１１と同様に、前記フォトレジストパターン９３を除去した後、前記絶縁体梁２１０を含む前記第１の犠牲絶縁膜８０上に、第２の犠牲絶縁膜８１を形成する。例えば、ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１とする。なお、この第２の犠牲絶縁膜８１としては、前記絶縁体梁２１０とエッチング特性が異なり、前記第１の犠牲絶縁膜８０とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【０１１８】
更に前記第２の犠牲絶縁膜８１上に、格子状に配列された四角形状の開口部９４ａを有するフォトレジストパターン９４を形成する（図２０（ｃ）、（ｃ’））。
【０１１９】
ここで、開口部９４ａは、例えば、長辺３００ｎｍ×短辺２００ｎｍの平面四角形状に形成する。
【０１２０】
次いで、上記第１の実施の形態における図１２（ｌ）と同様に、前記フォトレジストパターン９４をマスクとして、前記第２の犠牲絶縁膜８１、前記絶縁体梁２１０の前記キャパシタ用コンタクトプラグ１３上に位置する部分、前記第１の犠牲絶縁膜８０及び絶縁性台座部材５０を順次ドライエッチング法でエッチングし、キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する（図２１（ｄ））。
【０１２１】
次いで、上記第１の実施の形態における図１２（ｍ）と同様に、前記スルーホール５１の内面、前記スルーホール５１間の前記第２の犠牲絶縁膜８１及び前記キャパシタ用コンタクトプラグ１３の表面に、キャパシタの下部電極６１となるＲｕ膜を、例えば、ＣＶＤ法により膜厚約３０ｎｍ成膜する。
【０１２２】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト９５を堆積し、前記スルーホール５１内をこのフォトレジスト９５で充填させる。（図２１（ｅ））。
【０１２３】
次いで、上記第１の実施の形態における図１３（ｎ）と同様に、ＣＭＰ法、ＲＩＥ法等により、前記スルーホール５１間における前記第２の犠牲絶縁膜８１上の前記下部電極膜６１を除去し電気的に分離する（図２２（ｆ））。
【０１２４】
次いで、上記第１の実施の形態における図１４（ｏ）と同様に、前記スルーホール５１内の前記フォトレジスト９５をシンナー等の溶剤で除去する。シンナーを用いることにより、前記第２の犠牲絶縁膜８１及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト９２を選択的に除去することができる。
【０１２５】
次いで、前記スルーホール５１間の前記第２の犠牲絶縁膜８１をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、所定方向において隣接するキャパシタの下部電極６１は、絶縁性台座部材５０と前記下部電極６１上端との間において、互いに、絶縁体梁２１０により連結支持されて（図２３（ｇ）、（ｇ’））。
【０１２６】
次いで、上記第１の実施の形態における図１５以降と同様な、誘電体膜の形成工程、上部電極の形成工程、キャパシタの内外部分への絶縁膜の埋め込み工程及び配線の形成工程等を経て、図１７に示すような、トランジスタとシリンダー構造のキャパシタとを有するメモリセルが形成される。
【０１２７】
本実施の形態による半導体記憶装置では、所定方向において隣接するキャパシタの下部電極６１は、絶縁性台座部材５０と前記下部電極６１上端との間において、互いに、絶縁体梁２１０により連結支持されて機械的強度が高められている。従って、上記第1の実施の形態と同様に、キャパシタ容量の増加、または大きなキャパシタ容量を確保できる。しかも、本実施の形態では、前記下部電極と絶縁体梁との連結は、下部電極における四辺の外周面の内、一辺同士で行われるため、上記第１の実施の形態よりも、大きなキャパシタ容量を確保できる。
【０１２８】
また、本実施形態の製造方法によれば、上記第1の実施の形態と同様に、下部電極の転倒を防止できるため、歩留まり向上がはかれる。
（第３の実施の形態）
以下、本発明の第３の実施の形態に係わる半導体記憶装置及びその製造方法を図２４乃至図３０を参照して説明する。なお、図において、上記第１の実施の形態と同一構成要素には同一符号を付して重複部分の説明は省略し、以下、相違する部分のみ説明する。
【０１２９】
図２４は本実施の形態に係わる半導体記憶装置の構造を示す断面図で、図２４（ａ）は図１中のＡ−Ａ’線に沿う断面図、図２４（ａ’）は図２４（ａ）中のＨ−Ｈ’線に沿う断面図を示している。
【０１３０】
図に示すように、本実施の形態の半導体記憶装置では、格子状に配列された複数の下部電極６１の内、所定方向、例えば、列方向の各列において、隣接する２個の前記下部電極６１を１組として区分する。そして、各組の隣接する前記下部電極６１間にのみ、絶縁体梁２２０を配置し、隣接する各組間には、前記絶縁体梁２２０を配置しない。また、各組において、前記絶縁体梁２２０は、前記下部電極６１上端と絶縁性台座部材５０との間で、前記対向側面の一部において連結し、隣接する前記下部電極６１を、互いに、支持している。それ以外の構成要素については、上記第１の実施の形態と同じ構成となっている。
【０１３１】
次に、本実施の形態の半導体記憶装置の製造方法について、図２５及び図３０を参照して説明する。図２５及び図３０は本実施の形態による半導体記憶装置の製造方法を示す工程図で、図２５（ａ）、図２６（ｂ）、図２７（ｃ）、図２８（ｄ）、（ｅ）、２９（ｆ）及び図３０（ｇ）は、図１中のＡ−Ａ’線に沿う断面図、図２６（ｂ’）、図２７（ｃ’）及び図３０（ｇ’）は、それぞれ図２６（ｂ）、図２７（ｃ）及び図３０（ｇ）の平面図を示している。
【０１３２】
図に示すように本実施の形態の製造方法では、上記第１の実施の形態における図４乃至図８に示すように、キャパシタ用コンタクトプラグ１３を形成する工程までは同じである。
【０１３３】
次に、キャパシタ用コンタクトプラグ１３を埋め込んだ第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、後工程でエッチングストッパ膜として機能する。
【０１３４】
続いて、この絶縁性台座部材５０上に、エッチング特性の異なる材料からなる第１の犠牲絶縁膜８０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第１の犠牲絶縁膜８０とする。なお、この第１の犠牲絶縁膜８０としては、例えばＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜等を適用することができる。
【０１３５】
次いで、ＣＭＰ法により、この第１の犠牲絶縁膜８０の表面を研磨し、表面を平坦化する。続いて、この第１の犠牲絶縁膜８０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁２２０を形成するための絶縁梁膜２２０ａを形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２２０ａとする（図２５（ａ））。
【０１３６】
なお、この絶縁梁膜２２０ａとしては、前記第１の犠牲絶縁膜８０とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外にＴａＯ膜、Ａｌ2Ｏ3膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【０１３７】
次いで、前記絶縁梁膜２２０ａ上に、例えば、幅約５０ｎｍの微細な直線状のフォトレジストパターン９６を列方向に沿って所定間隔をおいて形成する。前記フォトレジストパターン９６は、列方向に配列されたキャパシタ用コンタクトプラグ１３の各列に、しかも前記キャパシタ用コンタクトプラグ１３の中央部上方に位置するように設けられる。
【０１３８】
また、前記フォトレジストパターン９６は、各キャパシタ用コンタクトプラグ１３列において、隣接する２個の前記キャパシタ用コンタクトプラグ１３を１組として区分される、各組の隣接する前記キャパシタ用コンタクトプラグ１３間にのみ設けられ、隣接する各組間には、設けない。そして、前記フォトレジストパターン９６の直線状の長さは、各組の隣接する前記キャパシタ用コンタクトプラグ１３間に跨る長さに形成されている。
【０１３９】
次いで、前記直線状のフォトレジストパターン９６をマスクとして前記絶縁梁膜２２０ａをドライエッチング法でエッチングし、列方向のキャパシタ用コンタクトプラグ１３列の各列において、各組の隣接するキャパシタ用コンタクトプラグ１３間を跨ぐ直線状の絶縁体梁２２０を、各々、形成する（図２６（ｂ）、（ｂ’））。
【０１４０】
次いで、上記第１の実施の形態における図１１と同様に、前記フォトレジストパターン９６を除去した後、前記絶縁体梁２２０を含む前記第１の犠牲絶縁膜８０上に、第２の犠牲絶縁膜８１を形成する。例えば、ＣＶＤ法により、膜厚約５００ｎｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１とする。
【０１４１】
なお、この第２の犠牲絶縁膜８１としては、前記絶縁体梁２２０とエッチング特性が異なり、前記第１の犠牲絶縁膜８０とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【０１４２】
更に前記第２の犠牲絶縁膜８１上に、格子状に配列された四角形状の開口部９７ａを有するフォトレジストパターン９７を形成する（図２７（ｃ）、（ｃ’））。
【０１４３】
ここで、開口部９７ａは、例えば、長辺３００ｎｍ×短辺２００ｎｍの平面四角形状に形成する。
【０１４４】
次いで、上記第１の実施の形態における図１２と同様に、前記フォトレジストパターン９７をマスクとして、前記第２の犠牲絶縁膜８１、前記絶縁体梁２２０の前記キャパシタ用コンタクトプラグ１３上に位置する部分、前記第１の犠牲絶縁膜８０及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する（図２８（ｄ））。
【０１４５】
次いで、上記第１の実施の形態における図１２（ｍ）と同様に、前記スルーホール５１の内面、前記スルーホール５１間の前記第２の犠牲絶縁膜８１及び前記キャパシタ用コンタクトプラグ１３の表面に、キャパシタの下部電極６１となるＲｕ膜を、例えば、ＣＶＤ法により膜厚約３０ｎｍ成膜する。
【０１４６】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト９８を堆積し、前記スルーホール５１内をこのフォトレジスト９８で充填させる。（図２８（ｅ））。
【０１４７】
次いで、上記第１の実施の形態における図１３（ｎ）と同様に、ＣＭＰ法、ＲＩＥ法等により、前記スルーホール５１間における前記第２の犠牲絶縁膜８１上の前記下部電極膜６１を除去し電気的に分離する（図２９（ｆ））。
【０１４８】
次いで、上記第１の実施の形態における図１４（ｏ）と同様に、前記スルーホール５１内の前記フォトレジスト９８をシンナー等の溶剤で除去する。シンナーを用いることにより、前記第２の犠牲絶縁膜８１及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト９８を選択的に除去することができる。
【０１４９】
次いで、前記スルーホール５１間の前記第２及び第１の犠牲絶縁膜８１、８０をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、列方向の各列において、隣接する２個の前記下部電極６１を１組とし、各組内の隣接する前記下部電極６１は、絶縁体梁２２０により、絶縁性台座部材５０と前記下部電極６１上端との間において、互いに、連結され、支持されている（図３０（ｇ）、（ｇ’））。
【０１５０】
次いで、上記第１の実施の形態における図１５以降と同様な、誘電体膜の形成工程、上部電極の形成工程、キャパシタの内外部分への絶縁膜の埋め込み工程及び配線の形成工程等を経て、図２４に示すような、トランジスタとシリン
ダー構造のキャパシタとを有するメモリセルが形成される。
【０１５１】
本実施の形態による半導体記憶装置では、所定方向において隣接する２個のキャパシタの下部電極６１を１組として、各組の前記下部電極６１は、絶縁性台座部材５０と前記下部電極６１上端との間において、互いに、絶縁体梁２２０により連結支持されて機械的強度が高められている。従って、上記第1の実施の形態と同様に、キャパシタ容量の増加、または大きなキャパシタ容量を確保できる。
しかも、本実施の形態では、各下部電極において前記絶縁体梁との連結は、下部電極における四辺の外周側面の内、一側面のみで行われるため、上記第１及び第１の実施の形態よりも、大きなキャパシタ容量を確保できる。
【０１５２】
また、本実施形態の製造方法によれば、上記第1及び第２の実施の形態と同様に、下部電極の転倒を防止できるため、歩留まり向上がはかれる。
（第４の実施の形態）
以下、本発明の第４の実施の形態に係わる半導体記憶装置及びその製造方法を図３１及び図３８を参照して説明する。なお、図において、上記第１の実施の形態と同一構成要素には同一符号を付して重複部分の説明は省略し、以下、相違する部分のみ説明する。
【０１５３】
図３１は本実施の形態に係わる半導体記憶装置の構造を示す断面図で、図３１（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図３１（ａ’）は、図３１（ａ）中のＩ−Ｉ’線に沿う断面図、図３２は、図１中のＢ−Ｂ’線に沿う断面図を示している。
【０１５４】
図に示すように、本実施の形態では、隣接する下部電極６１は、その上端と絶縁性台座部材５０との間に、２個の絶縁体梁２３０、２４０を上下に配置し、且つ対向する四辺の各対向側面部の一部と連結することにより、互いに、支持している。それ以外の構成要素については、上記第1の実施の形態と同じ構成となっている。
【０１５５】
次に、本実施の形態の半導体記憶装置の製造方法について、図３３乃至図３８を参照して説明する。
【０１５６】
図３３乃至図３８は本実施形態に係わる半導体記憶装置の製造方法を示す工程図で、図３３（ａ）、図３４（ｂ）、図３５（ｃ）、図３６（ｄ）、（ｅ）及び図３７（ｆ）及び図３８（ｇ）は、いずれも図１中のＡ−Ａ’線に沿う断面図、図３４（ｂ’）、図３５（ｃ’）及び図３７（ｆ’）は、いずれも図３４（ｂ）、図３５（ｃ）及び図３７（ｆ）の平面図を示している。
【０１５７】
図に示すように、本実施の形態の製造方法では、上記第１の実施の形態における図４乃至図１０の第１の犠牲絶縁膜８０上に、前記キャパシタ用コンタクトプラグ１３上方に交点を有する格子状の第１の絶縁体梁２３０（第１の実施形態では、２００）を形成する工程までは、同じである。
【０１５８】
次いで、前記第１の絶縁体梁２３０のパターニングに用いたフォトレジストパターンを除去した後、前記第１の絶縁体梁２３０を含む前記第１の犠牲絶縁膜８０上に、例えば、ＣＶＤ法により、膜厚約３００ｎｍの酸化シリコン膜を堆積し、第２の犠牲絶縁膜８１を形成する。なお、前記第２の犠牲絶縁膜８１としては、前記第１の絶縁梁２３０の材料とエッチング特性が異なり、前記第１の犠牲絶縁膜８０とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【０１５９】
次いで、ＣＭＰ法により、前記第２の犠牲絶縁膜８１の表面を研磨し、前記第２の犠牲絶縁膜８１の表面を平坦化する。続いて、前記第２の犠牲絶縁膜８１上に、後工程でスタックキャパシタ間を連結する第２の絶縁体梁を形成するための第２の絶縁梁膜２４０ａを形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約５０ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２４０ａとする（図３３（ａ））。
【０１６０】
なお、前記第２の絶縁梁膜２４０ａとしては、前記第１の犠牲絶縁膜８０及び第２の犠牲絶縁膜８１とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【０１６１】
次いで、前記第２の絶縁梁膜２４０ａ上に、例えば、格子幅約５０ｎｍの微細な格子状のフォトレジストパターン９９を形成する。
【０１６２】
次いで、前記フォトレジストパターン９９をマスクとして前記第２の絶縁梁膜２４０ａをドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３上方に交点を有する格子状の第２の絶縁体梁２４０を形成する（図３４（ｂ）））。
【０１６３】
なお、前記第２の絶縁体梁２４０は、前記第１の絶縁体梁２３０と同じ形状を有し、且つ前記第１の絶縁体梁２３０上方に形成している。
【０１６４】
次いで、前記フォトレジストパターン９９を除去した後、前記第２の絶縁体梁２４０を含む前記第２の犠牲絶縁膜８１上に、例えば、ＣＶＤ法により、膜厚約３００ｎｍの酸化シリコン膜を堆積し、第３の犠牲絶縁膜８２を形成する。なお、前記第３の犠牲絶縁膜８２としては、前記第２の絶縁体梁２４０の材料とエッチング特性が異なり、前記第１の犠牲絶縁膜８０及び前記第２の犠牲絶縁膜８１とエッチング特性がほぼ等しい絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜を適用することができる。
【０１６５】
次いで、格子状の前記第２の絶縁体梁２４０の交点上に四角形状の開口部１００ａを有する格子状のフォトレジストパターン１００を形成する（図３５（ｃ）、（ｃ’））。ここで、開口部９８ａは、例えば、長辺約３００ｎｍ）×短辺約２００ｎｍの平面四角形状に形成する。
【０１６６】
次いで、前記フォトレジストパターン１００をマスクとして、前記第３の犠牲絶縁膜８２、前記第２の絶縁体梁２４０の交点部分、前記第２の犠牲絶縁膜８１、前記第１の絶縁体梁２３０の交点部分、前記第１の犠牲絶縁膜８０及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、トランジスタの前記キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する。
【０１６７】
次いで、前記フォトレジスト１００を除去した後、前記スルーホール５１の内表面、前記スルーホール５１間の前記第３の犠牲絶縁膜８２及び前記キャパシタ用コンタクトプラグ１３表面に、キャパシタの下部電極６１となる第１の導電膜を成膜する。例えば、ＣＶＤ法により、Ｒｕ膜を膜厚約３０ｎｍに成膜して下部電極６１とする。前記下部電極６１として、Ｒｕ膜以外に、Ｐｔ膜、ＴｉＮ膜等の導電膜を適用することができる（図３６（ｄ））。
【０１６８】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト１０１を堆積した後、ドライエッチング法により、前記フォトレジスト１０１をエッチングバックして前記スルーホール５１内を前記フォトレジスト１０１で充填させる。
【０１６９】
次いで、ＣＭＰ法、RIE法等により、前記スルーホール５１間における前記第
３の犠牲絶縁膜８２上の前記下部電極膜６１を除去し、電気的に分離する（図３６（ｅ））。
【０１７０】
次に、前記スルーホール５１内の前記フォトレジスト１０１をシンナー等の溶剤で除去する。シンナーを用いることにより、前記第３の犠牲絶縁膜８２及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト１０１を選択的に除去することができる。
【０１７１】
次いで、前記スルーホール５１間の前記第３の犠牲絶縁膜８２、前記第２の犠牲絶縁膜８１及び前記第１の犠牲絶縁膜８０をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、隣接する前記下部電極６１は、前記絶縁性台座部材５０と前記下部電極６１上端との間において、上下に所定間隔をおいて配置され、且つ対向面の一部に連結された格子状の前記第１の絶縁体梁２３０及び前記第２の絶縁体梁２４０で互いに連結されて支持されている（図３７（ｆ）、（ｆ’））。
【０１７２】
次いで、前記下部電極膜６１の表面を覆う誘電体膜６２を形成する。例えば、ＣＶＤ法により、膜厚約１０ｎｍのＴａ2Ｏ5膜を堆積し、酸化膜換算で例えば膜厚約（１.３ｎｍ）の誘電体膜を形成する。前記誘電体膜６２は、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）、Ａｌ2Ｏ3等の高誘電体膜を用いてもよい。
【０１７３】
次いで、前記誘電体膜６２により覆われた前記下部電極６１の間隙及び前記下部電極５０の筒内外表面に、ＬＰ−ＣＶＤ法により上部電極６３となる第２の導電膜、例えば、Ｒｕ膜を形成し、この上部電極６３、前記誘電体膜６２及び前記下部電極６１により、キャパシタ６０を形成する（図３８（ｇ））。
【０１７４】
次いで、このキャパシタ６０の内外部分に絶縁物７０を堆積し、平坦化処理を施した後、通常の配線技術により所定の上部電極との配線等が施されて、図３１及び図３２に示すような、１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される。
【０１７５】
本実施の形態による半導体記憶装置では、隣接するキャパシタの下部電極６１は、その上端と絶縁性台座部材５０との間の各対向面の中間位置において、上下、２段に設けられた第１の絶縁体梁２３０及び第２の絶縁体梁２４０により、互いに、連結して支持している。
【０１７６】
これによって、上記第１乃至第３の実施形態に比べて、シリンダー型スタックドキャパシタの機械的強度をより高められるため、下部電極をより高くできる。したがって、より大きなキャパシタ容量を確保できる。
【０１７７】
また、本実施の形態の製造方法によれば、上記第１乃至第３の実施形態に比べて、キャパシタの転倒をより確実に防止でき、歩留まり向上が更にはかれる。
（第５の実施の形態）
以下、本発明の第５の実施の形態に係わる半導体記憶装置及びその製造方法について図３９乃至４５を参照して説明する。なお、図において、上記第1の実施
の形態と同一構成要素には同一符号を付して重複説明は省略し、以下、相違する部分のみ説明する。
【０１７８】
図３９は本実施の形態に係わる半導体記憶装置の構造を示す断面図で、図３９（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図３９（ａ’）は、図３９中のＪ−Ｊ’線に沿う断面図を示している。
【０１７９】
図に示すように、本実施の形態の半導体記憶装置では、隣接するシリンダー構造の下部電極６１には、四辺の各対向側面部の中央部にシリンダーの底部を除く全長に亘って衝立状の絶縁体梁２５０が形成され、且つこの衝立て状の絶縁体梁２５０によって、隣接する前記下部電極６１が、互いに、連結されて支持されている。ここでは、前記絶縁体梁２５０は、例えば、窒化シリコン膜からなり、厚み約５０ｎｍ×縦長さ約１、０００ｎｍに形成されている。前記絶縁体梁２５０としては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることができる。なお、それ以外の構成要素は、上記第1の実施の形態の構成と同じである。
【０１８０】
次に、上記半導体記憶装置の製造方法について、図４０乃至図４５を用いて説明する。
【０１８１】
図４０乃至図４５は本実施の形態の半導体記憶装置の製造方法を示す工程図で、図４０（ａ）、図４３（ｃ）、図４４（ｄ）、（ｅ）及び図４５は、図１中のＡ−Ａ’線に沿う工程断面図、図４１及び図４２は、図１中のＡ−Ａ’に沿う斜視図、図４０（ａ’）及び図４５（ｆ’）は、それぞれ図４０（ａ）及び図４５（ｆ’）の平面図を示している。
【０１８２】
図に示すように、本実施の形態の製造方法では、上記第1の実施の形態における図４乃至図８に示すように、キャパシタ用コンタクトプラグ１３を形成する工程までは、同じである。
【０１８３】
次に、キャパシタ用コンタクトプラグ１３が埋め込んだ第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、エッチングストッパ膜として機能する。
【０１８４】
次いで、この絶縁性台座部材５０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁２５０を形成するための絶縁梁膜２５０ａを形成する。例えば、ＬＰ−ＣＶＤ法により膜厚約１、０００ｎｍの窒化シリコン膜を堆積し、絶縁梁膜２５０ａとする。
【０１８５】
なお、前記絶縁梁膜２５０ａとしては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることができる。
【０１８６】
次いで、前記絶縁梁膜２５０ａ上に、格子状の微細なフォトレジストパターン１０２を形成する（図４０（ａ）、（ａ’））。このフォトレジストパターン１０２は、格子幅約５０ｎｍで、格子の交点が前記キャパシタ用コンタクトプラグ１３上に位置するパターンに形成される。
【０１８７】
次いで、前記フォトレジストパターン１０２をマスクとして前記絶縁梁膜２５０ａをドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３上方に交点を有する格子状の絶縁体梁２５０を形成する（図４１（ｂ））。
【０１８８】
次いで、前記フォトレジスト１０２を除去した後、格子状の前記絶縁体梁２５０を埋めるように前記絶縁性台座部材５０上に、犠牲絶縁膜８０を形成し、ＣＭＰ法により平坦化する。例えば、ＣＶＤ法により、膜厚約１,０００ｎｍの酸化シリコン膜を堆積し、犠牲絶縁膜８０とする（図４１（ｃ））。
【０１８９】
なお、この犠牲絶縁膜８０としては、前記絶縁梁膜２５０ａとエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、ＢＰＳＧ膜等の不純物をドープしたＳｉＯ 2 膜やノンドープドＳｉＯ2膜を適用することができる。
【０１９０】
次いで、格子状の前記絶縁体梁２５０の交点上に平面四角形状の開口部１０３ａを有する格子状のフォトレジストパターン１０３を形成する（図）４２（ｄ））。ここで、この開口部１０３ａは、例えば、長辺約３００ｎｍ×短辺約２００ｎｍの大きさに形成する。
【０１９１】
次いで、前記フォトレジストパターン１０３をマスクとして、前記犠牲絶縁膜８０、前記絶縁体梁２５０の交点部分、及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、前記キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する（図４３（ｃ）、（ｃ’））。
【０１９２】
次いで、前記フォトレジストパターン１０３を除去した後、前記スルーホール５１の内表面、前記スルーホール５１間の前記犠牲絶縁膜８０及び前記キャパシタ用コンタクトプラグ１３表面に、キャパシタの下部電極６１となる導電膜を成膜する。例えば、ＣＶＤ法により、Ｒｕ膜を約３０ｎｍ成膜して下部電極６１とする。前記下部電極６１として、Ｒｕ膜以外に、Ｐｔ（プラチナ）膜、ＴｉＮ（窒化チタン）膜等の導電膜を適用することができる。
【０１９３】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト１０４を堆積した後、ＣＭＰ法、ＲＩＥ法等により、前記フォトレジスト１０４をエッチングバックして前記スルーホール５１内を前記フォトレジスト１０４で充填させる（図４４（ｄ））。
【０１９４】
次いで、ＣＭＰ法、ＲＩＥ法等により、前記スルーホール５１間における前記絶縁体梁２５０及び前記犠牲絶縁膜８０上の前記下部電極膜６１を除去し、電気的に分離する（図４４（ｅ））。
【０１９５】
次に、前記スルーホール５１内の前記フォトレジスト１０４をシンナー等の溶剤で除去する。シンナーを用いることにより、前記犠牲絶縁膜８０及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト１０４を選択的に除去することができる。
【０１９６】
次いで、前記スルーホール５１間の前記犠牲絶縁膜８０をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、隣接する前記下部電極６１は、対向する四辺の各対向面の中央部で、且つ筒全長に亘って形成された衝立て状の前記絶縁体梁２５０で互いに連結されて支持されている（図）４５（ｆ）、（ｆ’）。
【０１９７】
次いで、上記第１の実施の形態における図１５以降と同様な、誘電体膜の形成工程、上部電極の形成工程、キャパシタの内外部分への絶縁膜の埋め込み工程及び配線工程を経て、図３９に示すような１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される。
【０１９８】
上記実施の形態の半導体記憶装置では、隣接するキャパシタの下部電極６１は、対向する四辺の各対向側面部に、筒全長に亘って形成した衝立て状の絶縁体梁２５０により連結支持されて機械的強度が高められている。従って、下部電極６１の高さを高くすることができ、大きなキャパシタ容量を確保することができる。
【０１９９】
また、本実施の形態による製造方法では、次のような効果を有する。即ち、一般に、下部電極６１は、膜厚約３０ｎｍと薄く、機械的に弱いが、本実施形態では、隣接する下部電極６１の各対向側面部は、筒全長に亘たる、衝立て状の絶縁体梁２５０で連結支持することにより、機械的強度を確保した後、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジスト除去工程、下部電極表面への誘電体膜の形成工程、並びに上部電極の形成工程、キャパシタの内外部への絶縁物の埋め込み工程等の処理を行っている。そのため、下部電極の転倒を防止でき、歩留まり向上がはかれる。
【０２００】
上記実施の形態において、衝立て状の前記絶縁体梁２５０は、前記下部電極６１の各辺に形成したが、上記第２の実施の形態のように、格子状に配列された複数の下部電極６１の内、所定方向、例えば列方向に配列された、隣接する前記下部電極６１間にのみに配置してもよい。
【０２０１】
また、上記第３の実施の形態のように、格子状に配列された複数の下部電極６１の内、所定方向、例えば、列方向の各列において、隣接する２個の前記下部電極を１組として区分し、そして、各組の隣接する前記下部電極間にのみに配置し、隣接する各組間には配置しないようにしてもよい。
【０２０２】
また、前記衝立状の絶縁体梁２５０は、隣接する下部電極６１間を互に連結するように設けず、途中で切断された構造に形成してもよい。
（第６の実施の形態）
以下、本発明の第６の実施の形態に係わる半導体記憶装置及びその製造方法について、図４６乃至図５２を参照して説明する。なお、図において、上記第1の実施の形態と同一構成要素には同一符号を付して重複部分の説明は省略し、以下、相違する部分のみ説明する。
【０２０３】
図４６は本実施の形態に係わる半導体記憶装置の構造を示す断面図で、図４６（ａ）は、図1中のＡ−Ａ’に沿う断面図、図４６（ａ）は、図４６（ａ）中のＫ−Ｋ’線に沿う断面図を示している。
【０２０４】
図に示すように、本実施の形態の半導体記憶装置では、列方向に配列された各列におけるシリンダー構造の下部電極６１の両側には、列全長に亘る長さの直線状の絶縁体梁２６０が配置されている。また、前記絶縁体梁２６０は、前記下部電極６１の上端部の位置に設けられている。各列の下部電極６１は、その上端部の両外側面部が前記絶縁体梁２６０に連結されて支持されている。ここでは、前記絶縁体梁２６０は、例えば、窒化シリコン膜からなり、幅約１００ｎｍ×厚み約５０ｎｍの断面四角形に形成されている。前記絶縁体梁２６０としては、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を用いることができる。それ以外の構成要素については、上記第１の実施の形態と同じ構成となっている。
【０２０５】
次に、上記半導体記憶装置の製造方法について、図４７乃至図５２を用いて説明する。図４７乃至図５２は本実施の形態の半導体記憶装置の製造方法を示す工程図で、図４７（ａ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４８、図４９（ｄ）、図５０、図５１及び図５３（ｉ）は、いずれも図１中のＢ−Ｂ’線に沿う工程断面図、図４７（ａ’）、図４９（ｄ’）及び図５２（ｉ’）は、それぞれ図４７（ａ）、図４９（ｄ）及び図５２（ｉ）の平面図を示している。
【０２０６】
図に示すように、本実施の形態の製造方法では、上記第1の実施の形態における図４乃至図９に示すように、キャパシタ用コンタクトプラグ１３を形成する工程までは、同じである。
【０２０７】
次に、キャパシタ用コンタクトプラグ１３を埋め込んだ第３の層間絶縁膜４０上に、キャパシタの下部電極を支えるための絶縁性台座部材５０を堆積する。例えば、ＬＰ−ＣＶＤ法により膜厚約２００ｎｍの窒化シリコン膜を堆積し、絶縁性台座部材５０とする。なお、この絶縁性台座部材５０は、後工程でエッチングストッパとして機能する。
【０２０８】
続いて、前記絶縁性台座部材５０上に、エッチング特性の異なる材料となる犠牲絶縁膜８０を形成する。例えば、ＬＰ−ＣＶＤ法により、膜厚約１、０００ｎｍの酸化シリコン膜を堆積し、犠牲絶縁膜８０とする。
【０２０９】
なお、前記犠牲絶縁膜８０としては、酸化シリコン膜以外に、例えば、ＢＰＳＧ膜等の不純物をドープした酸化シリコン膜やノンドープド酸化シリコン膜等を適用することができる。
【０２１０】
次いで、ＣＭＰ法により、前記犠牲絶縁膜８０の表面を研磨し、表面を平坦化する。
【０２１１】
次いで、この犠牲絶縁膜８０上に、直線状のフォトレジストパターン１０５を形成する。このフォトレジストパターン１０５は、列方向に配列された各列のキャパシタ用コンタクトプラグ１３上に列に沿って列全長に亘って形成される（図４７（ａ）、（ａ’））。ここでは、例えば、幅約２００ｎｍで、間隔約１００ｎｍに形成される。
【０２１２】
続いて、このフォトレジストパターン１０５をマスクとしてRIE法により、前記犠牲絶縁膜８０に、直線状の溝８０ａを形成する。この溝８０ａは、列方向に配列された各列のキャパシタ用コンタクトプラグ１３両側の上方に、垂直方向で、且つ列全長に亘る長さに形成する。また、深さ５０ｎｍに形成する（図４８（ｂ））。
【０２１３】
続いて、前記溝８０ａを含む前記犠牲絶縁膜８０上に、後工程でスタックドキャパシタ間を連結する絶縁体梁２６０を形成するための絶縁梁膜２６０ａ、例えば窒化シリコンをＬＰ−ＣＶＤ法により堆積し、次に、ＣＭＰ法を用いて、前記犠牲絶縁膜８０の表面が露出するまで前記絶縁梁膜２６０ａを平坦化し、前記溝８０ａ内にのみ前記絶縁梁膜を埋め込み、絶縁体梁２６０を形成する（図４８（ｃ）））。
【０２１４】
なお、前記絶縁梁膜２６０ａとしては、前記犠牲絶縁膜８０とエッチング特性が異なる絶縁膜を選択することが望ましく、例えば、窒化シリコン膜以外に、ＨＤＰ−ＴＥＯＳ膜等の酸化シリコン膜、酸化タンタル（ＴａＯ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ膜、ＳＴＯ膜、ＢＴＯ膜、ＰＺＴ膜、ＳＢＴ膜等を適用することができる。
【０２１５】
次に、リソグラフィー法で、前記溝８０ａに対して垂直に直線状のフォトレジストパターン１０６を形成する。前記フォトレジストパターン１０６は、行方向のキャパシタ用コンタクトプラグ１３列に対して、各列の前記キャパシタ用コンタクトプラグ１３の両側に、各々、位置するように形成する（図４９（ｄ）、（ｄ’））。
【０２１６】
このフォトレジストパターン１０６と前記絶縁体梁２６０により、前記キャパシタ用コンタクトプラグ１３上に平面四角形状の開口部１２０を形成する。ここで、開口部１２０は、例えば、長辺約３００ｎｍ×短辺約２００ｎｍの大きさに形成する。
【０２１７】
次いで、前記フォトレジストパターン１０６と前記絶縁体梁２６０をマスクとして、前記開口部１２０内の前記犠牲絶縁膜８０及び前記絶縁性台座部材５０を順次ドライエッチング法でエッチングし、自己整合的に、前記キャパシタ用コンタクトプラグ１３の表面を露出させるスルーホール５１を形成する（図５０（ｅ））。
【０２１８】
次いで、前記フォトレジストパターン１０６を除去した後、前記スルーホール５１の内表面、前記スルーホール５１間の前記犠牲絶縁膜８０及び前記キャパシタ用コンタクトプラグ１３表面に、キャパシタの下部電極６１となる導電膜を成膜する。例えば、ＣＶＤ法により、Ｒｕ膜を膜厚約３０ｎｍに成膜して下部電極６１とする（図５０（ｆ））。前記下部電極６１として、Ｒｕ膜以外に、Ｐｔ（プラチナ）膜、ＴｉＮ（窒化チタン）膜等の導電膜を適用することができる。
【０２１９】
次に、前記スルーホール５１内が十分に埋まる膜厚のフォトレジスト１０７を堆積した後、ドライエッチング法により、前記フォトレジスト１０７をエッチングバックして前記スルーホール５１内を前記フォトレジスト１０７で充填させる（図５１（ｇ））。
【０２２０】
次いで、ＣＭＰ法、ＲＩＥ法等により、前記スルーホール５１間における前記犠牲絶縁膜８０上の前記下部電極膜６１を除去し、電気的に分離する。
【０２２１】
次に、前記スルーホール５１内の前記フォトレジスト１０７をシンナー等の溶剤で除去する。シンナーを用いることにより、前記犠牲絶縁膜８０及び前記下部電極６１にダメージを与えることなく、前記フォトレジスト１０７を選択的に除去することができる。
【０２２２】
次いで、前記スルーホール５１間の前記犠牲絶縁膜８０をフッ酸水溶液で除去する。これにより、四角筒形状の前記下部電極６１は、前記絶縁性台座部材５０で底部が支持される。また、行方向に配列された各下部電極６１は、その上端の両側に配置された前記絶縁体梁２６０で互いに連結されて支持されている（図５２（ｉ）、（ｉ’））。
【０２２３】
次いで、上記第１の実施の形態における図１５以降と同様な、誘電体膜の形成工程、上部電極の形成工程、キャパシタの内外部分への絶縁膜の埋め込み工程及び配線工程を経て、図４６に示すような１個のトランジスタと１個のシリンダー構造のキャパシタとを有するメモリセルが形成される。
【０２２４】
上記実施の形態の半導体記憶装置では、列方向に配列された各列の下部電極６１上端部の両側に直線状の絶縁体梁２６０を配置し、前記下部電極６１の両外側面部と前記絶縁体梁２６０とを連結することにより、各行の下部電極６１は前記絶縁体梁２６０に支持され、機械的強度が高められている。従って、下部電極６１の高さを高くすることができ、大きなキャパシタ容量を確保することができる。
【０２２５】
また、本実施の形態による製造方法では、次のような効果を有する。即ち、列方向に配列された各下部電極６１は、その上端両側に配置した絶縁体梁２６０で連結支持することにより、機械的強度を確保した後、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジスト除去工程、下部電極表面への誘電体膜の形成工程、上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み工程等の処理を行っている。そのため、下部電極の転倒を防止でき、歩留まり向上がはかれる。
【０２２６】
上記実施の形態において、前記絶縁体梁２６０は、各列の下部電極６１の両側に設けたが、各列の下部電極の片側にのみ設けてもよく、前記下部電極６１の上端部に限らず、前記下部電極６１の上端と前記絶縁性台座部材５０との間に設けてもよい。
【０２２７】
また、前記絶縁体梁２６０は、一層に限らず、筒長方向に複数層設けてもよい。
【０２２８】
また、前記絶縁体梁２６０は、列方向に配置された前記下部電極６１列に限らず、行方向（紙面左右方向、または水平方向）に配列された前記下部電極６１の各列に対して設けてもよい。
【０２２９】
【発明の効果】
上記のように、本発明の半導体記憶装置によれば、シリンダー型スタックドキャパシタの下部電極を、その上端、若しくはその上端と絶縁性台座部材との間において、絶縁体梁で連結支持して下部電極の機械的強度を高めているため、前記絶縁性台座位部材の厚みを最小限にでき、キャパシタ容量の増加が図れる。
【０２３０】
また、下部電極の高さを高くでき、大きなキャパシタ容量を確保することができる。
【０２３１】
また、本発明の半導体記憶装置の製造方法によれば、下部電極を、その上端、若しくはその上端と絶縁性台座位部材との間に絶縁体梁を配置し、下部電極の外側面部を前記絶縁体梁に連結支持することにより、機械的強度を確保した後、下部電極間の犠牲絶縁膜の選択エッチング工程、下部電極内のフォトレジスト除去工程、下部電極表面への誘電体膜の形成工程、上部電極の形成工程、並びにキャパシタの内外部分への絶縁物の埋め込み工程等の処理を行っている。そのため、下部電極の転倒を防止でき、半導体記憶装置の製造歩留まり向上がはかれる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置を模式的に示す平面図。
【図２】本発明の第１の実施の形態に係る半導体記憶装置を示す断面図で、図２（ａ）は図１中のＡ−Ａ’線に沿う断面図、図２（ａ’）は図２（ａ）中のＤ−Ｄ‘’線に沿う断面図。
【図３】本発明の第１に実施の形態に係る半導体記憶装置の図１中のＢ−Ｂ’線に沿う断面図。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図４（ａ）乃至図４（ｃ）は、いずれも図１中のＡ−Ａ’線に沿う工程断面図、図４（ｃ’）は、図１中のＣ−Ｃ’線に沿う工程断面図。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図５（ｄ）及び図５（ｅ）は、いずれも図１中のＡ−Ａ’線に沿う工程断面図、図５（ｄ’）及び図５（ｅ’）は、いずれも図１中のＣ−Ｃ’線に沿う工程断面図。
【図６】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図６（ｆ）は、図１中のＡ−Ａ’線に沿う工程断面図、図６（ｆ’）は、図１中のＣ−Ｃ’線に沿う工程断面図。
【図７】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図７（ｇ）は、図１中のＡ−Ａ’線に沿う工程断面図、図７（ｇ’）は、図１中のＢ−Ｂ’線に沿う工程断面図。
【図８】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図８（ｈ）は、図１中のＡ−Ａ’線に沿う工程断面図、図８（ｈ’）は、図１中のＢ−Ｂ’線に沿う工程断面図。
【図９】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図１０】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１０（ｊ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１０（ｊ’）は、図１０（ｊ）の工程平面図。
【図１１】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１１（ｋ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１１（ｋ’）は、図１１１（ｋ）の工程平面図。
【図１２】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図１３】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程断面図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図１４】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１４（ｏ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１４（ｏ’）は、図１４（ｏ）の工程平面図。
【図１５】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１５（ｐ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１５（ｐ’）は、図１５（ｐ）中のＥ−Ｅ’線に沿う工程断面図。
【図１６】本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１６（ｑ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１６（ｑ’）は、図１６中のＦ−Ｆ’線に沿う工程断面図。
【図１７】本発明の第２の実施の形態に係る半導体記憶装置を示す図で、図１７（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図１７（ａ’）は、図１７（ａ）１中のＧ−Ｇ’線に沿う断面図。
【図１８】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図１９】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１９（ｂ）は、図１中のＡ−Ａ’線に沿う工程断面図、図１９（ｂ’）は、図１９（ｂ）の工程平面図。
【図２０】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２０（ｃ）は、図１中のＡ−Ａ’線に沿う工程断面図、図２０（ｃ’）は、図２０（ｃ）の工程平面図。
【図２１】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図２２】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図２３】本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２３（ｇ）は、図１中のＡ−Ａ’線に沿う工程断面図、図２３（ｇ’）は、図２３（ｇ）の工程平面図。
【図２４】本発明の第３の実施の形態に係る半導体記憶装置を示す図で、図２４（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図２４（ａ’）は、図２４（ａ）中のＨ−Ｈ’に沿う断面図。
【図２５】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２５は、図１中のＡ−Ａ’線に沿う工程断面図。
【図２６】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２６（ｂ）は、図１中のＡ−Ａ’線に沿う工程断面図、図２６（ｂ’）は、図２６（ｂ）の工程平面図。
【図２７】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２７（ｃ）は、図１中のＡ−Ａ’線に沿う工程断面図、図２７（ｃ’）は、図２７（ｃ）の工程平面図。
【図２８】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図２８（ｄ）及び図２８（ｅ）は、いずれも図１中のＡ−Ａ’線に沿う工程断面図。
【図２９】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図３０】本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図３０（ｇ）は、図１中のＡ−Ａ’線に沿う工程断面図、図３０（ｇ’）は、図３０（ｇ）の工程平面図。
【図３１】本発明の第４の実施の形態に係る半導体記憶装置を示す図で、図３１（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図３１（ａ’）は、図３１（ａ）Ｉ−Ｉ’線に沿う断面図。
【図３２】本発明の第４の実施の形態に係る半導体記憶装置を示す図で、図１中のＢ−Ｂ’線に沿う断面図。
【図３３】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図３４】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図３４（ｂ）は、図１中のＡ−Ａ’線に沿う工程断面図、図３４（ｂ’）は、図３４（ｂ）の工程平面図。
【図３５】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図３５（ｃ）は、図１中のＡ−Ａ’線に沿う工程断面図、図３５（ｃ’）は、図３５（ｃ）の工程平面図。
【図３６】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図３７】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図３７（ｆ）は、図１中のＡ−Ａ’線に沿う工程断面図、図３７（ｆ’）は、図３７（ｆ）の工程平面図。
【図３８】本発明の第４の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図３９】本発明の第５の実施の形態に係る半導体記憶装置を示す図で、図３９（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図３９（ａ’）は、図３９（ａ）１中のＪ−Ｊ’線に沿う断面図。
【図４０】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４０（ａ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４０（ａ’）は、図４０（ａ）の工程平面図。
【図４１】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程斜視図。
【図４２】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程斜視図。
【図４３】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４３（ｃ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４３（ｃ’）は、図４３（ｃ）の工程平面図。
【図４４】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＡ−Ａ’線に沿う工程断面図。
【図４５】本発明の第５の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４５（ｆ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４５（ｆ’）は、図４５（ｆ）の工程平面図。
【図４６】本発明の第６の実施の形態に係る半導体記憶装置を示す図で、図４６（ａ）は、図１中のＡ−Ａ’線に沿う断面図、図４６（ａ’）は、図４６（ａ）中のＫ−Ｋ’に沿う断面図。
【図４７】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４７（ａ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４７（ａ’）は、図４７（ａ）の工程平面図。
【図４８】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＢ−Ｂ’線に沿う工程断面図。
【図４９】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図４８（ｄ）は、図１中のＡ−Ａ’線に沿う工程断面図、図４９（ｄ’）は、図４９（ｄ）の工程平面図。
【図５０】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＢ−Ｂ’線に沿う工程断面図。
【図５１】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図１中のＢ−Ｂ’線に沿う工程断面図。
【図５２】本発明の第６の実施の形態に係る半導体記憶装置の製造工程を示す工程図で、図５２（ｉ）は、図１中のＢ−Ｂ’線に沿う工程断面図、図５２（ｉ’）は、図５２（ｉ）の工程平面図。
【図５３】従来の半導体記憶装置を模式的に示す平面図。
【図５４】従来の半導体記憶装置を示す図で、図５３中のＡ−Ａ’線に沿う断面図。
【図５５】従来の半導体記憶装置を示す図で、図５３中のＢ−Ｂ’線に沿う断面図。
【図５６】従来の半導体記憶装置の製造工程を示す工程図で、図５６（ａ）、図５６（ｂ）及び図５６（ｃ）は、図５３中のＡ−Ａ’線に沿う工程断面図、図５６（ｃ’）は、図５３中のＣ−Ｃ’線に沿う工程断面図。
【図５７】従来の半導体記憶装置の製造工程を示す工程図で、図５７（ｄ）及び図５７（ｅ）は、いずれも図５３中のＡ−Ａ’線に沿う工程断面図、図５７（ｄ’）及び図５７（ｅ’）は、いずれも図５３中のＣ−Ｃ’線に沿う工程断面図。
【図５８】従来の半導体記憶装置の製造工程を示す工程図で、図５８（ｆ）は、図５３中のＡ−Ａ’線に沿う工程断面図、図５８（ｆ’）は、図５３中のＣ−Ｃ’線に沿う工程断面図。
【図５９】従来の半導体記憶装置の製造工程を示す工程図で、図５９（ｇ）は、図５３中のＡ−Ａ’線に沿う工程断面図、図５９（ｇ’）は、図５３中のＢ−Ｂ’線に沿う工程断面図。
【図６０】従来の半導体記憶装置の製造工程を示す工程図で、図６０（ｈ）は、図５３中のＡ−Ａ’線に沿う工程断面図、図６０（ｈ’）は、図５３中のＢ−Ｂ’線に沿う工程断面図。
【図６１】従来の半導体記憶装置の製造工程を示す工程図で、図５３中のＡ−Ａ’線に沿う工程断面図。
【図６２】従来の半導体記憶装置の製造工程を示す工程図で、図５３中のＡ−Ａ’線に沿う工程断面図。
【図６３】従来の半導体記憶装置の製造工程を示す工程図で、図５３中のＡ−Ａ’線に沿う工程断面図。
【符号の説明】
１、５０１…半導体基板
２、５０２…素子分離領域
３、５０３…素子形成領域
４、５０４…拡散層
５、５０５…ゲート絶縁膜
６、４１、５０６、５４１…窒化シリコン膜
７、５０７…ゲート電極
１０、５１０…キャパシタ用プラグ
１１、５１１…ビット線用プラグ
１２、５１２…ビット線用コンタクトプラグ
１３、５１３…キャパシタ用コンタクトプラグ
１５、５１５…キャパシタ用導電プラグ
２０、５２０…第１の層間絶縁膜
２０ａ、２０ｂ、３０ｂ、９１ａ、９４ａ，９７ａ、１００ａ、１０３ａ
１２０，５２０ａ，５２０ｂ，５３０ａ…開口部
３０、５３０…第２の層間絶縁膜
４０、５４０…第３の層間絶縁膜
４０ａ、５４０ａ…スルーホール（第１のスルーホール）
３１、４２、５３１、５３２…バリアメタル膜
５０、５５０…絶縁性台座部材
５１、５５１…スルーホール（第２のスルーホール）
６０、５６０…キャパシタ
６１、５６１…下部電極
６２、５６２…誘電体膜
６３、５６３…上部電極
７０、５７０…絶縁物
８０、５８０…第１の犠牲絶縁膜（犠牲絶縁膜）
８１…第２の犠牲絶縁膜
８２…第３の犠牲絶縁膜
８０ａ…溝
９０、９１、９３、９４、９６、９７、９９、１００、１０２、１０３、
１０５、１０６…フォトレジストパターン
９２、９５、９８、１０１、１０４、１０７、５９０…フォトレジスト
２００、２１０、２２０、２３０、２４０、２５０、２６０…絶縁体梁
２００ａ、２１０ａ、２２０ａ，２４０ａ、２５０ａ、２６０ａ…絶縁梁膜
ＢＬ…ビット線
Ｗ…ワード線
Ｔｒ…トランジスタ
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| US7247537B2 (en) * | 2003-08-18 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device including an improved capacitor and method for manufacturing the same |
| KR100539242B1 (ko) * | 2003-09-01 | 2005-12-27 | 삼성전자주식회사 | 커패시턴스 증대시키기 위한 디램과 아날로그 소자를포함하는 시스템 온 칩 및 그 제조방법 |
| US7067385B2 (en) | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
| US7125781B2 (en) * | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
| KR100546395B1 (ko) * | 2003-11-17 | 2006-01-26 | 삼성전자주식회사 | 반도체소자의 커패시터 및 그 제조방법 |
| KR100553835B1 (ko) | 2004-01-26 | 2006-02-24 | 삼성전자주식회사 | 캐패시터 및 그 제조 방법 |
| KR100568733B1 (ko) * | 2004-02-10 | 2006-04-07 | 삼성전자주식회사 | 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법 |
| KR100545866B1 (ko) * | 2004-04-27 | 2006-01-24 | 삼성전자주식회사 | 커패시터 및 그 제조 방법 |
| US20070037349A1 (en) * | 2004-04-30 | 2007-02-15 | Martin Gutsche | Method of forming electrodes |
| US20050258512A1 (en) * | 2004-05-21 | 2005-11-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Topographically elevated microelectronic capacitor structure |
| US7387939B2 (en) * | 2004-07-19 | 2008-06-17 | Micron Technology, Inc. | Methods of forming semiconductor structures and capacitor devices |
| KR100560633B1 (ko) | 2004-08-16 | 2006-03-17 | 삼성전자주식회사 | 커패시터 제조 방법 |
| KR100599098B1 (ko) | 2004-08-26 | 2006-07-12 | 삼성전자주식회사 | 커패시터의 제조 방법 |
| US7439152B2 (en) * | 2004-08-27 | 2008-10-21 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US20060046055A1 (en) | 2004-08-30 | 2006-03-02 | Nan Ya Plastics Corporation | Superfine fiber containing grey dope dyed component and the fabric made of the same |
| KR100655751B1 (ko) | 2004-10-01 | 2006-12-11 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR100589078B1 (ko) * | 2004-11-29 | 2006-06-12 | 삼성전자주식회사 | 커패시터 제조 방법 및 이를 채용한 디램 장치의 제조 방법 |
| US7320911B2 (en) * | 2004-12-06 | 2008-01-22 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| KR100752642B1 (ko) * | 2005-02-02 | 2007-08-29 | 삼성전자주식회사 | 반도체소자의 커패시터 제조방법 |
| US7557015B2 (en) * | 2005-03-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7517753B2 (en) | 2005-05-18 | 2009-04-14 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7544563B2 (en) | 2005-05-18 | 2009-06-09 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7459362B2 (en) * | 2005-06-27 | 2008-12-02 | Micron Technology, Inc. | Methods of forming DRAM arrays |
| DE102005042524A1 (de) * | 2005-09-07 | 2007-03-08 | Infineon Technologies Ag | Verfahren zur Herstellung von Stapelkondensatoren für dynamische Speicherzellen |
| US7416953B2 (en) * | 2005-10-31 | 2008-08-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical MIM capacitors and method of fabricating the same |
| US7557013B2 (en) * | 2006-04-10 | 2009-07-07 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| KR100799125B1 (ko) * | 2006-05-30 | 2008-01-29 | 주식회사 하이닉스반도체 | 캐패시터를 구비한 반도체 소자의 제조방법 |
| KR100716641B1 (ko) * | 2006-06-29 | 2007-05-09 | 주식회사 하이닉스반도체 | 비정질카본층을 이용한 실린더형 캐패시터 제조 방법 |
| KR100807226B1 (ko) * | 2006-08-21 | 2008-02-28 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US7902081B2 (en) | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
| KR100891647B1 (ko) * | 2007-02-01 | 2009-04-02 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| US7785962B2 (en) | 2007-02-26 | 2010-08-31 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| JP2008283026A (ja) | 2007-05-11 | 2008-11-20 | Elpida Memory Inc | 半導体装置の製造方法および半導体装置 |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| KR100885922B1 (ko) | 2007-06-13 | 2009-02-26 | 삼성전자주식회사 | 반도체 소자 및 그 반도체 소자 형성방법 |
| KR101357303B1 (ko) * | 2007-07-10 | 2014-01-28 | 삼성전자주식회사 | 반도체 소자 및 그 반도체 소자 제조방법 |
| KR101032403B1 (ko) * | 2007-07-30 | 2011-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 실린더형 캐패시터 형성방법 |
| US7682924B2 (en) * | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| DE102007054077A1 (de) * | 2007-11-13 | 2009-07-23 | Qimonda Ag | Verfahren zum Herstellen einer integrierten Schaltung und Anordnung mit einem Substrat |
| US8388851B2 (en) | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
| US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
| US7759193B2 (en) | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| JP5679628B2 (ja) | 2008-12-16 | 2015-03-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| JP2010153509A (ja) | 2008-12-24 | 2010-07-08 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2010165742A (ja) * | 2009-01-13 | 2010-07-29 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| JP2010206094A (ja) * | 2009-03-05 | 2010-09-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010219139A (ja) * | 2009-03-13 | 2010-09-30 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101610826B1 (ko) * | 2009-03-18 | 2016-04-11 | 삼성전자주식회사 | 커패시터를 갖는 반도체 장치의 형성방법 |
| JP2010245374A (ja) * | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101561061B1 (ko) * | 2009-04-10 | 2015-10-16 | 삼성전자주식회사 | 돌출형 소자 분리막을 가지는 반도체 소자 |
| JP2010251406A (ja) * | 2009-04-13 | 2010-11-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2010262989A (ja) * | 2009-04-30 | 2010-11-18 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2010287853A (ja) * | 2009-06-15 | 2010-12-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US20110042722A1 (en) * | 2009-08-21 | 2011-02-24 | Nanya Technology Corp. | Integrated circuit structure and memory array |
| KR101616045B1 (ko) | 2009-11-19 | 2016-04-28 | 삼성전자주식회사 | 반도체 소자 제조방법 |
| US8119476B2 (en) * | 2009-12-24 | 2012-02-21 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having sidewall supports and capacitors formed thereby |
| JP2011151113A (ja) * | 2010-01-20 | 2011-08-04 | Elpida Memory Inc | キャパシタ、該キャパシタを備える半導体装置および半導体装置の製造方法 |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| KR101817970B1 (ko) | 2010-10-06 | 2018-01-15 | 삼성전자주식회사 | 접착 막 및 서포터를 갖는 반도체 소자 |
| JP2012231075A (ja) * | 2011-04-27 | 2012-11-22 | Elpida Memory Inc | 半導体デバイス及びその製造方法 |
| US8384191B2 (en) * | 2011-05-25 | 2013-02-26 | Nanya Technology Corp. | Stack capacitor structure and forming method |
| JP2013030557A (ja) | 2011-07-27 | 2013-02-07 | Elpida Memory Inc | 半導体装置の製造方法 |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US8921977B2 (en) * | 2011-12-21 | 2014-12-30 | Nan Ya Technology Corporation | Capacitor array and method of fabricating the same |
| US8946043B2 (en) | 2011-12-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming capacitors |
| JP2013182986A (ja) * | 2012-03-01 | 2013-09-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101873331B1 (ko) | 2012-03-02 | 2018-07-02 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| NZ630612A (en) | 2012-03-27 | 2016-11-25 | Amicus Therapeutics Inc | Novel compounds for preventing and/or treating lysosomal storage disorders and/or degenerative disorders of the central nervous system |
| US8652926B1 (en) | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
| KR101934037B1 (ko) | 2012-11-21 | 2018-12-31 | 삼성전자주식회사 | 서포터를 갖는 반도체 소자 및 그 형성 방법 |
| US9466663B2 (en) * | 2013-10-25 | 2016-10-11 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement having capacitor separated from active region |
| JP2015195262A (ja) | 2014-03-31 | 2015-11-05 | マイクロン テクノロジー， インク． | 半導体装置及びその製造方法 |
| US20150348963A1 (en) * | 2014-05-30 | 2015-12-03 | Inotera Memories, Inc. | Cylinder-shaped storage node with single-layer supporting structure |
| KR102335280B1 (ko) * | 2015-10-02 | 2021-12-03 | 삼성전자주식회사 | 커패시터를 갖는 반도체 장치 및 이의 제조 방법 |
| WO2019171470A1 (ja) * | 2018-03-06 | 2019-09-12 | 株式会社 東芝 | コンデンサ及びその製造方法 |
| CN110707005B (zh) | 2018-08-03 | 2022-02-18 | 联华电子股份有限公司 | 半导体装置及其形成方法 |
| US11217587B2 (en) | 2019-06-05 | 2022-01-04 | Winbond Electronics Corp. | Semiconductor device with capacitor contact surrounded by conductive ring and manufacturing method of the semiconductor device |
| KR20210103814A (ko) | 2020-02-14 | 2021-08-24 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US11264389B2 (en) * | 2020-06-03 | 2022-03-01 | Nanya Technology Corporation | Stack capacitor structure and method for forming the same |
| US20210408002A1 (en) * | 2020-06-26 | 2021-12-30 | Intel Corporation | Double wall capacitors and methods of fabrication |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532325B2 (ja) * | 1995-07-21 | 2004-05-31 | 株式会社東芝 | 半導体記憶装置 |
| JPH11317504A (ja) | 1998-05-01 | 1999-11-16 | Nec Corp | 半導体記憶装置の製造方法 |
| JP2000183311A (ja) | 1998-12-17 | 2000-06-30 | Nec Corp | 半導体装置及びその製造方法 |
| US6667502B1 (en) * | 1999-08-31 | 2003-12-23 | Micron Technology, Inc. | Structurally-stabilized capacitors and method of making of same |
| JP2001094066A (ja) | 1999-09-20 | 2001-04-06 | Nec Corp | 半導体記憶装置およびその製造方法 |
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