KR20230122432A - 집적회로 소자 - Google Patents

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KR20230122432A
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김근남
김은아
김희중
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Abstract

본 발명의 기술적 사상에 따른 집적회로 소자는, 활성 영역을 가지는 기판, 기판 상에 형성되며, 각각의 측벽에 절연 스페이서를 포함하는 복수의 비트 라인 구조체, 복수의 비트 라인 구조체의 사이에 형성되고 활성 영역과 연결되는 베리드 컨택, 복수의 비트 라인 구조체 각각의 상부에 형성되는 절연 캡핑 패턴, 절연 캡핑 패턴의 측면과 절연 스페이서의 상면 및 측면을 덮도록 배치되는 배리어 도전막, 및 베리드 컨택에 전기적으로 연결되고 절연 캡핑 패턴 및 배리어 도전막 상에서 복수의 비트 라인 구조체 중 하나의 비트 라인 구조체와 수직으로 오버랩되도록 배치되는 랜딩 패드를 포함한다.

Description

집적회로 소자{INTEGRATED CIRCUIT DEVICE}
본 발명의 기술분야는 집적회로 소자에 관한 것으로, 더욱 상세하게는, 랜딩 패드를 포함하는 집적회로 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있다. 따라서, 전자기기에 사용되는 높은 집적도를 가지는 집적회로 소자가 요구되어, 집적회로 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 이에 따라, 집적회로 소자를 구성하는 규칙적인 도전 패턴 및 이들 주위의 절연 패턴을 형성하기 위한 제조 공정의 난이도가 점차 증가하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 단차가 개선된 규칙적인 도전 패턴으로 복수의 랜딩 패드를 형성하여, 생산 효율성 및 안정적인 동작 성능을 확보할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 활성 영역을 가지는 기판; 상기 기판 상에 형성되며, 각각의 측벽에 절연 스페이서를 포함하는 복수의 비트 라인 구조체; 상기 복수의 비트 라인 구조체의 사이에 형성되고, 상기 활성 영역과 연결되는 베리드 컨택; 상기 복수의 비트 라인 구조체 각각의 상부에 형성되는 절연 캡핑 패턴; 상기 절연 캡핑 패턴의 측면과, 상기 절연 스페이서의 상면 및 측면을 덮도록 배치되는 배리어 도전막; 및 상기 베리드 컨택에 전기적으로 연결되고, 상기 절연 캡핑 패턴 및 상기 배리어 도전막 상에서 상기 복수의 비트 라인 구조체 중 하나의 비트 라인 구조체와 수직으로 오버랩되도록 배치되는 랜딩 패드;를 포함한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 셀 영역 및 코어/페리 영역을 가지는 기판; 상기 셀 영역 상에 형성되며, 각각의 측벽에 절연 스페이서를 포함하는 복수의 비트 라인 구조체; 상기 복수의 비트 라인 구조체의 사이에 형성되는 베리드 컨택; 상기 복수의 비트 라인 구조체 각각의 상부에 형성되는 절연 캡핑 패턴; 상기 절연 캡핑 패턴의 측면과, 상기 절연 스페이서의 상면 및 측면을 덮도록 배치되는 배리어 도전막; 상기 베리드 컨택에 전기적으로 연결되고, 상기 절연 캡핑 패턴 및 상기 배리어 도전막 상에서 상기 복수의 비트 라인 구조체 중 하나의 비트 라인 구조체와 수직으로 오버랩되도록 배치되는 랜딩 패드; 및 상기 코어/페리 영역 상에 형성되며, 측벽에 배리어 금속막을 포함하는 코어 구조체;를 포함하고, 상기 절연 캡핑 패턴의 최상면의 수직 레벨과 상기 배리어 도전막의 최상면의 수직 레벨은 실질적으로 동일하고, 상기 코어 구조체의 최상면의 수직 레벨과 상기 배리어 금속막의 최상면의 수직 레벨은 실질적으로 동일하다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 소자 분리 영역에 의하여 정의되는 활성 영역을 가지는 기판; 상기 기판 상에 형성되며, 각각의 측벽에 절연 스페이서를 포함하는 한 쌍의 비트 라인 구조체; 상기 한 쌍의 비트 라인 구조체의 사이에 형성되고, 상기 활성 영역과 연결되는 베리드 컨택; 상기 한 쌍의 비트 라인 구조체 각각의 상부에 형성되는 절연 캡핑 패턴; 상기 절연 캡핑 패턴의 측면과, 상기 절연 스페이서의 상면 및 측면을 덮도록 배치되는 배리어 도전막; 상기 베리드 컨택에 전기적으로 연결되고, 상기 절연 캡핑 패턴 및 상기 배리어 도전막 상에서 상기 한 쌍의 비트 라인 구조체 중 하나와 수직으로 오버랩되도록 배치되는 랜딩 패드; 상기 한 쌍의 비트 라인 구조체 중 나머지의 상기 절연 캡핑 패턴의 일측면에 접촉하고, 상기 절연 캡핑 패턴의 상기 일측면과 동일한 측면에 배치된 상기 절연 스페이서의 상면과 접촉하는 노드 분리 패턴; 및 상기 랜딩 패드의 상면에 형성되고, 상기 랜딩 패드와 전기적으로 연결되는 커패시터 하부 전극을 포함하는 커패시터 구조체;를 포함한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 비트 라인 구조체의 상부에서 절연 캡핑 패턴의 최상면과 배리어 도전막의 최상면이 동일 평면을 갖도록 평탄화하여, 단차가 개선된 규칙적인 도전 패턴으로 복수의 랜딩 패드를 형성할 수 있으므로, 생산 효율성 및 안정된 동작 성능을 확보할 수 있는 효과가 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 개략적인 구성을 나타내는 평면도이다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 셀 영역의 주요 구성들을 나타내는 평면 레이아웃이다.
도 3a 내지 도 3d는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 주요 구성들을 나타내는 단면도들이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 흐름도이다.
도 5a 내지 도 13a는 도 2의 A-A' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 5b 내지 도 13b는 도 2의 B-B' 선에 대응하는 위치를 따라서 절단한 단면도들로서, 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 14는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 개략적인 구성을 나타내는 평면도이다.
도 1을 참조하면, 집적회로 소자(10)는 셀 영역(CA), 상기 셀 영역(CA)을 포위하는 코어/페리 영역(PA), 및 상기 셀 영역(CA)과 상기 코어/페리 영역(PA)의 사이에 개재된 인터페이스 영역(IA)을 포함하는 기판(110)을 가진다.
기판(110)은 실리콘(Si)을 포함하는 웨이퍼(wafer)일 수 있다. 또는, 상기 기판(110)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다. 한편, 상기 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 또한, 상기 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 셀 영역(CA)은 집적회로 소자(10)의 메모리 셀 영역일 수 있다. 상기 셀 영역(CA)은 휘발성 메모리 소자의 메모리 셀 영역, 또는 비휘발성 메모리 소자의 메모리 셀 영역을 구성할 수 있다. 상기 메모리 셀 영역은 DRAM(dynamic random access memory), MRAM(magnetic RAM), SRAM(static RAM), PRAM(phase change RAM), RRAM(resistance RAM), FRAM(ferroelectric RAM) 등의 메모리 셀 영역일 수 있다. 상기 셀 영역(CA)은 트랜지스터와 커패시터를 가지는 단위 메모리 셀, 또는 스위칭 소자와 가변 저항을 가지는 단위 메모리 셀을 포함할 수 있다.
코어/페리 영역(PA)에는 셀 영역(CA)에 위치하는 메모리 셀들을 구동하기 위하여 필요한 코어 회로 및 주변 회로들이 배치될 수 있다.
인터페이스 영역(IA)에는 셀 영역(CA)과 코어/페리 영역(PA) 사이의 전기적 연결이 가능하도록 설치되는 복수의 배선 라인과, 셀 영역(CA)과 코어/페리 영역(PA) 사이의 절연을 위한 구조물이 배치될 수 있다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 셀 영역의 주요 구성들을 나타내는 평면 레이아웃이다.
도 2를 참조하면, 집적회로 소자(10)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 장축을 가지도록 배치되는 복수의 활성 영역(ACT)을 포함할 수 있다.
복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 상에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다.
복수의 비트 라인(BL)은 다이렉트 컨택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다. 일부 실시예들에서, 복수의 비트 라인(BL) 중 상호 이웃한 2개의 비트 라인(BL) 사이에 복수의 베리드 컨택(BC)이 형성될 수 있다. 복수의 베리드 컨택(BC)은 각각 상호 이웃한 2개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다. 일부 실시예들에서, 복수의 베리드 컨택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다.
복수의 베리드 컨택(BC) 상에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 컨택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(미도시)을 복수의 활성 영역(ACT)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 복수의 베리드 컨택(BC)과 일부 오버랩되도록 배치될 수 있다. 이하에서 자세히 살펴보도록 한다.
도 3a 내지 도 3d는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 주요 구성들을 나타내는 단면도들이다.
구체적으로, 도 3a는 도 1 및 도 2의 A-A' 선에 대응하는 위치를 따라서 절단한 단면도이고, 도 3b는 도 1 및 도 2의 B-B' 선에 대응하는 위치를 따라서 절단한 단면도이고, 도 3c는 도 1의 C-C' 선에 대응하는 위치를 따라서 절단한 단면도이고, 도 3d는 도 3a의 DD 부분을 확대한 확대 단면도이다.
도 3a 내지 도 3d를 함께 참조하면, 집적회로 소자(10)는 셀 영역(CA) 및 코어/페리 영역(PA)을 포함하는 기판(110) 상에 형성된 복수의 메모리 셀 구조체를 가진다.
본 발명의 기술적 사상에 따른 집적회로 소자(10)를 구성하는 중요한 구성 요소를 살펴보면 다음과 같다.
집적회로 소자(10)는 복수의 활성 영역(118)을 가지는 기판(110), 기판(110) 내에서 복수의 활성 영역(118)을 가로지르는 복수의 워드 라인 트렌치(120T) 내부에 순차적으로 형성된 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 베리드 절연막(124)을 포함할 수 있다.
또한, 집적회로 소자(10)는 소자 분리막(116), 복수의 활성 영역(118), 및 복수의 베리드 절연막(124)을 덮는 절연막 패턴(112, 114), 절연막 패턴(112, 114) 상에 복수의 비트 라인 구조체(140), 복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 절연 스페이서(150)를 포함할 수 있다.
또한, 집적회로 소자(10)는 복수의 절연 펜스(180) 및 복수의 절연 스페이서(150)에 의하여 한정되는 공간의 하측 부분을 채우며 복수의 활성 영역(118)과 연결되는 복수의 베리드 컨택(170)과 상측 부분을 채우며 비트 라인 구조체(140)의 상측 부분으로 연장되고 노드 분리 패턴(196)을 사이에 두고 서로 이격되는 복수의 랜딩 패드(194)를 포함할 수 있다.
또한, 집적회로 소자(10)는 복수의 랜딩 패드(194)와 연결되는 복수의 하부 전극(210), 커패시터 유전막(220), 및 상부 전극(230)으로 이루어지는 복수의 커패시터 구조체(200)를 포함할 수 있다.
본 발명의 집적회로 소자(10)에서, 복수의 비트 라인 구조체(140) 각각의 상부에 형성되는 절연 캡핑 패턴(148)의 상부 측벽은 절연 스페이서(150)로 덮이지 않을 수 있다. 다시 말해, 절연 캡핑 패턴(148)의 최상면(148T)의 수직 레벨은 절연 스페이서(150)의 최상면(150T)의 수직 레벨보다 더 높게 위치할 수 있다. 여기서, 절연 캡핑 패턴(148)의 최상면(148T)의 수직 레벨을 제1 레벨(LV1)로 지칭하도록 한다.
따라서, 제1 레벨(LV1)에 위치하는 랜딩 패드(194)의 부분, 일반적으로, 랜딩 패드(194)의 넥(neck)으로 지칭되는 부분의 제1 수평 방향(X 방향)에 따른 너비가 증가하면서도, 이웃하는 2개의 랜딩 패드(194) 사이의 이격 거리는 충분히 확보될 수 있다.
본 발명의 집적회로 소자(10)에서, 절연 캡핑 패턴(148)의 측면과, 절연 스페이서(150)의 상면 및 측면을 덮도록 배리어 도전막(192)이 배치될 수 있다. 여기서, 절연 캡핑 패턴(148)의 최상면(148T)의 수직 레벨과 배리어 도전막(192)의 최상면(192T)의 수직 레벨은, 제1 레벨(LV1)로 동일할 수 있다. 다시 말해, 절연 캡핑 패턴(148)의 최상면(148T)과 배리어 도전막(192)의 최상면(192T)은 동일 평면 상에 편평면으로 형성될 수 있다. 후술하겠지만, 이러한 특징은 절연 캡핑 패턴(148)과 배리어 도전막(192)에 대하여 평탄화 공정을 진행한 결과물일 수 있다.
본 발명의 집적회로 소자(10)에서, 랜딩 패드(194)는 배리어 도전막(192)의 내부를 채우며, 절연 캡핑 패턴(148)의 최상면(148T)과 접촉하되, 절연 스페이서(150)와는 접촉하지 않을 수 있다. 다시 말해, 랜딩 패드(194)와 수직 방향(Z 방향)으로 오버랩되도록 배치되는 절연 스페이서(150)의 상면은 배리어 도전막(192)으로 둘러싸일 수 있다.
따라서, 절연 스페이서(150)의 외측벽이 노출되지 않으므로, 절연 스페이서(150)는, 집적회로 소자(10)의 제조를 위한 후속 공정에서 습식 식각 용액(예를 들어, LAL 용액)에 의하여 손상을 받지 않을 수 있다. 이에 따라, 절연 스페이서(150)의 절연 성능이 더욱 향상될 수 있다. 여기서, 상기 LAL 용액은 불화암모늄(NH4F)을 함유한 불산(HF) 용액을 지칭하는 것으로서, 실리콘 산화막의 식각에 사용될 수 있다.
본 발명의 집적회로 소자(10)에서, 노드 분리 패턴(196)은 절연 캡핑 패턴(148)의 일측면에 접촉하고, 절연 캡핑 패턴(148)의 상기 일측면과 동일한 측면에 배치된 절연 스페이서(150)의 상면과 접촉하도록 배치될 수 있다. 다시 말해, 노드 분리 패턴(196)의 최하면의 수직 레벨은 절연 스페이서(150)의 최상면의 수직 레벨보다 더 낮게 위치할 수 있다. 노드 분리 패턴(196)은 상측에서 하측으로 가면서, 랜딩 패드(194)와 예비 절연 스페이서(150P)의 사이를 따라서 연장되도록 배치될 수 있다. 예를 들어, 노드 분리 패턴(196)은 랜딩 패드(194)로부터 비트 라인 구조체(140)의 상부인 절연 캡핑 패턴(148)을 향하여, 기울기를 가지며 연장되도록 라운드질 수 있다. 노드 분리 패턴(196)의 하단부의 중심은 배리어 도전막(192)의 상단부의 중심과 수직 방향(Z 방향)을 따라서 정렬될 수 있다.
본 발명의 집적회로 소자(10)에서, 코어/페리 영역(PA) 상에 형성되며, 측벽에 배리어 금속막(192D)을 포함하는 코어 구조체(140D)를 포함할 수 있다. 코어 구조체(140D)의 최상면의 수직 레벨과 상기 배리어 금속막(192D)의 최상면의 수직 레벨은 실질적으로 동일하고, 이는 제1 레벨(LV1)과 동일할 수 있다.
여기서, 코어/페리 영역(PA)에서 코어 구조체(140D) 및 도전 물질층(194D)이 제1 절연층(175) 및 제2 절연층(250)과 같은 절연층으로 덮이는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 즉, 코어/페리 영역(PA)에는 활성 영역(118) 및/또는 코어 구조체(140D)와 전기적으로 연결되는 도전 배선 및 그 외의 구성들이 다수 형성될 수 있다.
본 발명의 집적회로 소자(10)에서, 셀 영역(CA)과 상기 코어/페리 영역(PA)의 경계면에서, 절연 캡핑 패턴(148)의 최상면(148T)의 수직 레벨과 코어 구조체(140D)의 최상면의 수직 레벨은 실질적으로 동일하고, 이는 제1 레벨(LV1)과 동일할 수 있다. 이에 더해, 셀 영역(CA)에서 랜딩 패드(194)의 최상면의 수직 레벨과, 코어/페리 영역(PA)에서 상기 랜딩 패드(194)와 동일한 물질로 구성되는 도전 물질층(194D)의 최상면의 수직 레벨은 실질적으로 동일할 수 있다. 이러한 특징은 절연 캡핑 패턴(148)과 배리어 도전막(192)에 대하여 평탄화 공정을 진행한 결과물일 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 비트 라인 구조체(140)의 상부에서 절연 캡핑 패턴(148)의 최상면과 배리어 도전막(192)의 최상면이 동일 평면을 갖도록 평탄화하여, 단차가 개선된 규칙적인 도전 패턴으로 복수의 랜딩 패드(194)를 형성할 수 있으므로, 생산 효율성 및 안정된 동작 성능을 확보할 수 있는 효과가 있다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 나타내는 흐름도이다.
도 4를 참조하면, 본 발명의 기술적 사상에 따른 집적회로 소자의 제조 방법(S10)은 제1 내지 제8 단계(S110 내지 S180)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 집적회로 소자의 제조 방법(S10)은, 기판의 상부에 복수의 비트 라인 구조체를 형성하는 제1 단계(S110), 복수의 비트 라인 구조체 각각의 양 측벽을 덮는 예비 절연 스페이서를 형성하는 제2 단계(S120), 절연 캡핑 패턴의 상부가 드러나게 예비 절연 스페이서의 상부를 식각하는 제3 단계(S130), 복수의 비트 라인 구조체 및 절연 스페이서를 컨포멀하게 덮는 배리어 도전막을 형성하는 제4 단계(S140), 배리어 도전막을 덮는 제1 랜딩 패드층을 형성하는 제5 단계(S150), 절연 캡핑 패턴의 상면이 드러나게 제1 랜딩 패드층 및 배리어 도전막을 연마하는 제6 단계(S160), 절연 캡핑 패턴의 상면, 배리어 도전막의 상면, 및 제1 랜딩 패드층의 상면 상에 제2 랜딩 패드층을 형성하는 제7 단계(S170), 및 제1 랜딩 패드층 및 제2 랜딩 패드층을 노드 분리하여 랜딩 패드를 형성하는 제8 단계(S180)를 포함할 수 있다.
상기 제1 내지 제8 단계(S110 내지 S180) 각각에 대한 기술적 특징은 후술하는 도 5a 내지 도 13a 및 도 5b 내지 도 13b를 통하여 상세히 설명하도록 한다.
도 5a 내지 도 13a는 도 2의 A-A' 선에 대응하는 위치를 따라서 절단한 단면도들이고, 도 5b 내지 도 13b는 도 2의 B-B' 선에 대응하는 위치를 따라서 절단한 단면도들로서, 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 5a 및 도 5b를 함께 참조하면, 기판(110)에 소자 분리용 트렌치(116T)를 형성하고, 소자 분리용 트렌치(116T)를 채우는 소자 분리막(116)을 형성할 수 있다.
소자 분리막(116)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 소자 분리막(116)은 한종류의 절연막으로 이루어지는 단일층, 두종류의 절연막들로 이루어지는 이중층, 또는 적어도 세종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들어, 소자 분리막(116)은 실리콘 산화막과 실리콘 질화막으로 이루어지는 이중층 또는 다중층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
소자 분리막(116)에 의해 기판(110)에 복수의 활성 영역(118)이 정의될 수 있다. 활성 영역(118)은 도 2에 예시한 활성 영역(ACT)과 같이 각각 평면적으로 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다.
기판(110)에 복수의 워드 라인 트렌치(120T)를 형성할 수 있다. 복수의 워드 라인 트렌치(120T)는 상호 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라 등간격으로 배치되는 라인 형상을 가질 수 있다. 일부 실시예들에서, 복수의 워드 라인 트렌치(120T)의 저면에는 단차가 형성될 수 있다.
일부 실시예들에서, 복수의 워드 라인 트렌치(120T)는 소자 분리막(116) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자 분리막(116)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르도록 할 수 있다. 다른 실시예들에서, 복수의 워드 라인 트렌치(120T)는 소자 분리막(116) 및 기판(110)을 함께 식각하되, 소자 분리막(116)과 기판(110)의 식각율 차이에 의하여, 소자 분리막(116)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르도록 할 수 있다.
복수의 워드 라인 트렌치(120T)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(120T)의 내부에 복수의 게이트 유전막(122), 복수의 워드 라인(120), 및 복수의 베리드 절연막(124)을 차례로 형성할 수 있다. 복수의 워드 라인(120)은 도 2에 예시한 복수의 워드 라인(WL)을 구성할 수 있다. 복수의 워드 라인(120)은 평행하게 제1 수평 방향(X 방향)으로 연장되며, 각각 활성 영역(118)을 가로지르며 제2 수평 방향(Y 방향)을 따라 등간격으로 배치되는 라인 형상을 가질 수 있다. 복수의 워드 라인(120) 각각의 상면은 기판(110)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 또한, 복수의 워드 라인(120)의 저면은 요철 형상을 가질 수 있으며, 복수의 활성 영역(118)에는 새들 핀 구조의 트랜지스터(saddle FinFET)가 형성될 수 있다.
일부 실시예들에서, 복수의 워드 라인(120) 각각은 하부 워드 라인층(120a) 및 상부 워드 라인층(120b)의 적층 구조일 수 있다. 예를 들어, 하부 워드 라인층(120a)은 금속 물질, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 하부 워드 라인층(120a)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 상부 워드 라인층(120b)은 도핑된 폴리 실리콘으로 이루어질 수 있다.
일부 실시예들에서, 복수의 워드 라인(120)을 형성하기 전 또는 후, 복수의 워드 라인(120) 양측의 활성 영역(118)에 불순물 이온을 주입하여, 기판(110)의 내부에 소스/드레인 영역을 형성할 수 있다.
게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, ONO(oxide/nitride/oxide), 및 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시예들에서, 게이트 유전막(122)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 및 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 이루어질 수 있다.
복수의 베리드 절연막(124)의 상면은 기판(110)의 상면과 실질적으로 동일한 수직 레벨에 위치할 수 있다. 베리드 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 이들의 조합 중에서 선택되는 적어도 하나의 물질막으로 이루어질 수 있다.
도 6a 및 도 6b를 함께 참조하면, 소자 분리막(116), 복수의 활성 영역(118), 및 복수의 베리드 절연막(124)을 덮는 절연막 패턴(112, 114)을 형성한다.
절연막 패턴(112, 114)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 금속계 유전막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 절연막 패턴(112, 114)은 제1 절연막 패턴(112) 및 제2 절연막 패턴(114)을 포함하는 복수의 절연막이 적층되어 이루어질 수 있다. 일부 실시예들에서, 제1 절연막 패턴(112)은 실리콘 산화막으로 이루어지고, 제2 절연막 패턴(114)은 실리콘 산질화막으로 이루어질 수 있다. 다른 실시예들에서, 제1 절연막 패턴(112)은 비금속계 유전막으로 이루어지고, 제2 절연막 패턴(114)은 금속계 유전막으로 이루어질 수 있다.
절연막 패턴(112, 114) 상에 도전성 반도체층(132P)을 형성한 후, 도전성 반도체층(132P) 및 절연막 패턴(112, 114)을 관통하여 활성 영역(118) 내의 소스/드레인 영역을 노출시키는 다이렉트 컨택 홀(134H)을 형성하고, 다이렉트 컨택 홀(134H)을 채우는 다이렉트 컨택용 도전층(134P)을 형성한다. 다이렉트 컨택 홀(134H)은 활성 영역(118)에서 상기 소스/드레인 영역의 내부로 연장될 수 있다.
도전성 반도체층(132P)은 예를 들어, 도핑된 폴리 실리콘으로 이루어질 수 있다. 다이렉트 컨택용 도전층(134P)은 예를 들어, 도핑된 폴리 실리콘, 텅스텐(W), 텅스텐 질화물(WN), 코발트(Co), 니켈(Ni), 알루미늄(Al), 몰리브덴(Mo), 루테늄(Ru), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 구리(Cu), 또는 이들의 조합으로 이루어질 수 있다.
다른 실시예들에서, 절연막 패턴(112, 114)을 관통하여 활성 영역(118) 내의 소스/드레인 영역을 노출시키는 다이렉트 컨택 홀(134H)을 먼저 형성한 후, 다이렉트 컨택 홀(134H)을 채우며 절연막 패턴(112, 114)을 덮는 도전성 반도체층(132P) 및 다이렉트 컨택용 도전층(134P)을 함께 형성할 수도 있다.
도 7a 및 도 7b를 함께 참조하면, 도전성 반도체층(132P) 및 다이렉트 컨택용 도전층(134P)을 덮으며, 비트 라인 구조체(140)를 형성하기 위한 금속계 도전층, 및 절연 캡핑층을 순차적으로 형성한다.
일부 실시예들에서, 금속계 도전층은 제1 금속계 도전층 및 제2 금속계 도전층의 적층 구조일 수 있다. 상기 금속계 도전층은 이중층 구조의 도전층 적층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 금속계 도전층은 단일층, 또는 삼중층 이상의 복수의 적층 구조로 형성될 수도 있다.
일부 실시예들에서, 상기 절연 캡핑층은 제1 절연 캡핑층, 제2 절연 캡핑층, 및 제3 절연 캡핑층의 적층 구조일 수 있다. 상기 절연 캡핑층은 삼중층 구조의 절연층 적층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 절연 캡핑층은 단일층, 이중층, 또는 사중층 이상의 복수의 적층 구조로 형성될 수도 있다.
상기 제1 금속계 도전층, 상기 제2 금속계 도전층, 및 상기 절연 캡핑층을 식각하여, 라인 형상인 제1 금속계 패턴(145)과 제2 금속계 패턴(146)의 적층 구조를 가지는 복수의 비트 라인(147)과 복수의 절연 캡핑 패턴(148)을 형성한다.
일부 실시예들에서, 제1 금속계 패턴(145)은 티타늄 질화물(TiN) 또는 TSN(Ti-Si-N)으로 이루어질 수 있고, 제2 금속계 패턴(146)은 텅스텐(W) 또는 텅스텐 실리사이드(WSix)로 이루어질 수 있다.
일부 실시예들에서, 복수의 절연 캡핑 패턴(148)은 제1 절연 캡핑 패턴(148a), 제2 절연 캡핑 패턴(148b), 및 제3 절연 캡핑 패턴(148c)의 적층 구조로 이루어질 수 있다. 일부 실시예들에서, 제1 절연 캡핑 패턴(148a), 제2 절연 캡핑 패턴(148b), 및 제3 절연 캡핑 패턴(148c) 각각은 실리콘 계열의 절연막으로 이루어질 수 있으며, 예를 들어, 제3 절연 캡핑 패턴(148c)은 실리콘 질화막으로 이루어질 수 있다.
하나의 비트 라인(147)과 이를 덮는 하나의 절연 캡핑 패턴(148)은 하나의 비트 라인 구조체(140)를 구성할 수 있다. 복수의 비트 라인(147) 및 복수의 절연 캡핑 패턴(148)으로 구성되는 복수의 비트 라인 구조체(140) 각각은 상호 평행하게 기판(110)의 주면에 대하여 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 비트 라인(147)은 도 2에 예시한 복수의 비트 라인(BL)을 구성할 수 있다. 일부 실시예들에서, 비트 라인 구조체(140)는 절연막 패턴(112, 114)과 제1 금속계 패턴(145) 사이에 배치되는 도전성 반도체층(132P, 도 6a 참조)의 일부인 도전성 반도체 패턴(132)을 더 포함할 수 있다.
복수의 비트 라인(147)을 형성하기 위한 식각 공정에서, 수직으로 비트 라인(147)과 오버랩되지 않는 다이렉트 컨택용 도전층(134P, 도 6a 참조)의 일부를 함께 식각 공정으로 제거하여, 복수의 다이렉트 컨택 패턴(134)을 형성할 수 있다. 이 경우, 절연막 패턴(112, 114)은 복수의 비트 라인(147) 및 복수의 다이렉트 컨택 패턴(134)을 형성하는 식각 공정에서 식각 저지막의 기능을 수행할 수 있다. 복수의 다이렉트 컨택 패턴(134)은 도 2에 예시한 복수의 다이렉트 컨택(DC)을 구성할 수 있다. 복수의 비트 라인(147)은 복수의 다이렉트 컨택 패턴(134)을 통하여 복수의 활성 영역(118)과 전기적으로 연결될 수 있다.
비트 라인 구조체(140)를 형성한 후, 다이렉트 컨택 패턴(134)을 형성하는 과정에서, 상기 다이렉트 컨택용 도전층(134P, 도 6a 참조)의 일부가 제거된 다이렉트 컨택 홀(134H)의 부분을 채우도록, 매립 절연 패턴(136)이 형성될 수 있다. 매립 절연 패턴(136)은 예를 들어, 실리콘 질화막으로 이루어질 수 있다.
복수의 비트 라인 구조체(140) 각각의 양 측벽을 예비 절연 스페이서(150P)로 덮을 수 있다. 복수의 예비 절연 스페이서(150P)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154), 제3 절연 스페이서(156), 및 제4 절연 스페이서(158)를 포함할 수 있다. 일부 실시예들에서, 복수의 예비 절연 스페이서(150P) 각각은 제3 절연 스페이서(156) 및 제4 절연 스페이서(158) 중 어느 하나를 포함하지 않을 수 있다. 즉, 복수의 예비 절연 스페이서(150P)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154), 및 제3 절연 스페이서(156)로 이루어질 수 있다. 또는, 복수의 예비 절연 스페이서(150P)는 각각 제1 절연 스페이서(152), 제2 절연 스페이서(154), 및 제4 절연 스페이서(158)를 포함할 수 있다.
복수의 비트 라인(147)의 사이에는 복수의 베리드 컨택 홀(170H)이 형성될 수 있다. 복수의 베리드 컨택 홀(170H)은 복수의 비트 라인(147) 중 이웃하는 2개의 비트 라인(147) 사이에서 이웃하는 2개의 비트 라인(147) 각각의 측벽을 덮는 예비 절연 스페이서(150P) 및 활성 영역(118)에 의해 그 내부 공간이 한정될 수 있다.
복수의 베리드 컨택 홀(170H)은, 복수의 절연 캡핑 패턴(148) 및 예비 절연 스페이서(150P)를 식각 마스크로 사용하여, 절연막 패턴(112, 114) 및 활성 영역(118)의 일부를 제거하여 형성할 수 있다. 일부 실시예들에서, 복수의 베리드 컨택 홀(170H)은 절연막 패턴(112, 114) 및 활성 영역(118)의 일부분을 제거하는 이방성 식각 공정을 먼저 수행하고, 활성 영역(118)의 다른 일부분을 제거하는 등방성 식각 공정을 더 수행하여, 활성 영역(118)에 의하여 한정되는 공간이 확장되도록 형성할 수 있다.
도 8a 및 도 8b를 함께 참조하면, 복수의 비트 라인 구조체(140) 각각의 양 측벽을 덮는 복수의 예비 절연 스페이서(150P, 도 7a 참조) 사이의 공간에 복수의 베리드 컨택(170)과 복수의 절연 펜스(180)를 형성하고, 예비 절연 스페이서(150P, 도 7a 참조)의 상부를 식각하여 절연 스페이서(150)를 형성한다.
복수의 비트 라인 구조체(140)의 양 측벽을 덮는 복수의 예비 절연 스페이서(150P, 도 7a 참조) 중 서로 대면하는 한 쌍의 예비 절연 스페이서(150P, 도 7a 참조) 사이를 따라, 복수의 베리드 컨택(170)과 복수의 절연 펜스(180)는 교번적으로 배치될 수 있다. 예를 들어, 복수의 베리드 컨택(170)은 도핑된 폴리 실리콘으로 이루어질 수 있고, 복수의 절연 펜스(180)는 실리콘 질화막으로 이루어질 수 있다.
복수의 베리드 컨택(170)은 활성 영역(118) 상으로부터 기판(110)에 수직하는 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 베리드 컨택(170)은 도 2에 예시한 복수의 베리드 컨택(BC)을 구성할 수 있다. 복수의 베리드 컨택(170)은, 복수의 절연 펜스(180) 및 복수의 예비 절연 스페이서(150P, 도 7a 참조)에 의하여 한정되는 공간에 배치될 수 있다. 또한, 복수의 베리드 컨택(170)은 복수의 예비 절연 스페이서(150P, 도 7a 참조) 사이의 공간의 하측 일부분을 채울 수 있다.
복수의 베리드 컨택(170)의 상면은 복수의 절연 캡핑 패턴(148)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 또한, 복수의 절연 펜스(180)의 상면과 복수의 절연 캡핑 패턴(148)의 상면은 실질적으로 동일한 수직 레벨에 위치할 수 있다.
복수의 예비 절연 스페이서(150P, 도 7a 참조) 및 복수의 절연 펜스(180)에 의하여 복수의 랜딩 패드 홀(190H)이 정의될 수 있다. 복수의 랜딩 패드 홀(190H)의 저면에는 복수의 베리드 컨택(170)이 노출될 수 있다.
복수의 베리드 컨택(170) 및/또는 복수의 절연 펜스(180)를 형성하는 과정에서, 예비 절연 스페이서(150P, 도 7a 참조)의 상측 일부분이 제거되어 절연 스페이서(150)를 형성하고, 절연 캡핑 패턴(148)의 상면 및 측면의 일부가 외부로 노출될 수 있다. 또는, 절연 캡핑 패턴(148)의 상부가 드러나게, 추가적인 식각 공정으로 예비 절연 스페이서(150P, 도 7a 참조)의 상부를 식각하여, 절연 스페이서(150)를 형성할 수 있다.
도 9a 및 도 9b를 함께 참조하면, 복수의 랜딩 패드 홀(190H)을 따라, 복수의 비트 라인 구조체(140)를 컨포멀하게 덮는 배리어 도전막(192)을 형성한다.
예를 들어, 배리어 도전막(192)은 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 배리어 도전막(192)은 Ti/TiN 적층 구조 또는 TiN으로 이루어질 수 있다.
일부 실시예들에서, 배리어 도전막(192)을 형성하기 전에 복수의 베리드 컨택(170) 상에 금속 실리사이드막이 형성될 수 있다. 상기 금속 실리사이드막은 복수의 베리드 컨택(170)과 배리어 도전막(192) 사이에 배치될 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 망간 실리사이드(MnSix)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
배리어 도전막(192)은 절연 캡핑 패턴(148)의 상부 및 절연 스페이서(150)의 상부를 모두 덮을 수 있다. 또한, 배리어 도전막(192)은 베리드 컨택(170)의 상면 및 절연 펜스(180)의 상부를 모두 덮을 수 있다.
도 10a 및 도 10b를 함께 참조하면, 복수의 랜딩 패드 홀(190H)을 채우고, 배리어 도전막(192)을 덮는 제1 랜딩 패드층(194A)을 형성한다.
제1 랜딩 패드층(194A)은 텅스텐(W)을 포함할 수 있다. 일부 실시예들에서, 제1 랜딩 패드층(194A)은 배리어 도전막(192) 상에서 복수의 랜딩 패드 홀(190H)을 채우면서 형성되므로, 제1 랜딩 패드층(194A)의 하면 및 상면은 요철면으로 형성될 수 있다. 일부 실시예들에서, 제1 랜딩 패드층(194A)은 랜딩 패드(194, 도 13a 참조)의 하부 영역을 구성할 수 있다.
도 11a 및 도 11b를 함께 참조하면, 절연 캡핑 패턴(148)의 상면이 노출되도록, 제1 랜딩 패드층(194A) 및 배리어 도전막(192)을 연마한다.
그라인더를 이용하여 연마 및 평탄화 공정을 진행한다. 상기 연마 및 평탄화 공정은 화학적 기계적 연마 공정일 수 있다. 그라인더는 제1 랜딩 패드층(194A)의 일부 및 배리어 도전막(192)의 일부를 연마 및 평탄화 공정으로 제거하여, 복수의 절연 캡핑 패턴(148)의 최상면이 노출되는 평탄면을 형성할 수 있다.
상기 연마 및 평탄화 공정이 완료된 후, 절연 캡핑 패턴(148)의 최상면, 배리어 도전막(192)의 최상면, 및 제1 랜딩 패드층(194A)의 최상면은 공면(coplannar)을 형성할 수 있다.
또한, 상기 화학적 기계적 연마 공정을 통하여 셀 영역(CA, 도 1 참조)과 코어/페리 영역(PA, 도 1 참조)의 단차가 제거될 수 있다. 이로써, 셀 영역(CA, 도 1 참조)과 코어/페리 영역(PA, 도 1 참조)의 하부 구조물의 차이에 의하여 발생하는 단차가 제거되므로, 상기 단차로 인하여 발생하는 후속 공정에서의 패터닝 불량을 방지할 수 있다.
도 12a 및 도 12b를 함께 참조하면, 연마 공정이 완료된 복수의 절연 캡핑 패턴(148)의 상면, 배리어 도전막(192)의 상면, 및 제1 랜딩 패드층(194A)의 상면 상에 제2 랜딩 패드층(194B)을 형성한다.
제2 랜딩 패드층(194B)은 텅스텐(W)을 포함할 수 있다. 즉, 제1 랜딩 패드층(194A)과 제2 랜딩 패드층(194B)은 실질적으로 동일한 물질로 구성될 수 있으므로, 그 경계선이 모호할 수 있다. 일부 실시예들에서, 제1 랜딩 패드층(194A)은 평탄화된 복수의 절연 캡핑 패턴(148)의 상면, 배리어 도전막(192)의 상면, 및 제1 랜딩 패드층(194A)의 상면 상에 형성되므로, 제2 랜딩 패드층(194B)의 하면 및 상면은 평탄면으로 형성될 수 있다. 일부 실시예들에서, 제2 랜딩 패드층(194B)은 랜딩 패드(194, 도 13a 참조)의 상부 영역을 구성할 수 있다.
제2 랜딩 패드층(194B) 상에 복수의 하드마스크 패턴(HMK)을 형성한다. 일부 실시예들에서, 복수의 하드마스크 패턴(HMK)은 ArF 리소그래피 공정 또는 EUV 리소그래피 공정을 통하여 형성될 수 있다.
도 13a 및 도 13b를 함께 참조하면, 복수의 하드마스크 패턴(HMK, 도 12a 참조)을 식각 마스크로 사용하여, 제1 랜딩 패드층(194A) 및 제2 랜딩 패드층(194B)의 일부분을 제거하는 식각 공정을 수행함으로써, 리세스(190)를 형성한다.
리세스(190)를 형성하는 식각 공정에서, 복수의 절연 스페이서(150)의 상측 일부분, 복수의 절연 캡핑 패턴(148)의 상측 일부분, 배리어 도전막(192)의 상측 일부분, 및 복수의 절연 펜스(180)의 상측 일부분이 제거될 수 있다.
제1 랜딩 패드층(194A) 및 제2 랜딩 패드층(194B)은 리세스(190)에 의하여 복수로 분리되는 공정, 일반적으로 노드 분리 공정이라 지칭하는 과정에 의하여, 복수의 랜딩 패드(194)로 형성될 수 있다. 복수의 랜딩 패드(194)는 리세스(190)를 사이에 두고 서로 이격될 수 있다.
복수의 랜딩 패드(194)는 복수의 베리드 컨택(170) 상에 배치되며, 복수의 비트 라인 구조체(140) 상으로 연장될 수 있다. 일부 실시예들에서, 복수의 랜딩 패드(194)는 복수의 비트 라인(147) 상으로 연장될 수 있다. 복수의 랜딩 패드(194)는 복수의 베리드 컨택(170) 상에 배치되어, 서로 대응되는 복수의 베리드 컨택(170)과 복수의 랜딩 패드(194)는 전기적으로 연결될 수 있다. 복수의 랜딩 패드(194)는 복수의 베리드 컨택(170)을 통해 활성 영역(118)에 전기적으로 연결될 수 있다.
복수의 랜딩 패드(194)는 도 2에 예시한 복수의 랜딩 패드(LP)를 구성할 수 있다. 복수의 랜딩 패드(194) 각각은 배리어 도전막(192) 상에 형성될 수 있다. 일부 실시예들에서, 복수의 랜딩 패드(194)는 텅스텐(W)으로 이루어질 수 있다.
베리드 컨택(170)은 서로 인접하는 2개의 비트 라인 구조체(140)의 사이에 배치될 수 있고, 랜딩 패드(194)는, 베리드 컨택(170)을 사이에 두고 서로 인접하는 2개의 비트 라인 구조체(140)의 사이로부터 하나의 비트 라인 구조체(140) 상으로 연장될 수 있다.
다시, 도 3a 및 도 3b를 함께 참조하면, 리세스(190)를 채우는 노드 분리 패턴(196)을 형성한 후, 복수의 랜딩 패드(194) 상에 복수의 하부 전극(210), 커패시터 유전막(220), 및 상부 전극(230)을 순차적으로 형성하여 복수의 커패시터 구조체(200)를 포함하는 집적회로 소자(10)를 형성할 수 있다.
일부 실시예들에서, 노드 분리 패턴(196)은 층간 절연층 및 식각 저지막으로 이루어질 수 있다. 예를 들어, 상기 층간 절연층은 실리콘 산화막으로 이루어지고, 상기 식각 정지막은 실리콘 질화막으로 이루어질 수 있다.
복수의 하부 전극(210) 각각은, 복수의 랜딩 패드(194) 각각에 대응하여 전기적으로 연결될 수 있다. 커패시터 유전막(220)은 복수의 하부 전극(210)을 컨포멀하게 덮을 수 있다. 상부 전극(230)은 커패시터 유전막(220)을 덮을 수 있다. 상부 전극(230)은 커패시터 유전막(220)을 사이에 두고 하부 전극(210)과 대향할 수 있다. 커패시터 유전막(220) 및 상부 전극(230) 각각은 일정한 영역 내에서, 복수의 하부 전극(210)을 함께 덮도록 일체로 형성될 수 있다.
일부 실시예들에서, 복수의 하부 전극(210) 각각은 원형의 수평 단면을 가지도록 내부가 채워진 기둥 형상인 필라(pillar) 형상일 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예들에서, 복수의 하부 전극(210) 각각은 하부가 폐쇄된 실린더 형상일 수 있다. 또한, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 또는, 복수의 하부 전극(210)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형태로 배치될 수 있다. 복수의 하부 전극(210)은 예를 들어, 불순물이 도핑된 실리콘, 텅스텐 또는 구리와 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물로 이루어질 수 있다. 도시되지는 않았으나, 복수의 하부 전극(210)의 측벽들과 접촉하는 적어도 하나의 지지 패턴을 더 포함할 수 있다.
커패시터 유전막(220)은 예를 들어, TaO, TaAlO, TaON, AlO, AlSiO, HfO, HfSiO, ZrO, ZrSiO, TiO, TiAlO, BST((Ba,Sr)TiO), STO(SrTiO), BTO(BaTiO), PZT(Pb(Zr,Ti)O), (Pb,La)(Zr,Ti)O, Ba(Zr,Ti)O, Sr(Zr,Ti)O, 또는 이들의 조합으로 이루어질 수 있다.
상부 전극(230)은 예를 들어, 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합으로 이루어질 수 있다.
이와 같은 제조 방법을 통하여, 본 발명의 기술적 사상에 따른 집적회로 소자(10)를 제조할 수 있다. 궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 비트 라인 구조체(140)의 상부에서 절연 캡핑 패턴(148)의 최상면과 배리어 도전막(192)의 최상면이 동일 평면을 갖도록 평탄화하여, 단차가 개선된 규칙적인 도전 패턴으로 복수의 랜딩 패드(194)를 형성할 수 있으므로, 생산 효율성 및 안정된 동작 성능을 확보할 수 있는 효과가 있다.
도 14는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
도 14를 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기(digital signal processor), 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 스크린, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상에 따른 집적회로 소자(10)를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 집적회로 소자
110: 기판 118: 활성 영역
120: 워드 라인 140: 비트 라인 구조체
148: 절연 캡핑 패턴 150: 절연 스페이서
170: 베리드 컨택 180: 절연 펜스
192: 배리어 도전막 194: 랜딩 패드
196: 노드 분리 패턴 200: 커패시터 구조체

Claims (10)

  1. 활성 영역을 가지는 기판;
    상기 기판 상에 형성되며, 각각의 측벽에 절연 스페이서를 포함하는 복수의 비트 라인 구조체;
    상기 복수의 비트 라인 구조체의 사이에 형성되고, 상기 활성 영역과 연결되는 베리드 컨택;
    상기 복수의 비트 라인 구조체 각각의 상부에 형성되는 절연 캡핑 패턴;
    상기 절연 캡핑 패턴의 측면과, 상기 절연 스페이서의 상면 및 측면을 덮도록 배치되는 배리어 도전막; 및
    상기 베리드 컨택에 전기적으로 연결되고, 상기 절연 캡핑 패턴 및 상기 배리어 도전막 상에서 상기 복수의 비트 라인 구조체 중 하나의 비트 라인 구조체와 수직으로 오버랩되도록 배치되는 랜딩 패드;를 포함하는,
    집적회로 소자.
  2. 제1항에 있어서,
    상기 절연 캡핑 패턴의 최상면의 수직 레벨과 상기 배리어 도전막의 최상면의 수직 레벨은 실질적으로 동일한 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 절연 캡핑 패턴의 최상면과 상기 배리어 도전막의 최상면은 동일 평면 상에 편평면으로 형성되는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 절연 캡핑 패턴의 최상면의 수직 레벨은 상기 절연 스페이서의 최상면의 수직 레벨보다 더 높은 것을 특징으로 하는 집적회로 소자.
  5. 제4항에 있어서,
    상기 랜딩 패드는,
    상기 배리어 도전막의 내부를 채우며,
    상기 절연 캡핑 패턴의 최상면과 접촉하며,
    상기 절연 스페이서와 접촉하지 않는 것을 특징으로 하는 집적회로 소자.
  6. 제5항에 있어서,
    상기 랜딩 패드와 수직으로 오버랩되도록 배치되는 상기 절연 스페이서의 상면은 상기 배리어 도전막으로 둘러싸이는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 절연 캡핑 패턴의 일측면에 접촉하고, 상기 절연 캡핑 패턴의 상기 일측면과 동일한 측면에 배치된 상기 절연 스페이서의 상면과 접촉하는 노드 분리 패턴을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 노드 분리 패턴은 상기 랜딩 패드 및 상기 배리어 도전막과 접촉하는 것을 특징으로 하는 집적회로 소자.
  9. 제7항에 있어서,
    상기 노드 분리 패턴의 최하면의 수직 레벨은 상기 절연 스페이서의 최상면의 수직 레벨보다 더 낮은 것을 특징으로 하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 절연 스페이서는,
    상기 복수의 비트 라인 구조체 각각에 접하는 내측 스페이서; 및
    상기 내측 스페이서와 상기 배리어 도전막의 사이에 개재된 외측 스페이서를 포함하는 것을 특징으로 하는 집적회로 소자.
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