JP4704014B2 - キャパシターの製造方法 - Google Patents
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Description
本発明は集積回路製造に関し、より具体的には傾きが防止されるＤＲＡＭ用スタックキャパシターの製造に関する。
ＤＲＡＭはＤＲＡＭセルのアレーを含む。スイッチングトランジスタがＮＭＯＳＦＥＴ（Ｎ−ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）であると、ＮＭＯＳＦＥＴのゲートはＤＲＡＭのワードラインに連結され、ＮＭＯＳＦＥＴのドレーンはＤＲＡＭのビットラインに連結される。
一般のＤＲＡＭアレーで、同一の縦方向に配列されたＤＲＡＭセルは同一のビートラインに連結され、同一の横方向に配列されたＤＲＡＭセルは同一のワードラインに連結される。ＮＭＯＳＦＥＴのソースはストレージキャパシターのストレージノード（ｎｏｄｅ）に連結される。ストレージキャパシターの他のノードはアースノードに連結される。ビートラインはセンス増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）に連結される。
一般のＤＲＡＭアレーで、同一の縦方向に配列されたＤＲＡＭセルは同一のビートラインに連結され、同一の横方向に配列されたＤＲＡＭセルは同一のワードラインに連結される。ＮＭＯＳＦＥＴのソースはストレージキャパシターのストレージノード（ｎｏｄｅ）に連結される。ストレージキャパシターの他のノードはアースノードに連結される。ビートラインはセンス増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）に連結される。
ストレージキャパシターに印加される電圧がＤＲＡＭセルに保存される論理レベルを“１”または“０”に決定する。センス増幅器はストレージキャパシターのストレージノードに保存された論理レベルを出力する。電圧信号は寄生キャパシターの静電容量に対するストレージキャパシターの静電容量の比率に正比例するので、ビートラインでの寄生キャパシタンスはセンス増幅器に提供される電圧信号を低下させる。
センス増幅器で十分な電圧信号を提供しかつＤＲＡＭセルの保有時間を強化させりためには、ストレージキャパシターの静電容量が最大になるようにすることが望ましい。反対に、ＤＲＡＭセルの占有面積は最小になることが望ましい。従って、上方に形成された電極を有するスタックキャパシターがＤＲＡＭセルのストレージキャパシターとして使用される。
センス増幅器で十分な電圧信号を提供しかつＤＲＡＭセルの保有時間を強化させりためには、ストレージキャパシターの静電容量が最大になるようにすることが望ましい。反対に、ＤＲＡＭセルの占有面積は最小になることが望ましい。従って、上方に形成された電極を有するスタックキャパシターがＤＲＡＭセルのストレージキャパシターとして使用される。
一般に、２つの電極を有するキャパシターの静電容量は次の式で示される。
Ｃ＝Ａε/ｄ
前記式では、Ｃはキャパシターの静電容量であり。Ａは２つの電極が重畳される面積で、εは誘電膜の誘電率で、ｄは誘電膜の厚さである。
従来のスタックキャパシターで、第１スタックキャパシターは半導体基板に形成された第１ＤＲＡＭセル用スイッチングトランジスタの接合部（ｊｕｎｃｔｉｏｎ）に導電性プラグ構造物を通じて連結された第１電極を含む。類似に、第２スタックキャパシターは半導体基板に形成された第２ＤＲＡＭセル用スイッチングトランジスタの接合部に導電性プラグ構造物を通じて連結された第１電極を含む。
Ｃ＝Ａε/ｄ
前記式では、Ｃはキャパシターの静電容量であり。Ａは２つの電極が重畳される面積で、εは誘電膜の誘電率で、ｄは誘電膜の厚さである。
従来のスタックキャパシターで、第１スタックキャパシターは半導体基板に形成された第１ＤＲＡＭセル用スイッチングトランジスタの接合部（ｊｕｎｃｔｉｏｎ）に導電性プラグ構造物を通じて連結された第１電極を含む。類似に、第２スタックキャパシターは半導体基板に形成された第２ＤＲＡＭセル用スイッチングトランジスタの接合部に導電性プラグ構造物を通じて連結された第１電極を含む。
誘電膜支持層が複数の電極の底面に向かって複数の第１電極を囲む。誘電膜は第１電極と誘電膜支持層の形成後に露出された表面上に形成される。第２電極は誘電膜上に形成されてストレージキャパシターのアースノードに連結される。層間絶縁膜が導電性構造物を電気的に絶縁させる。
スタックキャパシターも静電容量を最大化させるために、第１及び第２電極が重畳される面積が最大となることが望ましい。従って、第１及び第２電極の高さは高いほど望ましい。しかし、電極の高さが高くなることにより、製造中に露出される隣接する第１電極は誘電膜支持層と共に電極の底面に向かって傾く。
スタックキャパシターも静電容量を最大化させるために、第１及び第２電極が重畳される面積が最大となることが望ましい。従って、第１及び第２電極の高さは高いほど望ましい。しかし、電極の高さが高くなることにより、製造中に露出される隣接する第１電極は誘電膜支持層と共に電極の底面に向かって傾く。
また、ＤＲＡＭ占有面積は集積回路製造技術の発達と共にさらに減少されることが望ましい。従って、第１電極はさらに密接に配置されることが望ましい。非常に隣接されることにより露出されて傾いた電極は製造中に互いに接触されてＤＲＡＭ誤動作を誘発させる。
図１は「特許文献１」に開示された従来のキャパシターを示す断面図である。図２は図１のＡ−Ａ線に沿って切断した断面図である。図１に示すように、スタックキャパシター１４２、１４４は誘電膜支持層１２６上に配置されて第１電極１１６、１２２の傾きを防止する支持ビーム１４６を含む。
図１は「特許文献１」に開示された従来のキャパシターを示す断面図である。図２は図１のＡ−Ａ線に沿って切断した断面図である。図１に示すように、スタックキャパシター１４２、１４４は誘電膜支持層１２６上に配置されて第１電極１１６、１２２の傾きを防止する支持ビーム１４６を含む。
図１及び図２に示すように、支持ビーム１４６は第１電極１１６の４つの面上に形成される。特に、各支持ビーム１４６は誘電膜支持層１２６の上部に位置し２つの隣接する第１電極１１６、１２２の間に配置される。従って、支持ビーム１４６は２つの隣接する第１電極１１６、１２２の露出された上部がスタックキャパシター１４２、１４４の製造中に互いに向かって傾くことを防止する。
図３乃至図５の支持ビームの製造工程を順次に示す断面図である。図３に示すように、まず、支持ビーム１４６を成す物質が犠牲誘電物質１４８上でパターニングされる。図３及び図４に示すように、開口部１５０、１５２、１５４、１５６が支持ビーム１４６の交差点周囲に形成される。図５に示すように、第１電極が各開口部１５０、１５２、１５４、１５６の壁に形成される。図５は第１電極１１６、１２２の一例である。続いて、犠牲誘電物質１４８はエッチングされ、ゲート電極１２８と第２電極１３０が第１電極と支持ビーム１４６の露出された表面上に形成される。
図３乃至図５の支持ビームの製造工程を順次に示す断面図である。図３に示すように、まず、支持ビーム１４６を成す物質が犠牲誘電物質１４８上でパターニングされる。図３及び図４に示すように、開口部１５０、１５２、１５４、１５６が支持ビーム１４６の交差点周囲に形成される。図５に示すように、第１電極が各開口部１５０、１５２、１５４、１５６の壁に形成される。図５は第１電極１１６、１２２の一例である。続いて、犠牲誘電物質１４８はエッチングされ、ゲート電極１２８と第２電極１３０が第１電極と支持ビーム１４６の露出された表面上に形成される。
前記された従来の技術によると、スタックキャパシターが開口部１５０、１５２、１５４、１５６内に形成される前に支持ビーム１４６が先に形成される。このように、支持ビーム１４６を先に形成するようになると、後続エッチング工程により支持ビーム１４６の幅ｗと厚さが減少される。従って、支持ビーム１４６の幅と厚さを調節することが非常に難しい。
米国特許第２００３−８５４２０号明細書
本発明の目的はスタックキャパシターの隣接する第１電極の傾きを防止する支持構造物を第１電極の形成後に形成されるようにするキャパシターアレーとその製造方法を提供することにある。
本発明の一実施例によると、支持物質からなる支持層を含む膜に開口部を貫通形成させる。複数の第１電極を複数の開口部内に形成させる。支持層をパターニングして、第１電極を囲む支持構造物を形成する。
前記支持構造物を形成するための一実施例によると、第１電極に向かう支持層の少なくとも一つの部分をエッチングして、第１電極と支持層の上部を露出させる。マスキング物質からなるマスキングスペーサ（ｍａｓｋｉｎｇ ｓｐａｃｅｒ）を第１電極の露出された上部周囲に形成させる。マスキング物質のマスク構造部が支持層の連結部に残留する。支持層の露出された部分をエッチングして、連結部を含む支持構造物を残留する支持物から形成させる。各連結部に隣接するキャパシターの第１電極の間に配置される。
前記支持構造物を形成するための他の実施例によると、マスキングスペーサを形成する前に、マスキング物質を連結部の長さの半分より厚い厚さで蒸着させる。付加的に、支持構造物は各第１電極を囲む円形のディスクを含むことができる。ディスクをエッチングして、各連結部のために残留する各ビームを形成させることができる。
前記支持構造物を形成するための一実施例によると、第１電極に向かう支持層の少なくとも一つの部分をエッチングして、第１電極と支持層の上部を露出させる。マスキング物質からなるマスキングスペーサ（ｍａｓｋｉｎｇ ｓｐａｃｅｒ）を第１電極の露出された上部周囲に形成させる。マスキング物質のマスク構造部が支持層の連結部に残留する。支持層の露出された部分をエッチングして、連結部を含む支持構造物を残留する支持物から形成させる。各連結部に隣接するキャパシターの第１電極の間に配置される。
前記支持構造物を形成するための他の実施例によると、マスキングスペーサを形成する前に、マスキング物質を連結部の長さの半分より厚い厚さで蒸着させる。付加的に、支持構造物は各第１電極を囲む円形のディスクを含むことができる。ディスクをエッチングして、各連結部のために残留する各ビームを形成させることができる。
前記支持構造物を形成するためのまたの実施例によると、マウント（ｍｏｕｎｔ）物質からなる膜の開口部の底面に向かって開口部を囲む。ここで、複数の支持構造物は第１電極の上部とマウント物質との間に配置される。
キャパシターを形成するために、支持構造物とマウント物質及び第１電極を除いて膜をエッチングする。誘電膜を残留する構造物の露出された表面上に形成し、第２電極を誘電膜上に形成する。
本発明の他の実施例によると、開口部は複数のモールド膜に貫通して形成させる。ここで、モールド膜は開口部の底面に向かって漸進的に増加するエッチング速度を有する。従って、開口部は開口部の底面に向かって狭くなることはない。
前記のようなスタックキャパシターはＤＲＡＭ用キャパシターアレーを形成するに適用されることができる。このような場合、各開口部はスイッチングトランジスタの接合部に連結された導電性プラグ上に形成される。第１電極は各キャパシターのストレージノードになる。
前記のような方法で、スタックキャパシターの第１電極の傾きを防止する支持構造物は第１電極を開口部内に形成する前に形成される。従って、支持構造物を損傷させるエッチング工程が不必要になる。さらに、第１電極は支持構造物を形成するに利用されることができるので、第１電極を囲む支持構造物を容易にパターニングするためのマスキングスペーサを第１電極を利用して形成することができるようになる。
キャパシターを形成するために、支持構造物とマウント物質及び第１電極を除いて膜をエッチングする。誘電膜を残留する構造物の露出された表面上に形成し、第２電極を誘電膜上に形成する。
本発明の他の実施例によると、開口部は複数のモールド膜に貫通して形成させる。ここで、モールド膜は開口部の底面に向かって漸進的に増加するエッチング速度を有する。従って、開口部は開口部の底面に向かって狭くなることはない。
前記のようなスタックキャパシターはＤＲＡＭ用キャパシターアレーを形成するに適用されることができる。このような場合、各開口部はスイッチングトランジスタの接合部に連結された導電性プラグ上に形成される。第１電極は各キャパシターのストレージノードになる。
前記のような方法で、スタックキャパシターの第１電極の傾きを防止する支持構造物は第１電極を開口部内に形成する前に形成される。従って、支持構造物を損傷させるエッチング工程が不必要になる。さらに、第１電極は支持構造物を形成するに利用されることができるので、第１電極を囲む支持構造物を容易にパターニングするためのマスキングスペーサを第１電極を利用して形成することができるようになる。
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図６に示すように、ＤＲＡＭシリコンウェーハのような半導体基板２０２上に製造される。図７、９、１１、１３、１５、１７、１９、２１、２４、２６、２８、３０及び３３は本発明の一実施例によるスタックキャパシターを製造する方法を順次に示すために図６のＢ−Ｂ方向に沿って切断した断面図である。
本発明の一実施例において、スタックキャパシターは半導体基板２０２上に製造されたＤＲＡＭの部分である。図６のＢ−Ｂ方向はＤＲＡＭの複数のワードラインを横切る方向であり、Ｃ−Ｃ方向はＤＲＡＭの複数のビームラインを横切る方向である。
図７及び図８に示すように、複数のＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：２０４）構造物が半導体基板２０２上に形成される。ＳＴＩ構造物２０４はシリコン酸化膜のような絶縁物質からなる。図７に示すように、第１スイッチングトランジスタ２０６と第２スイッチングトランジスタ２０８はＳＴＩ構造物２０４の間である半導体基板２０２のアクティブ領域に形成される。
第１及び第２スイッチングトランジスタ２０６、２０８はドレーン接合部２１０を共有する。また、第１ソース接合部２１２が第１スイッチングトランジスタ２０６用で形成され、第２ソース接合部２１４が第２スイッチングトランジスタ２０８用に形成される。このような接合部２１０、２１２、２１４には第１及び第２スイッチングトランジスタ２０６、２０８のＮＭＯＳＦＥＴを形成するためにＮ型ドーパント（ｄｏｐａｎｔ）がドーピングされる。
図６に示すように、ＤＲＡＭシリコンウェーハのような半導体基板２０２上に製造される。図７、９、１１、１３、１５、１７、１９、２１、２４、２６、２８、３０及び３３は本発明の一実施例によるスタックキャパシターを製造する方法を順次に示すために図６のＢ−Ｂ方向に沿って切断した断面図である。
本発明の一実施例において、スタックキャパシターは半導体基板２０２上に製造されたＤＲＡＭの部分である。図６のＢ−Ｂ方向はＤＲＡＭの複数のワードラインを横切る方向であり、Ｃ−Ｃ方向はＤＲＡＭの複数のビームラインを横切る方向である。
図７及び図８に示すように、複数のＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：２０４）構造物が半導体基板２０２上に形成される。ＳＴＩ構造物２０４はシリコン酸化膜のような絶縁物質からなる。図７に示すように、第１スイッチングトランジスタ２０６と第２スイッチングトランジスタ２０８はＳＴＩ構造物２０４の間である半導体基板２０２のアクティブ領域に形成される。
第１及び第２スイッチングトランジスタ２０６、２０８はドレーン接合部２１０を共有する。また、第１ソース接合部２１２が第１スイッチングトランジスタ２０６用で形成され、第２ソース接合部２１４が第２スイッチングトランジスタ２０８用に形成される。このような接合部２１０、２１２、２１４には第１及び第２スイッチングトランジスタ２０６、２０８のＮＭＯＳＦＥＴを形成するためにＮ型ドーパント（ｄｏｐａｎｔ）がドーピングされる。
第１ゲート誘電膜２１６、第１ゲート構造物２１８及び第１ゲートマスク２２０を含む第１ゲートスタックが第１ＮＭＯＳＦＥＴ２０６用に形成される。第２ゲート誘電膜２２２、第２ゲート構造物２２４及び第２ゲートマスク２２６を含む第２ゲートスタックが第２ＮＭＯＳＦＥＴ２０８用に形成される。このようなゲートスタックが反復的に配列された半導体基板２０２を横切るように形成され、このようなゲートスタックがＳＴＩ構造物上にも位置するようになる。
本発明の一実施例において、ゲート誘電膜２１６、２２２はシリコン酸化物からなり、ゲート構造物２１８、２２４はポリシリコンからなり、ゲートマスク２２０、２２６はシリコン窒化物からなる。各ゲート構造物２１８、２２４がＤＲＡＭセルを縦方向に横切るワードラインを形成する。図８に示すように、ＳＴＩ構造物２０４は図７のＮＭＯＳＦＥＴ２０６の形成後に図６のＣ−Ｃ方向に沿って形成される。
図９に示すように、スペーサ構造物２２８がゲートスタックの側壁上に形成される。スペーサ構造物２２８はシリコン酸化物のような絶縁物質からなる。続いて、第１導電性プラグ２３０が自己整合コンタクト（ｓｅｌｆ ａｌｉｎｇｅｄ ｃｏｎｔａｃｔ：ＳＡＣ）工程を通じて露出された接合部２１０、２１２、２１４上に形成される。類似に、図１０に示すように、第１導電性プラグ２３０は半導体基板２０２の露出された領域上にＳＡＣ工程を通じて図６のＣ−Ｃ方向沿って形成される。
本発明の一実施例において、ゲート誘電膜２１６、２２２はシリコン酸化物からなり、ゲート構造物２１８、２２４はポリシリコンからなり、ゲートマスク２２０、２２６はシリコン窒化物からなる。各ゲート構造物２１８、２２４がＤＲＡＭセルを縦方向に横切るワードラインを形成する。図８に示すように、ＳＴＩ構造物２０４は図７のＮＭＯＳＦＥＴ２０６の形成後に図６のＣ−Ｃ方向に沿って形成される。
図９に示すように、スペーサ構造物２２８がゲートスタックの側壁上に形成される。スペーサ構造物２２８はシリコン酸化物のような絶縁物質からなる。続いて、第１導電性プラグ２３０が自己整合コンタクト（ｓｅｌｆ ａｌｉｎｇｅｄ ｃｏｎｔａｃｔ：ＳＡＣ）工程を通じて露出された接合部２１０、２１２、２１４上に形成される。類似に、図１０に示すように、第１導電性プラグ２３０は半導体基板２０２の露出された領域上にＳＡＣ工程を通じて図６のＣ−Ｃ方向沿って形成される。
第１層間絶縁膜２３２は図８の第１導電性プラグ２３０を囲む。第１層間絶縁膜２３２はＢＰＳＧのような絶縁物質からなる。第１導電性プラグ２３０はポリシリコンからなる。
図１１に示すように、第２及び第３層間絶縁膜２３４、２３６が蒸着される。第２層間絶縁膜２３４はＢＰＳＧからなり、第３層間絶縁膜２３６は高密度プラズマ蒸着工程を通じて形成されたＰＳＧのような絶縁物質からなる。開口部２３８がソース接合部２１２、２１４上に配置された第１導電性プラグ２３０上の第２第３層間絶縁膜２３４、２３６に貫通して形成される。第２導電性プラグ２４０が開口部２３８を埋立てるように第１導電性プラグ２３０上に形成される。
図１１に示すように、第２及び第３層間絶縁膜２３４、２３６が蒸着される。第２層間絶縁膜２３４はＢＰＳＧからなり、第３層間絶縁膜２３６は高密度プラズマ蒸着工程を通じて形成されたＰＳＧのような絶縁物質からなる。開口部２３８がソース接合部２１２、２１４上に配置された第１導電性プラグ２３０上の第２第３層間絶縁膜２３４、２３６に貫通して形成される。第２導電性プラグ２４０が開口部２３８を埋立てるように第１導電性プラグ２３０上に形成される。
図１２に示すように、ビートライン２４２とビットラインマスク２４４からなる複数のビットラインスタックが第２層間絶縁膜２３４上でパターニングされる。スペーサ構造物２４６がビットラインスタックの側壁上に形成される。第２導電性プラグ２４０が第１導電性プラグ２３０上部に形成される。ビットライン２４２はダングステンからなり、ビットラインマスク２４４はシリコン窒化物からなる。また、第２導電性プラグ２４０はポリシリコンからなる。ビットライン２４それぞれはＤＲＡＭセルのドレーン接合部に連結される。
図１３及び図１４に示すように、第４層間絶縁膜２５２が第３層間絶縁膜２３６、第２導電性プラグ２４０及びビットラインマスク２４４の露出された表面上に蒸着される。第４層間絶縁膜２５２はＰＴＥＯＳ（ｐｈｏｓｐｈｏｒｏｕｓ ｄｏｐｅｄ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ ｂａｓｅｄ ｏｘｉｄｅ）を基材にした酸化物からなる。
図１３及び図１４に示すように、第４層間絶縁膜２５２が第３層間絶縁膜２３６、第２導電性プラグ２４０及びビットラインマスク２４４の露出された表面上に蒸着される。第４層間絶縁膜２５２はＰＴＥＯＳ（ｐｈｏｓｐｈｏｒｏｕｓ ｄｏｐｅｄ ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ ｂａｓｅｄ ｏｘｉｄｅ）を基材にした酸化物からなる。
図１５及び図１６に示すように膜２５２、２５４、２５６、２５８、２６０を貫通する開口部２６４を形成するためのフォトレジスト膜２６２がパターニングされる。フォトレジスト膜２６２は第２モールド膜２６０上に蒸着されてパターニングされる。各開口部２６４は開口部２６４を通じて露出された第２導電性プラグ２４０上に形成される。
図１７及び図１８に示すように、第１電極物質２６５が開口部２６４の側壁と底面を含む露出された表面上に蒸着される。第１電極物質２６５はポリシリコンからなる。犠牲誘電膜２６６で開口部２６４を埋立てする。犠牲誘電膜２６６はＵＳＧ（ｕｐ‐ｄｏｐｅｄ ｓｉｌｉｃａ ｇｌａｓｓ）からなる。
図１７及び図１８に示すように、第１電極物質２６５が開口部２６４の側壁と底面を含む露出された表面上に蒸着される。第１電極物質２６５はポリシリコンからなる。犠牲誘電膜２６６で開口部２６４を埋立てする。犠牲誘電膜２６６はＵＳＧ（ｕｐ‐ｄｏｐｅｄ ｓｉｌｉｃａ ｇｌａｓｓ）からなる。
図１９及び図２０に示すように、犠牲誘電膜２６６、第１電極物質２６５及びフォトレジスト膜２６２が化学機械的研摩工程を通じて研摩される。そうすると、第１電極物質２６５は各開口部２６４内で分離され、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄが形成される。
図２１及び図２２に示すように、第２モールド膜２６０がエッチングされ、エッチング停止膜として機能する支持物質２５８を露出させる。また、犠牲誘電膜２６６の上部も支持物質２５８までエッチングされる。しかし、開口部２６４内の犠牲誘電膜２６６はエッチングされないかまたは所定深さまでエッチングされることができる。
前記エッチングにより、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄの上部が露出される。図２３は図２１及び図２２の第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄの上部を示す。図２３の示すように、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５ＤはＤＲＡＭ用電極アレーの部分として形成される。図２３は本発明を簡単に示すために３×３スタックキャパシターアレー用３×３第１電極アレーを示すものである。
図２１及び図２２に示すように、第２モールド膜２６０がエッチングされ、エッチング停止膜として機能する支持物質２５８を露出させる。また、犠牲誘電膜２６６の上部も支持物質２５８までエッチングされる。しかし、開口部２６４内の犠牲誘電膜２６６はエッチングされないかまたは所定深さまでエッチングされることができる。
前記エッチングにより、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄの上部が露出される。図２３は図２１及び図２２の第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄの上部を示す。図２３の示すように、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５ＤはＤＲＡＭ用電極アレーの部分として形成される。図２３は本発明を簡単に示すために３×３スタックキャパシターアレー用３×３第１電極アレーを示すものである。
図２１乃至図２３に示すように、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄは円形シリンダー型を有する。しかし、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄは異なる形状を有することができる。第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄそれぞれは直径ｗを有する。隣接する２つの電極は、例えば２６５Ａと２６５Ｂ、Ｂ−Ｂ方向に沿って距離ｄ１分だけ離隔され、他の隣接する２つの電極は、例えば２６５Ａと２６５Ｃ、Ｃ−Ｃ方向に沿って距離ｄ２分だけ離隔される。
図２４及び図２５に示すように、マスク物質層２７２が第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ、支持物質２５８及び犠牲誘電膜２６６の露出された表面上に蒸着される。マスク物質層２７２は酸化物を基剤としたＰＴＥＯＳからなり、支持物質２５８はシリコン窒化物からなる。マスク物質層２７２はｄ２の半部より厚い厚さｔを有する。
図２４及び図２５に示すように、マスク物質層２７２が第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ、支持物質２５８及び犠牲誘電膜２６６の露出された表面上に蒸着される。マスク物質層２７２は酸化物を基剤としたＰＴＥＯＳからなり、支持物質２５８はシリコン窒化物からなる。マスク物質層２７２はｄ２の半部より厚い厚さｔを有する。
図２６及び図２７に示すように、マスク物質２７２にエッチバックして、図２６のＢ−Ｂ方向に沿って第１電極２６５Ａ、２６５Ｂの露出された上部を囲みかつ図２７のＣ−Ｃ方向に沿って第１電極（２６５Ａ、２６５Ｃ、２６５Ｄ内に位置するマスキングスペーサ２７４を形成する。図２７に示すように、マスキング物質２７２からなるマスク構造物２７６が距離ｄ２分だけ支持物質２５８の連結部２７８を被覆する。マスク物質層２７２がｄ２の半分より大きいｔの厚さだけ蒸着されることによって前記マスク構造物２７６が形成される。
マスク物質２７２は支持物質２５８と異なるエッチング速度を有するので、マスキングスペーサ２７４とマスク構造物２７６を形成するためのエッチバック工程のうち支持物質２５８は残留するようになる。従って、図２８及び図２９に示すように、マスキングスペーサ２７４またはマスク構造物２７６を被覆されていない支持物質２５８の露出された表面を除去するための他のエッチング工程が使用される。このような方法において、残留する支持物質２５８からなる支持構造物は第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄを取り囲むように形成される。
マスク物質２７２は支持物質２５８と異なるエッチング速度を有するので、マスキングスペーサ２７４とマスク構造物２７６を形成するためのエッチバック工程のうち支持物質２５８は残留するようになる。従って、図２８及び図２９に示すように、マスキングスペーサ２７４またはマスク構造物２７６を被覆されていない支持物質２５８の露出された表面を除去するための他のエッチング工程が使用される。このような方法において、残留する支持物質２５８からなる支持構造物は第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄを取り囲むように形成される。
図３０及び図３１に示すように、マスキングスペーサ２７４、マスク構造物２７６、第１モールド膜２５６及び犠牲誘電膜２６６がエッチングされる。第５層間絶縁膜２５４は第１モールド膜２５６をエッチングする工程中にエッチング阻止膜として作用して、第４及び第５層間絶縁膜２５２、２５４が残留して第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄの下部を取り囲む。
図２５は図３０及び図３１に第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄの上部を示す。図２５、３０及び図３１に示すように、第１電極それぞれは第１電極を囲む円形ディスクを有する。例えば、第１円形ディスク２８２は第１電極２６５Ａを囲み、第２円形ディスク２８４は第２電極２６５Ｂを囲む。また、支持物質からなる連結部２７８が最も隣接する２つの第１電極の間に形成される。例えば、連結部２７８は図２５及び図３１に示された最も隣接する２つの第１電極２６５Ａ、２６５Ｃの間に形成される。
図３３及び図３４に示すように、キャパシター誘電膜２９２が第１電極、残留支持物質２５８からなる支持構造物及び第５層間絶縁膜２５４の露出された表面上に蒸着される。キャパシター誘電膜２９２はシリコン酸化物より誘電率が高い誘電物質、例えば、金属酸化物からなる。スタックキャパシターの第２電極２９４が誘電膜２９２上に蒸着される。第２電極２９４はポリシリコンからなる。
図２５は図３０及び図３１に第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄの上部を示す。図２５、３０及び図３１に示すように、第１電極それぞれは第１電極を囲む円形ディスクを有する。例えば、第１円形ディスク２８２は第１電極２６５Ａを囲み、第２円形ディスク２８４は第２電極２６５Ｂを囲む。また、支持物質からなる連結部２７８が最も隣接する２つの第１電極の間に形成される。例えば、連結部２７８は図２５及び図３１に示された最も隣接する２つの第１電極２６５Ａ、２６５Ｃの間に形成される。
図３３及び図３４に示すように、キャパシター誘電膜２９２が第１電極、残留支持物質２５８からなる支持構造物及び第５層間絶縁膜２５４の露出された表面上に蒸着される。キャパシター誘電膜２９２はシリコン酸化物より誘電率が高い誘電物質、例えば、金属酸化物からなる。スタックキャパシターの第２電極２９４が誘電膜２９２上に蒸着される。第２電極２９４はポリシリコンからなる。
従って、本発明によって形成されたそれぞれのスタックキャパシターは第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ、誘電膜２９２及び共通の第２電極２９４を含む。図３２に示すように、スタックキャパシターはアレー形態に配列される。図３３及び図３４に示すようにスタックキャパシターの望ましい適用例によると、第１電極それぞれは導電性プラグ２３０、２４０を媒介にして対応するスイッチングトランジスタのソース接合部に連結される。従って、それぞれの第１電極はＤＲＡＭセル用ストレージキャパシターのストレージノードとして利用されることができる。また、第２電極２９４はＤＲＡＭセルのアースノードに連結される共通電極になることもできる。
第１電極が相対的に高い高さを有するので、本発明によるスタックキャパシターの静電容量は最大になることができる。図３２に示すように、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄを囲む円形ディスクが第１電極の傾きを防止する支持構造物を形成する。また、連結部２７８が最も隣接する２つの第１電極の間に配置され、第１電極の傾きを防止する。
従って、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄは垂直方向に高く形成されることができて面積が効果的に増加されることで、スタックキャパシターの静電容量が向上される。例えば、第４層間絶縁膜２５２は７００Å、第５層間絶縁膜２５４は５００Å、第１モールド膜２５は２０、０００Å、支持物質２５８は１、０００Å、第２モールド膜２６０は５、０００乃至１０、０００Åの厚さに形成されることができる。
第１電極が相対的に高い高さを有するので、本発明によるスタックキャパシターの静電容量は最大になることができる。図３２に示すように、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄを囲む円形ディスクが第１電極の傾きを防止する支持構造物を形成する。また、連結部２７８が最も隣接する２つの第１電極の間に配置され、第１電極の傾きを防止する。
従って、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄは垂直方向に高く形成されることができて面積が効果的に増加されることで、スタックキャパシターの静電容量が向上される。例えば、第４層間絶縁膜２５２は７００Å、第５層間絶縁膜２５４は５００Å、第１モールド膜２５は２０、０００Å、支持物質２５８は１、０００Å、第２モールド膜２６０は５、０００乃至１０、０００Åの厚さに形成されることができる。
さらに、第４及び第５層間絶縁膜２５２、２５４は第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄの下部を囲むマウント物質からなる。マウント物質は補助的な支持構造を提供することで、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄは独立して垂直に立っている状態で保持される。
静電容量をさらに増加させるために、第１及び第２電極の重畳面積は最大になることが望ましい。残留支持物質２５８からなる支持構造物はマウント物質２５２、２５４と第１電極の上部との間で所定高さまで配置される。従って、マウント物質２５２、２５４の厚さは第１電極の傾きなしに最大になって、静電容量さらに増加される。
図３５はスタックキャパシターの静電容量をさらに増加するための本発明の他の実施例を示す、図３２及び図３５に示すように、隣接する４つの第１電極の間に配置された開口部２９８の面積を増加させるための少なくとも一度のエッチング工程が遂行される。このようなエッチング工程はＤＲＡＭの他の構造物を形成するための後続工程中に遂行されることができる。また、後続エッチング工程は開口部２９８の面積を増加させるために追加的に実施されることができる。
静電容量をさらに増加させるために、第１及び第２電極の重畳面積は最大になることが望ましい。残留支持物質２５８からなる支持構造物はマウント物質２５２、２５４と第１電極の上部との間で所定高さまで配置される。従って、マウント物質２５２、２５４の厚さは第１電極の傾きなしに最大になって、静電容量さらに増加される。
図３５はスタックキャパシターの静電容量をさらに増加するための本発明の他の実施例を示す、図３２及び図３５に示すように、隣接する４つの第１電極の間に配置された開口部２９８の面積を増加させるための少なくとも一度のエッチング工程が遂行される。このようなエッチング工程はＤＲＡＭの他の構造物を形成するための後続工程中に遂行されることができる。また、後続エッチング工程は開口部２９８の面積を増加させるために追加的に実施されることができる。
エッチング工程を追加で実施する場合、第１電極を囲む円形ディスクはエッチングされ、連結部２７８が最も隣接する２つの第１電極の間を連結する連結ビーム２７８に変形される。絶縁物質２５８である円形ディスクをエッチングすると、第１電極の側壁が追加で露出される。
図３３及び図３６に比較すると、円形ディスク２８２、２８４は図３６のＢ−Ｂ方向に沿って断面では存在しないようになって、第２電極２９４と第１電極２６５Ａ、２６５Ｂの間の重畳面積がさらに増加される。重畳面積の増加によりスタックキャパシターの静電容量も増加される。さらに、図３４及び図３５に示すように、連結ビーム２７８は最も隣接する２つの第１電極、例えば図３５のＣ−Ｃの方向に沿って配置された２６５Ａと２６５Ｃの間に残され、第1電極の傾きが防止される。
図３３及び図３６に比較すると、円形ディスク２８２、２８４は図３６のＢ−Ｂ方向に沿って断面では存在しないようになって、第２電極２９４と第１電極２６５Ａ、２６５Ｂの間の重畳面積がさらに増加される。重畳面積の増加によりスタックキャパシターの静電容量も増加される。さらに、図３４及び図３５に示すように、連結ビーム２７８は最も隣接する２つの第１電極、例えば図３５のＣ−Ｃの方向に沿って配置された２６５Ａと２６５Ｃの間に残され、第1電極の傾きが防止される。
図３７、３９、４１、４３、４５及び４７は本発明の他の実施例によるスタックキャパシターの製造方法を示すために図６のＢ−Ｂ線に沿って切断した断面図である。図３８、４０、４２、４４、４６及び４８は本発明の他の実施例によるスタックキャパシターの製造方法を示すために図６のＣ−Ｃ線に沿って切断した断面図である。
図１５及び図３７、そして図１６と図３８を比較してみると、図１５及び図１６に示された開口部２６４の垂直壁は望ましい状態である。しかし、実際には開口部２６４が高いアスペクト比を有するので、開口部２６４は図３８及び図３８に示されたように下に向かうほど漸進的に減少される幅を有する形状になる。このような形状の開口部２６４は傾く傾向が高く、またこのような開口部内に形成される第１電極が下部のコンタクトプラグ２４０と接触する面積が減少される。
これを克服するために、図３９及び図４０に示すように、第４及び第５層間絶縁膜２５２、２５４を形成した後、第１モールド膜３０２が第５層間絶縁膜２５４上に蒸着される。第２モールド膜３０４が第１モールド膜３０２上に蒸着され、続いて、支持物質層２５８が第１モールド膜３０４上に蒸着される。また、第３モールド膜３０６が支持物質層２５８上に蒸着される。
図３９及び図４０に示されたように第４及び第５層間絶縁膜２５２、２５４と支持物質層２５８は図１３及び図１４に示されたのと類似する。第１モールド膜３０２はＢＰＳＧからなり、第２及び第３モールド膜３０４、３０６は酸化物を基剤にしたＰＴＥＯＳからなる。第１モールド膜３０２は７、０００Å、第２モールド膜３０４は１３，０００Å、第３モールド膜３０６は５０００Åの厚さを有する。
図１５及び図３７、そして図１６と図３８を比較してみると、図１５及び図１６に示された開口部２６４の垂直壁は望ましい状態である。しかし、実際には開口部２６４が高いアスペクト比を有するので、開口部２６４は図３８及び図３８に示されたように下に向かうほど漸進的に減少される幅を有する形状になる。このような形状の開口部２６４は傾く傾向が高く、またこのような開口部内に形成される第１電極が下部のコンタクトプラグ２４０と接触する面積が減少される。
これを克服するために、図３９及び図４０に示すように、第４及び第５層間絶縁膜２５２、２５４を形成した後、第１モールド膜３０２が第５層間絶縁膜２５４上に蒸着される。第２モールド膜３０４が第１モールド膜３０２上に蒸着され、続いて、支持物質層２５８が第１モールド膜３０４上に蒸着される。また、第３モールド膜３０６が支持物質層２５８上に蒸着される。
図３９及び図４０に示されたように第４及び第５層間絶縁膜２５２、２５４と支持物質層２５８は図１３及び図１４に示されたのと類似する。第１モールド膜３０２はＢＰＳＧからなり、第２及び第３モールド膜３０４、３０６は酸化物を基剤にしたＰＴＥＯＳからなる。第１モールド膜３０２は７、０００Å、第２モールド膜３０４は１３，０００Å、第３モールド膜３０６は５０００Åの厚さを有する。
図４１及び図４２に示すように、膜２５２、２５４、２５６、２５８、３０２、３０４、３０６を貫通する複数の開口部３１０を形成するために、フォトレジスト膜３０８がパターニングされる。フォトレジスト膜３０８は第３モールド膜３０６上に蒸着されてパターニングされる。各開口部３１０は開口部３１０を通じて露出された第２導電性プラグ２４０のうち一つの上部に形成される。
本発明の望ましい実施例で、下部の第１モールド膜３０２は開口部３１０を形成するための第１及び第２モールド膜３０２、３０４のエッチング工程中に第２モールド膜より高いエッチング速度を有する。このようなエッチング工程中に下部の第１モールド膜３０２がまず最初にエッチングされるので、開口部３１０は下部に向かうほど狭くならない。
図４３及び図４４に示すように、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄが図１９及び図２０と類似して開口部の内壁上に形成される。図４５及び図４６に示すように、マスク物質からなるマスキングスペーサ２７４とマスク構造物２７６が図２６及び図２７と類似に形成される。また、マスキングスペーサ２７４またはマスク構造物２７６で被覆されていない支持物質２５８部分がエッチングされ、図２８及び図２９と類似に残留する支持物質からなる支持構造物が形成される。
本発明の望ましい実施例で、下部の第１モールド膜３０２は開口部３１０を形成するための第１及び第２モールド膜３０２、３０４のエッチング工程中に第２モールド膜より高いエッチング速度を有する。このようなエッチング工程中に下部の第１モールド膜３０２がまず最初にエッチングされるので、開口部３１０は下部に向かうほど狭くならない。
図４３及び図４４に示すように、第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄが図１９及び図２０と類似して開口部の内壁上に形成される。図４５及び図４６に示すように、マスク物質からなるマスキングスペーサ２７４とマスク構造物２７６が図２６及び図２７と類似に形成される。また、マスキングスペーサ２７４またはマスク構造物２７６で被覆されていない支持物質２５８部分がエッチングされ、図２８及び図２９と類似に残留する支持物質からなる支持構造物が形成される。
図４７及び図４８に示すように、マスキングスペーサ２７４、マスク構造物２７６、第１及び第２モールド膜３０２、３０４及び犠牲誘電膜２６６が図３０及び図３１と類似にエッチングされる。誘電膜２９２と第２電極２９４が図３３及び図３４と類似に第１電極、残留支持物質２５８からなる支持構造物、及び第５層間絶縁膜２５４の露出された表面上に形成される。
図４９と図４７を比べてみると、第1電極を囲む円形ディスクがエッチングされ、図３５及び図３６と類似に支持ビーム２７８が残るようになる。従って、円形ディスク２８２、２８４は図４９のＢ−Ｂ方向に沿って切った断面で存在しないようになる。図３５と類似に、支持ビーム２７８は図４８に示されたように、最も隣接する２つの第１電極の間にＣ−Ｃ方向に沿って存在し、第１電極の傾きを防止する。
図４９と図４７を比べてみると、第1電極を囲む円形ディスクがエッチングされ、図３５及び図３６と類似に支持ビーム２７８が残るようになる。従って、円形ディスク２８２、２８４は図４９のＢ−Ｂ方向に沿って切った断面で存在しないようになる。図３５と類似に、支持ビーム２７８は図４８に示されたように、最も隣接する２つの第１電極の間にＣ−Ｃ方向に沿って存在し、第１電極の傾きを防止する。
ここで、例示されたスタックキャパシターのアレーはＤＲＡＭストレージキャパシター用で示された。しかし、本発明によるスタックキャパシターのアレーは高集的キャパシターの最大静電容量を必要とする他の用途で応用されることができる。また、ここで具体的に言及された次元、数、物質は一つの例に過ぎない。
さらにここで、言及され示された多様な形成も一つに例に過ぎない。例えば、残留支持物質２５８からなる円形ディスク２８２、２８４はここでは円形第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄを囲むことで説明された。しかし、第１電極が直四角形の断面形状を有するとしたら、ディスクも直四角形の形状を有することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
さらにここで、言及され示された多様な形成も一つに例に過ぎない。例えば、残留支持物質２５８からなる円形ディスク２８２、２８４はここでは円形第１電極２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄを囲むことで説明された。しかし、第１電極が直四角形の断面形状を有するとしたら、ディスクも直四角形の形状を有することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
２００ 半導体基板
２０４ ＳＴＩ構造物
２２８ スペーサ構造物
２６４ 開口部
２６５ 第１電極
２７６ マスク構造物
２７８ 連結部
２８２ ディスク
２９２ 誘電膜
２９４ 第２電極
２０４ ＳＴＩ構造物
２２８ スペーサ構造物
２６４ 開口部
２６５ 第１電極
２７６ マスク構造物
２７８ 連結部
２８２ ディスク
２９２ 誘電膜
２９４ 第２電極
Claims (14)
- ａ）複数のモールド層と前記モールド層間に形成された支持物質層からなる物質層に複数の開口部を形成する段階と、
ｂ）前記各開口部内においてキャパシターのための第１電極を形成する段階と、
ｃ）前記支持物質層をパターニングして、前記複数の第１電極を囲む複数の支持構造物を形成する段階と、を含むとともに、
前記ａ）段階は、
前記複数の開口部の底面に向かって漸進的に増加するエッチング速度で複数のモールド膜に前記複数の開口部を形成する段階を含み、
前記ｃ）段階は前記ｂ）段階の後に遂行され、
前記ｃ）段階後、支持構造物を除いた前記複数のモールド膜をエッチングする段階と、前記第１電極の露出された表面上に誘電膜を形成する段階と、前記誘電膜の露出された表面上に第２電極を形成する段階と、を含み、
前記支持構造物は、前記複数の第１電極を囲み、かつ前記第１電極間に配置された連結部からなる
ことを特徴とするキャパシターの製造方法。 - 前記ｃ）段階は、
前記支持物質層上のモールド膜をエッチングして、前記複数の第１電極の上部と前記支持物質を露出させる段階と、
前記複数の第１電極の露出された上部を囲むマスキング物質からなるマスキングスペーサと、前記複数の支持物質の連結部上に残留するマスキング物質からなる構造物とを形成する段階と、
前記複数の連結部を含む複数の支持構造物が残留するように前記支持物質の露出された部分をエッチングする段階と、を含み、
前記各連結部は隣接するキャパシターの複数の第１電極の間に配置される
ことを特徴とする請求項１に記載のキャパシターの製造方法。 - 前記マスキングスペーサを形成する前に、前記複数の連結部の長さの半分より大きい厚さを有する前記マスキング物質を蒸着する段階をさらに含む
ことを特徴とする請求項２記載のキャパシター製造方法。 - 前記複数の支持構造物は前記第１電極それぞれを囲むディスクを含む
ことを特徴とする請求項２記載のキャパシターの製造方法。 - 前記ディスクは円形である
ことを特徴とする請求項４記載のキャパシターの製造方法。 - 前記複数の支持構造物の連結部用としてビームが残留するように前記ディスクをエッチングする段階をさらに含む
ことを特徴とする請求項４記載のキャパシターの製造方法。 - 前記物質層は前記複数の開口部の底面に向かって前記開口部を囲むマウント物質層を含む
ことを特徴とする請求項１記載のキャパシターの製造方法。 - 前記複数の支持構造物は前記マウント物質層と前記複数の第１電極の上部との間に配置される
ことを特徴とする請求項７記載のキャパシターの製造方法。 - 前記マウント物質層、複数の支持構造物を除いた前記物質層をエッチングする段階と、
前記第１電極の露出された表面上に誘電膜を形成する段階と、
前記誘電膜の露出された表面上に第２電極を形成する段階と、をさらに含む
ことを特徴とする請求項７記載のキャパシターの製造方法。 - 前記支持物質とマウント物質はシリコン窒化物である
ことを特徴とする請求項７記載のキャパシターの製造方法。 - 前記支持物質はシリコン窒化物である
ことを特徴とする請求項１記載のキャパシターの製造方法。 - 前記各開口部はスイッチングトランジスタの接合部に連結された導電性プラグ上に形成された
ことを特徴とする請求項１に記載のキャパシターの製造方法。 - 前記複数のキャパシターはＤＲＡＭ用アレーを形成する
ことを特徴とする請求項１２に記載のキャパシターの製造方法。 - 前記第１電極は前記各キャパシターのストレージノードである
ことを特徴とする請求項１３に記載のキャパシターの製造方法。
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