CN100481393C - 自由倾斜的叠层电容器的制造方法 - Google Patents
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Abstract
对于制造自由倾斜的叠层电容器，通过材料层形成开口，材料层包括从开口底部转移的支撑材料层。在每个开口内形成用于各个电容器的各个第一电极。构图支撑材料层，以形成围绕第一电极的支撑结构。围绕第一电极的露出顶部形成掩模隔片，以及刻蚀掉支撑材料的露出部分以形成支撑结构。这种叠层电容器应用在DRAM(动态随机存取存储器)中。
Description
与相关申请的关系
本申请根据35U.S.C.§119要求2004年2月10申请的韩国专利申请号P2004-8770的优先权，在此将其全部引入作为参考。
技术领域
本发明一般涉及集成电路制造，更具体涉及可以用于DRAM(动态随机存取存储器)的自由倾斜的叠层电容器的制造方法。
背景技术
图1示出了包括开关晶体管102和存储电容器104的DRAM(动态随机存取存储器)单元100的简化示意图。DRAM包括这种DRAM单元的阵列。当开关晶体管102是NMOSFET(N-沟道金属氧化物半导体场效应晶体管)时，NMOSFET 102的栅极耦接到DRAM的字线106，NMOSFET 102的漏极耦接到DRAM的位线108。
在一般的DRAM阵列中，沿同一列的DRAM单元耦接到相同的位线，沿同一行的DRAM单元耦接到相同的字线。NMOSFET 102的源极耦接到存储电容器104的存储节点。存储电容器104的另一节点耦接到接地节点。位线108耦接到读出放大器110。
跨越存储电容器104的电压决定DRAM单元100内存储的逻辑电平“1”或“0”，读出放大器110在存储电容器104的存储节点输出这种存储的逻辑电平。由于Vsignal与Cs/Cp成正比，Cs是存储电容器104的电容，Cp是寄生电容112的电容，因此位线108处的寄生电容112不利地损坏到读出放大器110的电压信号Vsignal。
希望最大化存储电容器104的电容Cs，以提供足够的电压信号Vsignal到读出放大器110和用于提高DRAM单元100的保持(retention)时间。另一方面，也希望最小化由DRAM单元100占据的区域。因此，具有垂直向上地形成的电极的叠层电容器用于DRAM单元100的存储电容器104。
由两个电极形成的电容器的电容量一般如下表示：
C＝Aε/d，
C是电容器的电容量，A是两个电极之间重叠面积。此外，ε是两个电极之间的介质的介电常数，d是这种介质的厚度。
图2图示了第一叠层电容器112和第二叠层电容器114的剖面图。第一叠层电容器112包括第一电极116，第一电极116经由导电栓塞结构118耦接到由半导体衬底120形成的第一DRAM单元的开关晶体管(为了图2中的图例清楚未示出)的结点。同样，第二叠层电容器114包括第一电极122，第一电极122经由导电栓塞结构124耦接到由半导体衬底120形成的第二DRAM单元的开关晶体管(为了图2中的图例清楚未示出)的结点。
支撑介质层126朝着这种电极116和122的底部围绕第一电极116和122。在形成第一电极116和122以及支撑介质126形成之后，在露出的表面上形成电容器介质128。在电容器介质128上形成第二电极130，第二电极130一般耦接到存储电容器104的接地节点，如图1所示。形成ILD(内层介质)层132和134以电隔离图2中的导电结构。
为了最大化叠层电容器112和114的电容量，希望最大化第一和第二电极之间的重叠面积。因此，希望最大化第一和第二电极的高度。但是，随着高度不断增加，在制造过程中露出的相邻第一电极116和122可能彼此相向的倾斜，支撑介质126仅朝向电极116和122的底部方向布置。
此外，随着IC(集成电路)制造技术发展，希望进一步最小化由DRAM占据的区域。因此，希望第一电极116和122紧密的布置在一起。在制造过程中当布置足够紧密时这种露出的和倾斜的电极116和122可能不利地彼此接触，导致DRAM故障。
参考图3，Ito等人的美国专利申请公开US2003/0085420公开了具有支撑柱146的叠层电容器142，支撑柱146布置在支撑介质层126上，用于防止第一电极116和122倾斜。图4示出了通过支撑柱146横切图3的线A-A的剖面图。具有与图2、3、4、5、6和7中相同参考标记的元件指具有相似的结构和功能的元件。
参考图3和4，在第一电极116的四侧上形成支撑柱146。此外，每个支撑柱146布置在两个相邻的第一电极116和122之间，大大高于底部支撑介质126。因此，支撑柱146防止在叠层电容器142和144的制造过程中两个相邻的第一电极116和122的露出顶部彼此相对倾斜。
图5，6和7图示了在支撑柱的制造过程中横切图3的线A-A的剖面图。参考图5，首先，在牺牲介质材料148上构图包括支撑柱146的材料。参考图5和6，围绕支撑柱146的交叉点形成开口150，152，154和156。参考图7，在每个开口150，152，154和156的壁形成各个第一电极。图7示出了第一电极116和122的例子。此后，刻蚀掉牺牲介质材料148，在第一电极和支撑柱146的露出表面上形成栅电极128和第二电极130。
利用这种现有技术工艺，在开口150，152，154和156内形成叠层电容器之前形成支撑柱146。随着这种较早地形成支撑柱146，后续刻蚀步骤可能减小支撑柱146的宽度(w)和厚度。因此，在现有技术中更难以控制支撑柱146的宽度和厚度。
发明内容
由此，在本发明的总的方面是在形成第一电极之后形成用于防止叠层电容器的相邻第一电极倾斜的支撑结构。
在本发明的实施例中，通过包括从开口的底部转移(displaced)的支撑材料层的材料层形成开口。为每个开口内的各个电容器形成各个第一电极。在开口内形成第一电极之后，构图支撑材料层，以形成围绕第一电极的支撑结构。
在用于形成支撑结构的实施例中，刻蚀掉朝向第一电极的顶部的至少一个材料层，以致露出第一电极的顶部和露出支撑材料。用围绕第一电极的露出顶部部分的掩模材料形成掩模隔片。在支撑材料的连接部分上剩下掩模材料的掩模结构。刻蚀掉支撑材料的露出部分，以致由剩下的支撑材料形成包括连接部分的支撑结构。在相邻电容器的第一电极之间布置每个连接部分。
此外，对于这种实施例，在形成掩模隔片之前，掩模材料淀积有大于连接部分的1/2长度的厚度。此外，对于这种实例实施例，支撑结构包括各个盘片，该盘片可以是围绕每个第一电极的圆盘。对于这种实施例，进一步刻蚀围绕每个第一电极的各个圆盘，以致为每个连接部分剩下各个支撑柱作为支撑结构。
在本发明的又一实施例中，形成安装材料层，以朝开口的底部的方向围绕开口。在此情况下，在安装材料和第一电极的顶部之间布置支撑结构。
此外，对于形成电容器，除支撑结构、安装材料和第一电极外刻蚀掉材料层。在这种剩下结构的露出表面上形成电容器介质，在电容器介质上形成第二电极。
在本发明的另一实施例中，通过多个模制层形成开口，每个模制层的各个刻蚀速率朝开口底部的方向连续地增加。因此，朝开口的底部方向开口基本上不减窄。
这种叠层电容器可以有利地应用于形成DRAM(动态随机存取存储器)的电容器阵列。在此情况下，在耦接到各个开关晶体管的结点的各个导电栓塞上形成每个开口，以及第一电极是用于每个电容器的存储节点。
以此方式，在开口内制造第一电极之后形成用于防止叠层电容器的第一电极倾斜的支撑结构。因此，后续刻蚀步骤不损坏支撑结构的结构整体性。此外，因为第一电极可用于形成支撑结构，因此使用容易构图围绕第一电极的支撑结构的第一电极形成掩模隔片。
通过考虑具有附图的本发明的详细说明更好的理解本发明的这些及其他特点和优点。
附图说明
图1示出了根据现有技术的DRAM(动态随机存取存储器)单元的简化示意图；
图2示出了根据现有技术用于DRAM的叠层电容器的剖面图，仅仅具有围绕叠层电容器的底部的安装材料；
图3示出了根据现有技术的叠层电容器的剖面图，该的叠层电容器具有在相邻的叠层电容器之间布置的支撑柱，用于防止这种电容器的第一电极倾斜；
图4示出了根据现有技术横切图3的线A-A的剖面图；
图5，6和7示出了根据现有技术在叠层电容器的支撑柱和第一电极的制造过程中图4的剖面图；
图8示出了根据本发明的实施例的两个方向B-B和C-C，横切半导体衬底的俯视图，用于图示沿这两个方向形成的叠层电容器的剖面图；
图9A，10A，11A，12A，13A，14A，15A，16A，18A，19A，20A，21A和23A示出了根据本发明的实施例沿用于图示叠层电容器的制造的图8的B-B方向的剖面图；
图9B，10B，11B，12B，13B，14B，15B，16B，18B，19B，20B，21B和23B示出了根据本发明的实施例沿用于图示叠层电容器的制造的图8的C-C方向的剖面图；
图17示出了根据本发明的实施例在图16A和16B之后形成的叠层电容器的第一电极的俯视图；
图22示出了根据本发明的实施例在图21A和21B之后的支撑结构的俯视图，该支撑结构包括围绕第一电极的圆盘；
图24示出了根据本发明的另一实施例在进一步刻蚀图22的圆盘之后的支撑结构的俯视图，该支撑结构包括在相邻的第一电极之间布置的支撑柱；
图25示出了根据图24的实施例类似于图23A的剖面图，但是没有围绕第一电极的圆盘；
图26A，27A，28A，29A，30A和31A示出了根据本发明的另一实施例沿用于图示叠层电容器的制造的图8的B-B方向的剖面图，具有通过具有不同刻蚀速率的模制层形成的开口；
图26B，27B，28B，29B，30B以及31B示出了根据本发明的另一实施例沿用于图示叠层电容器的制造的图8的C-C方向的剖面图，具有通过具有不同刻蚀速率的模制层形成的开口；以及
图32示出了类似于图31A的剖面图，但是具有围绕图30A之后刻蚀掉的第一电极的圆盘。
为了图示的清楚绘制在此涉及的附图且该附图没有必要按比例绘制。在图1-32中具有相同参考标记的元件指具有相似结构和功能的元件。
具体实施例
参考图8，在由例如硅晶片构成的半导体衬底202上制造DRAM(动态随机存取存储器)。图9A，10A，11A，12A，13A，14A，15A，16A，18A，19A，20A，21A和23A示出了根据本发明的实施例沿用于制造叠层电容器的图8的B-B方向的剖面图；图9B，10B，11B，12B，13B，14B，15B，16B，18B，19B，20B，21B和23B示出了根据本发明的实施例沿用于制造叠层电容器的图8的C-C方向的剖面图；
在本发明的实例实施例中，叠层电容器是在半导体衬底202上制造的DRAM的一部分。图8的B-B方向切穿这种DRAM的多个字线，图8的C-C方向切穿这种DRAM的多个位线。
参考图9A和9B，在半导体衬底202中形成多个STI(浅沟槽隔离)结构204。在本发明的实施例中STI结构204由介质材料如二氧化硅(SiO2)构成。参考图9A，在STI结构204之间的半导体衬底202的有源器件区中形成第一开关晶体管206和第二开关晶体管208。
再参考图9A，第一和第二开关晶体管206和208共享漏结210。此外，第一开关晶体管206形成第一源结212，第二开关晶体管208形成第二源结214。在本发明的实例实施例中，用于形成每个第一和第二开关晶体管206和208的NMOSFET(N-沟道金属氧化物半导体场效应晶体管)的这种结210，212和214掺有N型掺杂剂。
为第一NMOSFET 206形成由第一栅介质216、第一栅极结构218和第一栅掩膜220构成的第一栅极叠层。此外，为第二NMOSFET 208形成由第二栅介质222、第二栅极结构224和第二栅掩膜220构成的第二栅极叠层。跨越半导体衬底202形成这种栅极叠层的重复图形，以致在图9A中的STI结构上也形成这种栅极叠层。
在本发明的实例实施例中，栅电介质216和222由二氧化硅(SiO2)构成，栅极结构218和224由多晶硅构成，以及栅掩膜220和226由氮化硅(SiN)构成。每个栅极结构218和224形成横切一行DRAM单元的字线。参考图9B，在图9A中的NMOSFET 206和208形成之后横切图8的C-C方向形成STI结构204。
参考图10A，在每个栅叠层的侧壁上形成隔片结构228。在本发明的实例实施例中，这种隔片结构228由介质材料如二氧化硅(SiO2)构成。此后，由SAC(自对准接触)工艺用露出的结点210，212和214形成第一导电栓塞230。类似地，参考图10B，由这种SAC工艺用半导体衬底202的露出区域横切图8的C-C方向也形成第一导电栓塞230。
在图10B中第一ILD(中间级介质)层232围绕第一导电栓塞230。在本发明的实例实施例中，第一ILD层232由介质材料如BPSG(硼磷硅玻璃)构成。在本发明的实例实施例中，第一导电栓塞230由多晶硅构成。
在图10A之后，参考图11A，淀积第二ILD(内层介质)层234和第三ILD(内层介质)层236。在本发明的实例实施例中，第二ILD层234由BPSG(硼磷硅玻璃)构成，第三ILD层236由介质材料如由HDP(高密度等离子体)淀积工艺形成的PSG(磷硅玻璃)构成。在源结212和214上布置的第一导电栓塞230上形成通过第二和第三ILD层234和236开口。在开口内和第一导电栓塞230上形成第二导电栓塞240。
参考图11B，在第二ILD层234上构图每个由位线242和位线掩模244构成的多个位线叠层。在位线叠层的侧壁形成隔片结构246。此后，在第一导电栓塞230上形成第二导电栓塞240。在本发明的实例实施例中，位线242由钨(W)构成，位线掩模244由氮化硅(SiN)构成。此外，在本发明的实例实施例中，第二导电栓塞240由多晶硅构成。再参考图11A和11B，每个位线242耦接到DRAM单元列的漏结。
在图11A和11B之后参考图12A和12B，在第三ILD层236、第二导电栓塞240和位线掩模244上的露出表面上淀积第四ILD(内层介质)层252。在本发明的实例实施例中，第四ILD层252由PTEOS(磷掺杂的正硅酸乙酯)基氧化物组成。
此外，在第四ILD层252上淀积第五ILD(内层介质)层254。在本发明的实例实施例中，第五ILD层254由氮化硅(SiN)构成。此后，在第五ILD层254上淀积第一模制层256。在本发明的实例实施例中，第一模制ILD层256由BPSG(硼磷硅玻璃)或PTEOS(磷掺杂的正硅酸乙酯)基氧化物构成。
而且，在第一模制层256上淀积支撑材料258层。在本发明的实例实施例中，支撑材料层258由氮化硅(SiN)构成。此后，在支撑材料层258上淀积第二模制层260。在本发明的实例实施例中，第二模制ILD层260由PTEOS(磷掺杂的正硅酸乙酯)基氧化物构成。
在图12A和12B之后，参考图13A和13B，通过材料层252，254，256，258和260构图用于形成多个开口264的光致抗蚀剂层262。在第二模制层260上淀积和构图光致抗蚀剂层262。在通过开口264露出的一个第二导电栓塞240上形成每个开口264。
在图13A和13B之后，参考图14A和14B，在包括开口264的任意侧壁和底壁的露出表面上淀积第一电极材料层265。在本发明的实例实施例中，第一电极材料层265由多晶硅构成。此后，覆盖的淀积牺牲介质材料266，以填充开口264。在本发明的实例实施例中，牺牲介质材料266由USG(未掺杂的硅石玻璃)组成。
在图14A和14B之后，参考图15A和15B，通过CMP(化学机械抛光)工艺向下抛光牺牲介质材料266、第一电极材料265以及光致抗蚀剂层262，直到露出第二模制层260。以此方式，在每个开口264内隔开第一电极材料265，以在每个开口264内形成各个第一电极265A，265B，265C以及265D。
在图15A和15B之后，参考图16A和16B，刻蚀掉第二模制层260，直到露出支撑材料258作为刻蚀停止层。此外，在本发明的实例实施例中，开口264内的牺牲介质266的顶部被基本刻蚀到支撑材料258层。但是，当开口内的牺牲介质266没有被刻蚀掉或刻蚀为任意水平时本发明也可以被实施。
以此方式，露出第一电极265A，265B，265C和265D的顶部。图17示出了图16A和16B中的第一电极265A，265B，265C和265D的俯视图。参考图17，第一电极265A，265B，265C和265D形成为用于DRAM的这种电极的部分阵列。为简单起见和图例的清楚，图17仅仅图示了用于形成3x3叠层电容器阵列的3x3第一电极的阵列。但是，一般的DRAM形成有更多的叠层电容器阵列。
再参考图16A，16B和17，在本发明的实例实施例中，第一电极265A，265B，265C和265D形成为圆柱体。但是，本发明可以实用于其他种类形状的第一电极265A，265B，265C和265D。这种圆形第一电极的每个具有直径“w”。在B-B方向任意两个相邻的第一电极(如265A和265B例如)由距离“d1”隔开，在C-C方向的任意两个相邻的第一电极(如265A和265C例如)由距离“d2”隔开。
在图16A和16B之后，参考图18A和18B，在第一电极265A，265B，265C和265D、支撑材料258以及牺牲材料266的露出表面上覆盖的淀积掩模材料层272。在本发明的实例实施例中，掩模材料层272由PTEOS(磷掺杂的正硅酸乙酯)基氧化物构成，而支撑材料258由氮化硅(SiN)构成。此外，参考图16A，16B，18A和18B，在本发明的实例实施例中，掩模材料层272具有大于(1/2)*d2的厚度“t”。
在图18A和18B之后，参考图19A和19B，深刻蚀掩模材料272，以形成围绕图19A的B-B方向中的第一电极265A和265B的露出顶部的掩模隔片274和在图19B的C-C方向中的第一电极265A，265C和265D内形成掩模隔片274。再参考图19B，剩下由掩模材料272构成的掩模结构276以沿d2距离覆盖支撑材料258的连接部分278。形成这种掩模结构276，因为在图18A和18B中掩模材料层272淀积有大于(1/2)*d2的厚度“t”。
再参考图19A和19B，在掩模材料272的深刻蚀过程中剩下支撑材料258，因为在用于形成掩模隔片274和掩模结构276的深刻蚀工艺过程中，掩模材料272具有与支撑材料258不同的刻蚀速率。因此，参考图20A和20B，另一刻蚀工艺用来刻蚀掉在掩模隔片274或掩模结构276之下没有被覆盖的支撑材料258的任意露出部分。以此方式，围绕第一电极265A，265B，265C和265D形成由剩下的支撑材料258构成的支撑结构。
在图20A和20B之后，参考图21A和21B，刻蚀掉掩模结构276、第一模制层256和牺牲介质266。在刻蚀掉第一模制层256的过程中第五ILD层254起刻蚀停止层的作用，以致第四和第五ILD层252和254剩下，以围绕第一电极265A，265B，265C和265D的底部。
图22示出了图21A和21B中的第一电极265A，265B，265C和265D的俯视图。参考图21A，21B和22，每个第一电极具有围绕第一电极的外部的各个圆盘(由支撑材料258构成)。例如，在图21A和22中，第一圆盘282围绕第一电极265A的外部，第二圆盘284围绕第二电极265B的外部。此外，在两个最靠近的相邻第一电极的每个之间形成连接部分278(由支撑材料258构成)。例如，在图21B和22中两个最靠近的相邻第一电极265A和265C之间形成连接部分278。
在图21A和21B之后，参考图23A和23B，在第一电极的露出表面上淀积电容器介质292，支撑结构由剩下的支撑材料258和第五ELD层254构成。在本发明的实例实施例，电容器介质292由具有比二氧化硅(SiO2)的介电常数更高的介质材料如金属氧化物构成。此后，在电容器介质上淀积用于叠层电容器的第二电极294的材料。在本发明的实例实施例中，第二电极材料层294由多晶硅构成。
由此，根据本发明形成的每个叠层电容器由各个第一电极(如265A，265B，265C或265D)、电容器介质292和公共的第二电极294组成。参考图22，在本申请的一个实例实施例中，以阵列结构形成叠层电容器。在这种叠层电容器的一个实例申请中，参考图1，23A和23B，这种第一电极的每个经由导电栓塞240和230耦接到相应的开关晶体管的源结。因此，这种第一电极的每个可以用作用于DRAM单元的存储电容器的存储节点。而且，第二电极294是可以耦接到DRAM单元内的接地节点的公共电极。
利用较高高度的这种第一电极可以最大化本发明的这种叠层电容器的电容量。参考图22，围绕每个第一电极265A，265B，265C和265D的圆盘(由剩下的支撑材料258构成)形成防止这种第一电极彼此相向的倾斜的支撑结构。此外，在任意两个最靠近的相邻第一电极之间布置连接部分278，以防止这种紧密地布置的第一电极彼此相向的倾斜。
因此，可以垂直向上的形成第一电极265A，265B，265C和265D，而彼此不相互倾斜，以有效地增加叠层电容器的面积且因此增加叠层电容器的电容量。在本发明的实例实施例中，第四ILD层252、第五ILD层254、第一模制层256、支撑材料层258、第二模制层260分别淀积有(埃)、
和5,000-
的厚度。
而且，第四和第五ILD层252和254包括围绕第一电极265A，265B，265C和265D的底部的安装材料。这种安装材料252和254进一步提供支撑，以便第一电极265A，265B，265C和265D保持垂直地站立和彼此隔开。
为了进一步最大化电容量，希望最大化第一电极和第二电极292之间的重叠面积。由剩下的支撑材料258构成的支撑结构布置在安装材料252和254以及第一电极的顶部之间的平面处。因此，安装材料252和254的厚度可以被最小化，而第一电极彼此不相对倾斜，用于进一步最大化电容量。
图24图示了用于进一步增加叠层电容器的电容量的本发明的另一实施例。参考图22和24，注意执行至少一个进一步的刻蚀步骤，以增加在四个最靠近的第一电极之间布置的任意开口298的面积。在用于形成DRAM的其他结构的后续制造步骤过程中可能发生这种进一步刻蚀。另外地，可以有意地增加后续刻蚀步骤，用于增加开口298的面积。
无论如何，如图24所示，利用这种进一步刻蚀，刻蚀掉围绕第一电极的圆盘，同时每个连接部分278变为两个最靠近的相邻第一电极之间的连接柱278。利用刻蚀掉的绝缘材料258的圆盘，进一步露出第一电极的侧壁。
比较图23A和25，在图25的B-B方向中不再存在圆盘282和284，因此进一步增加第二电极294和第一电极265A和265B之间的重叠面积。重叠面积的这种增加有利地导致叠层电容器的电容量增加。此外，参考图23B和24，在两个最靠近的相邻第一电极(如图24的C-C方向中的265A和265C之间)之间仍然剩下连接柱278，以防止第一电极倾斜。
图27A，28A，29A，30A和31A示出了根据本发明的另一实施例沿用于叠层电容器的制造的图8的B-B方向的剖面图。图27B，28B，29B，30B和31B示出了根据本发明的这种选择性实施例沿用于叠层电容器的制造的图8的C-C方向的剖面图。
比较图13A与图26A以及比较图13B与图26B，图13A和13B中的开口264的完全垂直侧壁是理想状况。但是，事实上，因为开口264的高宽比，开口264朝着开口264的底部方向变得更窄。这种窄开口264更不利地易于倾斜，在这种窄开口内形成的第一电极具有与下接触栓塞240接触的更小面积。
为了解决这种缺点，参考图27A和27B，在淀积第四和第五ILD层252和254之后，在第五ILD层254上淀积第一模制层302。此后，在第一模制层302上淀积第二模制层304，在第二模制层304上淀积支撑材料层258。此外，在支撑材料层258上淀积第三模制层306。
图27A和27B中的第四和第五ILD层252和254以及支撑材料层258与图12A和12B的类似。在本发明的实例实施例中，第一模制层302由BPSG(硼磷硅玻璃)构成，第二模制层304由PTEOS(磷掺杂的正硅酸乙酯)基氧化物构成，第三模制层306由PTEOS(磷掺杂的正硅酸乙酯)基氧化物构成。在本发明的实例实施例中，第一、第二和第三模制层302、304和306分别淀积有
(埃)、
和
的厚度。
在图27A和27B之后，参考图28A和28B，通过材料层252，254，256，302，304，258以及306构图光致抗蚀剂层308，用于形成多个开口310。在第三模制层306上淀积并构图光致抗蚀剂层308。在通过开口310露出的第二导电栓塞240之一上形成每个开口310。
在本发明的实施例中，当形成开口310时，在用于刻蚀第一和第二模制层302的刻蚀工艺中底部第一模制层302具有比上第二模制层304更高的刻蚀速率。因为，在这种刻蚀工艺中底部第一模制层302刻蚀得更快，开口310朝开口310的底部方向不显著地减窄。
在图28A和28B之后，参考图29A和29B，与图15A和15B相似，在开口的壁上形成第一电极265A，265B，265C和265D。在图29A和29B之后，参考图30A和30B，与图19A和19B相似，形成由掩模材料构成的掩模隔片274和掩模结构276。此外，在掩模隔片274或掩模结构276下没有被覆盖的支撑材料258的任意部分被刻蚀掉，以形成由剩下的支撑材料258构成的支撑结构，与图20A和20B相似。
在图30A和30B之后，参考图31A和31B，与图21A和21B相似，刻蚀掉掩模结构276、第一和第二模制层302和304以及牺牲介质266。此后，在第一电极、由剩下的支撑材料258构成的支撑结构以及第五ELD层254的露出表面上形成电容器介质292和第二电极294，与图23A和23B相似。
比较图32与图31，刻蚀掉围绕每个第一电极的圆盘以致仅剩下支撑柱278，类似于图24和25。因此，沿图32的B-B方向不再存在围绕第一电极265A和265B的圆盘282和284。类似于图24，在如图31B所示的任意两个最靠近的相邻第一电极之间的C-C方向中仍然存在支撑柱278，以防止第一电极彼此相向的倾斜。
仅通过实例描述了上述实施例并不打算限制。例如，在此图示和描述的叠层电容器的阵列应用于DRAM的存储电容器。但是，根据本发明制造的叠层电容器的阵列可以应用于要求最大化高度集成的电容器的电容量的任意其他应用。此外，在此说明或图示的任意尺寸、数目和材料仅仅是举例。
而且，在此描述或图示的任意形状仅是举例。例如，在此描述和图示了剩下的支撑材料258的圆盘282和284围绕圆形第一电极265A，265B，265C和265D形成层。但是，如果第一电极形成有矩形截面，那么剩下的支撑材料258的圆盘也可以是矩形。
此外，应当理解术语和短语如在此使用的“在...上”和“在...底下”指彼此之间相对结构的各个部分的相对位置和取向，不打算建议必需或要求相对于外部目标的任意特定绝对取向。例如，当一个材料层被陈述为淀积在另一个材料层“上”时，当这种材料层之间还存在插入的材料层时本发明也可以实用。
本发明仅由下面的权利要求及其等效物所限定。
Claims (14)
1、一种制造电容器的方法，包括：
A、通过材料层形成开口，该材料层包括与所述开口的底部隔离开的支撑材料层；
其中，步骤A包括：
通过多个模制层形成开口，每个模制层的各个刻蚀速率朝开口底部的方向连续地增加；
B、在每个开口内形成用于各个电容器的各个第一电极；以及
C、在步骤B之后构图支撑材料层，以形成围绕第一电极的支撑结构。
2、如权利要求1的方法，其中步骤C包括：
朝向第一电极的顶部刻蚀掉至少一个材料层，以便露出第一电极的顶部以及露出支撑材料；
用围绕第一电极的露出顶部的掩模材料形成掩模隔片，具有在支撑材料的连接部分上剩下的掩模材料的掩模结构；以及
刻蚀掉支撑材料的露出部分，以便剩下包括连接部分的支撑结构，
其中在相邻电容器的第一电极之间布置每个连接部分。
3、如权利要求2的方法，还包括：
在形成掩模隔片之前，淀积厚度大于连接部分的1/2长度的掩模材料。
4、如权利要求2的方法，其中支撑结构包括围绕每个第一电极的各个盘片。
5、如权利要求4的方法，其中各个盘片是圆盘。
6、如权利要求4的方法，还包括：
执行进一步刻蚀工序，以刻蚀掉围绕每个第一电极的各个盘片，以便为每个连接部分剩下各个柱作为支撑结构。
7、如权利要求1的方法，其中材料层包括朝向开口的底部围绕开口的安装材料层。
8、如权利要求7的方法，其中在安装材料和第一电极的顶部之间布置支撑结构。
9、如权利要求7的方法，对于每个电容器还包括：
向下刻蚀掉除支撑结构之外的材料层至安装材料；
在第一电极的露出表面上形成电容器介质；以及
在电容器介质的露出表面上形成第二电极。
10、如权利要求7的方法，其中支撑材料和安装材料由氮化硅构成。
11、如权利要求1的方法，其中支撑材料由氮化硅构成。
12、如权利要求1的方法，其中在耦接到各个开关晶体管的结点的各个导电栓塞上形成每个开口。
13、如权利要求12的方法，其中该电容器形成用于DRAM的阵列。
14、如权利要求13的方法，其中第一电极是用于每个电容器的存储节点。
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| US7067385B2 (en) * | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
| KR100553835B1 (ko) * | 2004-01-26 | 2006-02-24 | 삼성전자주식회사 | 캐패시터 및 그 제조 방법 |
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| KR100629357B1 (ko) * | 2004-11-29 | 2006-09-29 | 삼성전자주식회사 | 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법 |
| KR100587693B1 (ko) * | 2004-11-30 | 2006-06-08 | 삼성전자주식회사 | 커패시터 하부 전극 형성 방법 |
| US7557015B2 (en) | 2005-03-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7544563B2 (en) * | 2005-05-18 | 2009-06-09 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| KR100712355B1 (ko) | 2005-10-24 | 2007-05-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 및 그 제조 방법 |
| EP2018660B1 (en) * | 2006-05-02 | 2020-03-25 | Murata Integrated Passive Solutions | Electric device comprising an electrode with enhanced stability |
| KR100761361B1 (ko) * | 2006-05-02 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| TWI310214B (en) * | 2006-06-07 | 2009-05-21 | Promos Technologies Inc | A capacitor structure of a semiconducotr memory and a method for preparing the same |
| KR100716641B1 (ko) * | 2006-06-29 | 2007-05-09 | 주식회사 하이닉스반도체 | 비정질카본층을 이용한 실린더형 캐패시터 제조 방법 |
| KR100799152B1 (ko) * | 2006-10-02 | 2008-01-29 | 주식회사 하이닉스반도체 | 스토리지노드 쓰러짐을 방지한 실린더형 캐패시터의 제조방법 |
| US7902081B2 (en) * | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
| US20080111212A1 (en) * | 2006-11-13 | 2008-05-15 | Promos Technologies Inc. | Capacitance structure of a semiconductor device and method for manufacturing the same |
| US7785962B2 (en) | 2007-02-26 | 2010-08-31 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| KR100865709B1 (ko) * | 2007-06-27 | 2008-10-29 | 주식회사 하이닉스반도체 | 원통형 전하저장전극을 구비하는 캐패시터 제조 방법 |
| US7682924B2 (en) * | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| KR100960467B1 (ko) * | 2007-09-28 | 2010-05-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
| KR101262225B1 (ko) | 2007-10-23 | 2013-05-15 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| DE102007054077A1 (de) * | 2007-11-13 | 2009-07-23 | Qimonda Ag | Verfahren zum Herstellen einer integrierten Schaltung und Anordnung mit einem Substrat |
| US7829410B2 (en) | 2007-11-26 | 2010-11-09 | Micron Technology, Inc. | Methods of forming capacitors, and methods of forming DRAM arrays |
| JP2009141073A (ja) * | 2007-12-05 | 2009-06-25 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| US8388851B2 (en) | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
| JP2009164535A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置、及びその製造方法 |
| TW200933878A (en) * | 2008-01-21 | 2009-08-01 | Ind Tech Res Inst | Memory capacitor and manufacturing method thereof |
| US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
| TWI357132B (en) * | 2008-04-09 | 2012-01-21 | Ind Tech Res Inst | Stack capacitor structure and manufacturing method |
| US7618874B1 (en) * | 2008-05-02 | 2009-11-17 | Micron Technology, Inc. | Methods of forming capacitors |
| US7696056B2 (en) | 2008-05-02 | 2010-04-13 | Micron Technology, Inc. | Methods of forming capacitors |
| KR101432619B1 (ko) * | 2008-07-07 | 2014-08-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7759193B2 (en) | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| JP2010165742A (ja) * | 2009-01-13 | 2010-07-29 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| KR20100090974A (ko) * | 2009-02-09 | 2010-08-18 | 삼성전자주식회사 | 반도체 소자의 형성 방법 |
| KR101610826B1 (ko) * | 2009-03-18 | 2016-04-11 | 삼성전자주식회사 | 커패시터를 갖는 반도체 장치의 형성방법 |
| JP2010245374A (ja) * | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| KR101780050B1 (ko) * | 2011-02-28 | 2017-09-20 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| KR101728320B1 (ko) * | 2011-06-30 | 2017-04-20 | 삼성전자 주식회사 | 반도체 소자의 제조 방법 |
| US9965850B2 (en) * | 2012-07-05 | 2018-05-08 | Bernard Fryshman | Object image recognition and instant active response with enhanced application and utility |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| KR101867958B1 (ko) * | 2011-10-31 | 2018-06-18 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| US8946043B2 (en) | 2011-12-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming capacitors |
| US8890164B1 (en) * | 2012-03-09 | 2014-11-18 | Xilinx, Inc. | Apparatus and method for reducing plasma-induced damage in pMOSFETS |
| KR101901787B1 (ko) | 2012-03-23 | 2018-09-28 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| US10521896B2 (en) * | 2012-07-05 | 2019-12-31 | Bernard Fryshman | Object image recognition and instant active response with enhanced application and utility |
| US8652926B1 (en) | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
| CN103633015B (zh) * | 2012-08-23 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| KR101934421B1 (ko) | 2012-11-13 | 2019-01-03 | 삼성전자 주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR102008319B1 (ko) * | 2012-11-30 | 2019-08-07 | 삼성전자주식회사 | 반도체 소자의 형성 방법 |
| KR102071528B1 (ko) | 2013-08-12 | 2020-03-02 | 삼성전자주식회사 | 일체형의 지지대를 구비한 반도체 소자 |
| WO2015117222A1 (en) * | 2014-02-05 | 2015-08-13 | Conversant Intellectual Property Management Inc. | A dram memory device with manufacturable capacitor |
| KR20180065425A (ko) | 2016-12-07 | 2018-06-18 | 삼성전자주식회사 | 반도체 소자 |
| KR102617422B1 (ko) * | 2016-12-19 | 2023-12-21 | 삼성전자주식회사 | 반도체 장치 |
| KR102664275B1 (ko) * | 2019-03-29 | 2024-05-09 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| KR20210052094A (ko) | 2019-10-31 | 2021-05-10 | 삼성전자주식회사 | 집적 회로 반도체 소자 |
| US20210209352A1 (en) * | 2019-12-26 | 2021-07-08 | Bernard Fryshman | Insect and other small object image recognition and instant active response with enhanced application and utility |
| CN113410179A (zh) | 2020-03-16 | 2021-09-17 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| EP4002504A4 (en) * | 2020-05-12 | 2023-03-01 | Changxin Memory Technologies, Inc. | METHOD OF FORMING A CAPACITOR OPENING AND METHOD OF FORMING A STORAGE CAPACITOR |
| US11145659B1 (en) | 2020-05-18 | 2021-10-12 | Nanya Technology Corporation | Semiconductor structure and method of forming the same |
| US11264389B2 (en) * | 2020-06-03 | 2022-03-01 | Nanya Technology Corporation | Stack capacitor structure and method for forming the same |
| KR20220019197A (ko) | 2020-08-07 | 2022-02-16 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| KR20220130242A (ko) * | 2021-07-16 | 2022-09-26 | 창신 메모리 테크놀로지즈 아이엔씨 | 반도체 구조 및 그 제조 방법 |
| CN115701209A (zh) * | 2021-07-16 | 2023-02-07 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811848A (en) * | 1996-08-16 | 1998-09-22 | United Microelectronics Corporation | Capacitor structure for a semiconductor memory device |
| US6667502B1 (en) * | 1999-08-31 | 2003-12-23 | Micron Technology, Inc. | Structurally-stabilized capacitors and method of making of same |
| KR100311050B1 (ko) * | 1999-12-14 | 2001-11-05 | 윤종용 | 커패시터의 전극 제조 방법 |
| JP4060572B2 (ja) | 2001-11-06 | 2008-03-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR100449030B1 (ko) | 2002-01-24 | 2004-09-16 | 삼성전자주식회사 | 스택형 캐패시터 및 그의 제조방법 |
| JP2003234419A (ja) * | 2002-02-08 | 2003-08-22 | Mitsubishi Electric Corp | 半導体装置の製造方法およびその方法により製造された半導体装置 |
| JP4047631B2 (ja) | 2002-05-28 | 2008-02-13 | エルピーダメモリ株式会社 | 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 |
| US6784479B2 (en) * | 2002-06-05 | 2004-08-31 | Samsung Electronics Co., Ltd. | Multi-layer integrated circuit capacitor electrodes |
| KR100538098B1 (ko) * | 2003-08-18 | 2005-12-21 | 삼성전자주식회사 | 개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는캐패시터를 포함하는 반도체 장치 및 그 제조 방법 |
| US7067385B2 (en) * | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
-
2004
- 2004-02-10 KR KR1020040008770A patent/KR100568733B1/ko active IP Right Grant
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