JPH113980A

JPH113980A - 半導体記憶装置の製造方法

Info

Publication number: JPH113980A
Application number: JP9155094A
Authority: JP
Inventors: Shoichi Iwao; 庄一巌
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-12
Filing date: 1997-06-12
Publication date: 1999-01-06
Anticipated expiration: 2017-06-12
Also published as: JP3164021B2

Abstract

(57)【要約】【課題】セルアレイ領域の実効的な面積増を抑制してＨ
ＳＧ−Ｓｉ化不良のないストレージノード電極を形成す
る。【解決手段】セルアレイ領域１５１と周辺回路領域１５
２との間にダミー領域１５３を設け、ダミー領域１５３
上にダミー電極１３５を設けておくことにより、ＨＳＧ
−Ｓｉ化不良はダミー電極１３５に留まり，ストレージ
ノード電極１３４には発生しなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置の製
造方法に関し、特に上面並びに側面がＨＳＧ（Ｈｅｍｉ
−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎｅｄの略）化された
多結晶シリコン膜からなるストレージノード電極を有し
たスタックド型のＤＲＡＭの製造方法に関する。

【０００２】

【従来の技術】スタックド型のストレージノード電極を
有してなるメモリセルにより構成されたＤＲＡＭにおい
ても、メモリセルサイズの縮小に伴ない、占有面積の小
さなメモリセルでも十分な値の電荷蓄積容量を確保する
ことが要求されている。このために、ストレージノード
電極とセルプレート電極との対向面積を実効的に広げる
３次元的な工夫がなされており、その１つにＨＳＧ化処
理技術がある。

【０００３】このＨＳＧ化処理技術は、例えば、本出願
人の先の出願による特開平５−３０４２７３号公報を参
照すると、次のとおりになっている。絶縁膜の表面上に
例えばＮ型の非晶質シリコン膜をパターニングして（Ｎ
型の）非晶質シリコン膜パターンが形成され、非晶質シ
リコン膜パターンの上面並びに側面の自然酸化膜が除去
される。その後、１０^-7Ｐａ台の超高真空のもとで６０
０℃前後の高温に加熱され，例えばジシラン（Ｓｉ₂ Ｈ
₆ ）分子流に曝されるＨＳＧ化処理が施される。このＨ
ＳＧ化処理により、非晶質シリコン膜パターンの上面並
びに側面にはシリコン結晶粒の結晶核の形成が行なわれ
るとともに非晶質シリコン膜パターンが多結晶シリコン
膜パターンに変換される。この非晶質から多結晶への変
換（相転移）の過程において、非晶質シリコン膜パター
ンの上面及び側面では上記結晶核からシリコン結晶粒の
成長が進行し、この非晶質シリコン膜パターンが多結晶
シリコン膜パターンに変換された段階では上面並びに側
面が半球形状シリコン結晶粒（ＨＳＧ−Ｓｉ）により覆
われた状態になる。

【０００４】上記特開平５−３０４２７３号公報に記載
されたＨＳＧ化処理はＤＲＡＭの形成に適用されるもの
であるが、ＤＲＡＭのメモリセルの具体的な構造，製造
方法には言及されていない。この特許公開公報に記載さ
れたＨＳＧ化処理技術を利用して本発明者らが形成した
ＤＲＡＭの構造と製造方法とを具体的に説明する。

【０００５】まず、ＤＲＡＭの平面模式図である図９
と、ＤＲＡＭの断面模式図であり図９のＡＡ線，ＢＢ線
での断面模式図である図１０とを併せて参照して、上記
ＨＳＧ化処理技術を適用したスタックド型のストレージ
ノード電極を有するＤＲＡＭの構成を説明する。このＤ
ＲＡＭは０．２５μｍ設計ルールにより形成され、以下
の通りになっている。なおここでは、図面の煩雑さを回
避して理解を容易にするために、階層化された平面模式
図（すなわち、図９（ａ）は活性領域，ＭＯＳトランジ
スタ，ワード線およびビット線の位置関係を明示し、図
９（ｂ）はワード線，ビット線およびストレージノード
電極を位置関係を明示してある）である図９においては
意図的に活性領域，ワード線およびビット線の（線）幅
並びに間隔をずらして表示し、図１０では（シリコン基
板を除き）導電体の部分にのみにハッチングを施してあ
る。

【０００６】Ｐ型シリコン基板３０１の表面にはセルア
レイ領域３５１が設けられ、セルアレイ領域３５１を取
り囲むＰ型シリコン基板３０１の表面には周辺回路領域
３５２（なお、周辺回路領域に設けられている半導体素
子についての図示は省略する）が設けられている。セル
アレイ領域３５１には、膜厚２８０ｎｍ程度のフィール
ド酸化膜３１１に囲まれた活性領域３０２が規則的に配
列されている。活性領域３０２の最小幅および最小間隔
はそれぞれ０．３μｍであり、活性領域３０２の（ビッ
ト線に平行な方向の）列方向のピッチおよび（ワード線
に平行な方向の）行方向のピッチはそれぞれ２．４μｍ
程度および１．２μｍ程度である。ビット線に関わる側
の周辺回路領域３５２に隣接した部分を除いた活性領域
３５１の形状はＴ字型をなし、ビット線に関わる側の周
辺回路領域３５２に隣接した部分での活性領域３０２の
形状はＬ字型をなしている。活性領域３０２の表面には
膜厚８ｎｍ程度のゲート酸化膜３１２が設けられてい
る。ゲート電極を兼たワード線３１４ａ，３１４ｂ，３
１４ｃ，３１４ｄ，３１４ｅ，３１４ｆ等は、膜厚２０
０ｎｍ程度のタングステンポリサイド膜から構成され、
それぞれゲート酸化膜３１２を介して複数の活性領域３
０２上を横断して周辺回路領域３５２上に延在してい
る。ワード線３１４ｂ等の線幅および間隔はそれぞれ
０．３μｍである。活性領域３０２の表面には、フィー
ルド酸化膜３１１およびワード線３１４ａ等に自己整合
的にＮ型ソース・ドレイン領域３１５Ａ，３１５Ｂが設
けられている。Ｎ型ソース・ドレイン領域３１５Ａ，３
１５Ｂの接合の深さ（Ｘ_j ）はそれぞれ０．１５μｍ程
度である。

【０００７】フィールド酸化膜３１１，ゲート酸化膜３
１２，ワード線３１４ａ等を含めてセルアレイ領域３５
１並びに周辺回路領域３５２の表面は第１の層間絶縁膜
３２１により覆われている。層間絶縁膜３２１のＮ型ソ
ース・ドレイン領域３１５Ａ，３１５Ｂ直上での膜厚は
５００ｎｍ程度であり、この層間絶縁膜３２１は例えば
酸化シリコン膜（例えばＨＴＯ膜）にＢＰＳＧ膜が積層
された膜からなる。層間絶縁膜３２１とゲート酸化膜３
１２とを貫通してＮ型拡散層３１５Ａに達するビットコ
ンタクト孔３２２が設けられている。ビットコンタクト
孔３２２の口径は０．２５μｍ□程度である。層間絶縁
膜３２１の表面上には、ビットコンタクト孔３２２を介
してＮ型ソース・ドレイン領域３１５Ａに接続されるビ
ット線３２４ａ，３２４ｂ，３２４ｃ，３２４ｄ等が設
けられている。これらビット線３２４ａ等は、膜厚１５
０ｎｍ程度のタングステンシリサイド膜から構成され、
層間絶縁膜３２１を介してワード線３１４ａ等と直交
し、周辺回路領域３５２上に延在している。

【０００８】ビット線３２４ａ等を含めて層間絶縁膜３
２１の表面は膜厚４００ｎｍ程度の酸化シリコン系絶縁
膜からなる第２の層間絶縁膜３３１により覆われてい
る。層間絶縁膜３３１，層間絶縁膜３２１およびゲート
酸化膜３１２を貫通してＮ型ソース・ドレイン領域３１
５Ｂに達するノードコンタクト孔３３２が設けられてい
る。ノードコンタクト孔３３２の口径も０．２５μｍ□
程度であり、これらノードコンタクト孔３３２は導電体
膜（例えばＮ型多結晶シリコン膜）からなるコンタクト
プラグ３３３により充填されている。

【０００９】層間絶縁膜３３１の表面上には、それぞれ
コンタクトプラグ３３３に直接に接続し，膜厚８００ｎ
ｍ程度のＮ型多結晶シリコン膜パターンからなるストレ
ージノード電極３３４が設けられている。ストレージノ
ード電極３３４の（ビット線３２４ａ等に平行な方向
の）長さおよび（ワード線３１４ａ等に平行な方向で
の）幅はそれぞれ０．９μｍ程度および０．３μｍ程度
であり、ストレージノード電極３３４の間隔は０．３μ
ｍ程度である。周辺回路領域３５２に隣接してセルアレ
イ領域３５１の端部近傍に設けられた１行（例えばワー
ド線３１４ａに属する）のストレージノード電極３３４
と２列（例えばビット線３２４ａ，３２４ｂに属する）
のストレージノード電極３３４とを除いて、ストレージ
ノード電極３３４の上面並びに側面はＨＳＧ−Ｓｉによ
り覆われている。ストレージノード電極３３４の上面並
びに側面とストレージノード電極３３４の間の層間絶縁
膜３３１の上面とは、容量絶縁膜３３６により直接に覆
われている。少なくともストレージノード電極３３４の
上面並びに側面を覆う部分での容量絶縁膜３３６の膜厚
は、酸化シリコン膜に換算して５ｎｍ程度である。例え
ば膜厚１５０ｎｍ〜２００ｎｍ程度のＮ型多結晶シリコ
ン膜からなるセルプレート電極３３７は、容量絶縁膜３
３６を介してストレージノード電極３３４を覆ってい
る。

【００１０】次に、ＤＲＡＭの製造工程の断面模式図で
あり図９のＡＡ線での断面模式図である図１１と、ＤＲ
ＡＭの製造工程の断面模式図であり図９のＢＢ線での断
面模式図である図１２と、上記図９および図１０とを併
せて参照して、上記ＨＳＧ化処理技術を適用したスタッ
クド型のストレージノード電極を有するＤＲＡＭの製造
方法について説明する。

【００１１】まず、Ｐ型シリコン基板３０１の表面のセ
ルアレイ領域３５１および周辺回路領域３５２の素子分
離領域には、膜厚２８０ｎｍ程度の（例えばＬＯＣＯＳ
型の）フィールド酸化膜３１１が形成される。セルアレ
イ領域３５１の活性領域３０２（周辺回路領域３５２の
活性領域に関しては図示を省略する）には、熱酸化によ
り膜厚８ｎｍ程度のゲート酸化膜３１２が形成される。
全面に膜厚１００ｎｍ程度の（高濃度の）Ｎ型多結晶シ
リコン膜（図に明示せず）が形成される。このＮ型多結
晶シリコン膜の形成方法は、ＬＰＣＶＤによるノンドー
プの多結晶シリコン膜に燐の熱拡散を行なう方法，ある
いはモノシラン（ＳｉＨ₄ ）を原料ガスとしてホスフィ
ン（ＰＨ₃ ）を不純物ガスとしたＬＰＣＶＤによりＮ型
非晶質シリコン膜を形成してこれを熱処理する方法でも
よい。さらに膜厚１００ｎｍ程度のタングステンシリサ
イド膜が例えばスパッタリングにより形成される。この
タングステンシリサイド膜とＮ型多結晶シリコン膜とか
らなる積層導電体膜が異方性エッチングにより順次パタ
ーニングされて、膜厚２００ｎｍ程度のタングステンポ
リサイド膜からなるワード線３１４ａ，３１４ｂ，３１
４ｃ，３１４ｄ，３１４ｅ，３１４ｆ等（と、図示はし
ないが周辺回路のゲート電極と）が形成される〔図９，
図１０〕。

【００１２】これらのワード線３１４ａ等とフィールド
酸化膜３１１とをマスクにした４０ｋｅＶ，２×１０¹³
ｃｍ^-2程度の燐のイオン注入等によりＮ型ソース・ドレ
イン領域３１５Ａ，３１５Ｂ等が活性領域３０２等に形
成される。なお、Ｎ型ソース・ドレイン領域３１５Ａ，
３１５Ｂはこの段階では低濃度であるが、ビットコンタ
クト孔およびノードコンタクト孔の形成後に３０ｋｅ
Ｖ，５×１０¹⁴ｃｍ^-2程度の燐のコンタクト・イオン注
入が行なわれてこれらＮ型ソース・ドレイン領域３１５
Ａ，３１５Ｂは最終的に低濃度のＮ型領域と中濃度のＮ
型領域とを具備したＮ型拡散層になる。なお図示は省略
するが、周辺回路のＭＯＳトランジスタを構成するＮ型
ソース・ドレイン領域（とＰ型ソース・ドレイン領域
と）は、Ｎ型ソース・ドレイン領域３１５Ａ，３１５Ｂ
の形成と前後して行なわれる〔図９，図１０〕。

【００１３】次に、全面にＨＴＯ膜（図に明示せず），
ＢＰＳＧ膜（図に明示せず）の成膜，平坦化処理等が行
なわれ、Ｎ型ソース・ドレイン領域３１５Ａ，３１５Ｂ
の直上での膜厚が５００ｎｍ程度の第１の層間絶縁膜３
２１が形成れる。層間絶縁膜３２１，ゲート酸化膜３１
２が順次異方性エッチングされて、Ｎ型ソース・ドレイ
ン領域３１５Ａに達するビットコンタクト孔３２２が形
成される。６弗化タングステン（ＷＦ₆ ）およびジクロ
ルシラン（ＳｉＨ₂ Ｃｌ₂ ）を原料ガスとし，アルゴン
（Ａｒ）をキャリアガスとした１００Ｐａ程度でのＬＰ
ＣＶＤが６００℃程度のもとに行なわれて、全面に膜厚
１５０ｎｍ程度のタングステンシリサイド膜（図に明示
せず）が形成される。このタングステンシリサイド膜が
異方性エッチングによりパターニングされて、ビットコ
ンタクト孔３２２を介して直接にＮ型ソース・ドレイン
領域３１５Ａに接続されるビット線３２４ａ，３２４
ｂ，３２４ｃ，３２４ｄ等が形成される〔図９，図１
０〕。

【００１４】続いて、全面に酸化シリコン系絶縁膜の成
膜，平坦化処理が行なわれ、膜厚４００ｎｍ程度の第２
の層間絶縁膜３３１が形成される。層間絶縁膜３３１，
層間絶縁膜３２１およびゲート酸化膜３１２が順次異方
性エッシングされて、Ｎ型ソース・ドレイン領域３１５
Ｂに達するノードコンタクト孔３３２が形成される。例
えばＬＰＣＶＤによるＮ型多結晶シリコン膜の形成等に
より、ノードコンタクト孔３３２を充填するコンタクト
プラグ３３３が形成される。モノシラン（ＳｉＨ₄ ）を
原料ガスとし，ホスフィン（ＰＨ₃ ）を不純物ガスとし
た１０^-3Ｐａ〜２０^-4Ｐａ程度でのＬＰＣＶＤが例えば
５１０℃のもとに行なわれて、全面に８００ｎｍ程度の
膜厚を有して１×１０¹⁹ｃｍ^-3〜２×１０²⁰ｃｍ^-3程度
の不純物濃度を有したＮ型非晶質シリコン膜３４３が形
成される〔図１１（ａ），図１２（ａ）〕。

【００１５】その後、Ｎ型非晶質シリコン膜３４３が異
方性エッチングによりパターニングされて、Ｎ型非晶質
シリコン膜パターン３４４が形成される〔図１１
（ｂ），図１２（ｂ）〕。

【００１６】Ｎ型非晶質シリコン膜パターン３４４の上
面並びに側面の自然酸化膜が除去された後、６００℃前
後で１０^-6Ｐａ台の超高真空のもとにモノシラン（Ｓｉ
Ｈ₄）分子流もしくはジシラン（Ｓｉ₂ Ｈ₆ ）分子流に
さらされて、Ｎ型多結晶シリコン膜パターンはＮ型多結
晶シリコン膜パターンに変換されてストレージノード電
極３３４が形成される。このとき上述したように、周辺
回路領域３５２に隣接してセルアレイ領域３５１の端部
近傍に設けられた１行（例えばワード線３１４ａに属す
る）のストレージノード電極３３４と２列（例えばビッ
ト線３２４ａ，３２４ｂに属する）のストレージノード
電極３３４とを除いて、ストレージノード電極３３４の
上面並びに側面はＨＳＧ−Ｓｉにより覆われている。し
かしながら、ワード線３１４ａ，ビット線３２４ａもし
くはビット線３２４ｂに属するストレージノード電極３
３４では、セルアレイ領域３５１の最外周に位置するス
トレージノード電極の側面を結ぶ線（ワード線３１４ａ
に属するストレージノード電極３３４の周辺回路領域３
５２側の側面を結ぶ線，ビット線３２４ａに属するスト
レージノード電極３３４の周辺回路領域３５２側の側面
を結ぶ線等）から０．７μｍ〜０．９μｍの範囲では、
これらストレージノード電極３３４の側面もしくは上面
でのシリコン結晶粒の粒径が小さく、ＨＳＧ−Ｓｉの密
度が低くなっている〔図１１（ｃ），図１２（ｃ）〕。

【００１７】次に、全面に容量絶縁膜（図に明示せず）
が形成される。ストレージノード電極３３４の上面並び
に側面を覆う部分での容量絶縁膜はＯＮＯ構造を成し、
これらの部分での容量絶縁膜の酸化シリコン膜換算膜厚
は５ｎｍ程度である。全面に膜厚１５０ｎｍ〜２００ｎ
ｍ程度の（高濃度の）Ｎ型多結晶シリコン膜が形成され
る。このＮ型多結晶シリコン膜と容量絶縁膜とが順次パ
ターニングされて容量絶縁膜３３６およびセルプレート
電極３３７が形成される〔図９，図１０〕。

【００１８】

【発明が解決しようとする課題】上述したように、周辺
回路領域３５２に隣接してセルアレイ領域３５１の端部
近傍に設けられた例えばワード線３１４ａに属する１行
（×２）のストレージノード電極３３４と例えばビット
線３２４ａ，３２４ｂに属する２列（×２）のストレー
ジノード電極３３４とでは、上面あるいは側面のＨＳＧ
化が不十分である。このため周辺回路領域３５２に隣接
してセルアレイ領域３５１の端部近傍に設けられた１行
（例えばワード線３１４ａに属する）のメモリセルと２
列（例えばビット線３２４ａ，３２４ｂに属する）のメ
モリセルとの電荷蓄積容量値はこれら以外のメモリセル
の電荷蓄積容量値に比べて低い値になり、ＨＳＧ化処理
による各メモルセルの電気蓄積容量値の増大という目的
が完全に達成できなくなる。これに対して、例えばセル
アレイ領域３５２の占有面積を増大して１つのセルアレ
イ領域３５１あたりに２×２行と２×２列とのダミーセ
ルを増設するならば、当初の目的は達成される。

【００１９】したがって本発明の目的は、ダミーセルを
設けることなしに，セルアレイ領域の実効的な面積の増
大を抑制して、各メモリセルが完全にＨＳＧ化される半
導体記憶装置の製造方法を提供することにある。

【００２０】

【課題を解決するための手段】本発明の半導体記憶装置
の製造方法の第１の態様は、Ｐ型シリコン基板の表面に
設けられたセルアレイ領域を取り囲んでＰ型シリコン基
板の表面にはダミー領域が設けられ，ダミー領域の周辺
のＰ型シリコン基板の表面には周辺回路領域が設けられ
た該Ｐ型シリコン基板の表面の素子分離領域にフィール
ド酸化膜を形成して、Ｐ型シリコン基板の表面のセルア
レイ領域に規則的に配列されて設けられた複数の第１の
活性領域と、ワード線に関わる周辺回路領域の部分およ
びセルアレイ領域に挟まれたダミー領域の部分を除いた
ダミー領域の所要の部分に設けられた第２の活性領域と
を区画する工程と、上記第１および第２の活性領域にゲ
ート酸化膜を形成し、これらのゲート酸化膜を介してこ
れらの第１の活性領域上にワード線を兼たゲート電極を
形成し、第１および第２の活性領域にはそれぞれＮ型ソ
ース・ドレイン領域およびＮ型拡散層を形成する工程
と、上記Ｐ型シリコン基板の表面を覆う第１の層間絶縁
膜を形成し、第１の層間絶縁膜および上記ゲート酸化膜
を貫通して上記Ｎ型ソース・ドレイン領域の一方に達す
るビットコンタクト孔を形成し、第１の層間絶縁膜の表
面上には上記ワード線に直交する方向に延在し，これら
のビットコンタクト孔を介してこれらのＮ型ソース・ド
レイン領域の一方に接続されるビット線を形成する工程
と、上記第１の層間絶縁膜を覆う第２の層間絶縁膜を形
成し、それぞれ第２の層間絶縁膜と第１の層間絶縁膜と
上記ゲート酸化膜とを貫通して上記Ｎ型ソース・ドレイ
ン領域の他方，Ｎ型拡散層に達するノードコンタクト
孔，コンタクト孔を形成する工程と、全面にＮ型の非晶
質シリコン膜を形成し、非晶質シリコン膜をパターニン
グしてセルアレイ領域には上記ノードコンタクト孔を介
して上記Ｎ型ソース・ドレイン領域の他方に接続される
第１の非晶質シリコン膜パターンを形成し，ダミー領域
にはこれらの第１の非晶質シリコン膜パターンから所要
間隔を有した位置に所定幅を有してセルアレイ領域を取
り囲む姿態を有した第２の非晶質シリコン膜パターンを
形成する工程と、上記第１，第２の非晶質シリコン膜パ
ターンに対して高温かつ超高真空のもとでモノシラン分
子流あるいはジシラン分子流に曝すことにより、第１，
第２の非晶質シリコン膜パターンの上面並びに側面を半
球形状シリコン結晶粒により覆われた状態にするととも
に第１，第２の非晶質シリコン膜パターンをそれぞれ第
１，第２の多結晶シリコン膜パターンに変換するＨＳＧ
化処理を行なって、第１，第２の多結晶シリコン膜パタ
ーンからなるストレージノード電極，ダミー電極を形成
する工程と、少なくとも上記ストレージノード電極およ
びダミー電極の上面並びに側面の覆う容量絶縁膜を形成
し、全面に導電体膜を形成し、導電体膜をパターニング
して容量絶縁膜を介してストレージノード電極およびダ
ミー電極を覆うセルプレート電極を形成する工程とを有
することを特徴とする。好ましくは、上記Ｎ型拡散層が
上記ダミー領域における上記ビット線が延在する側のみ
に設けられている。さらに好ましくは、上記所定幅が少
なくとも１．０μｍである。

【００２１】本発明の半導体記憶装置の製造方法の第２
の態様は、Ｐ型シリコン基板の表面に設けられたセルア
レイ領域の周辺のＰ型シリコン基板の表面には周辺回路
領域が設けられたＰ型シリコン基板の表面の素子分離領
域にフィールド酸化膜を形成して、セルアレイ領域に規
則的に配列されて設けられた複数の活性領域を区画する
工程と、上記活性領域にゲート酸化膜を形成し、これら
のゲート酸化膜を介してこれらの活性領域上にワード線
を兼たゲート電極を形成し、これらの活性領域にＮ型ソ
ース・ドレイン領域を形成する工程と、上記Ｐ型シリコ
ン基板の表面を覆う第１の層間絶縁膜を形成し、第１の
層間絶縁膜および上記ゲート酸化膜を貫通して上記Ｎ型
ソース・ドレイン領域の一方に達するビットコンタクト
孔を形成し、第１の層間絶縁膜の表面上には上記ワード
線に直交する方向に延在し，これらのビットコンタクト
孔を介してこれらのＮ型ソース・ドレイン領域の一方に
接続されるビット線を形成する工程と、上記第１の層間
絶縁膜を覆う第２の層間絶縁膜を形成し、第２の層間絶
縁膜，第１の層間絶縁膜および上記ゲート酸化膜を貫通
して上記Ｎ型ソース・ドレイン領域の他方に達するノー
ドコンタクト孔を形成する工程と、全面にＮ型の非晶質
シリコン膜を形成し、非晶質シリコン膜をパターニング
してセルアレイ領域には上記ノードコンタクト孔を介し
て上記Ｎ型ソース・ドレイン領域の他方に接続される第
１の非晶質シリコン膜パターンを形成し，さらにこれら
あの第１の非晶質シリコン膜パターンから所定間隔を有
した位置にセルアレイ領域を取り囲む姿態を有した第２
の非晶質シリコン膜パターンを形成する工程と、ＨＳＧ
化処理により上記第１，第２の非晶質シリコン膜パター
ンをそれぞれストレージノード電極，Ｎ型の多結晶シリ
コン膜パターンに変換する工程と、少なくとも上記スト
レージノード電極および多結晶シリコン膜パターンの上
面並びに側面の覆う容量絶縁膜を形成し、全面に導電体
膜を形成し、上記セルアレイ領域上を覆うフォトレジス
ト膜パターンをマスクにして導電体膜のエッチングを行
ない，容量絶縁膜を介してこれらのストレージノード電
極を覆うセルプレート電極を形成し、さらにこのフォト
レジスト膜パターンをマスクにして容量絶縁膜および多
結晶シリコン膜パターンを順次エッチング除去する工程
とを有することを特徴とする。好ましくは、上記所定間
隔が上記導電体膜の膜厚の２倍とアライメントマージン
の２倍との和以上であり，２．０μｍ以下である。

【００２２】

【発明の実施の形態】本発明の実施の形態の説明に先だ
って、本発明に到った本発明者等による技術検討過程に
ついて説明する。

【００２３】酸化シリコン系絶縁膜からなる層間絶縁膜
の表面上に設けられた非晶質シリコン膜パターンに対し
て上記ＨＳＧ化処理を施すことにより非晶質シリコン膜
パターンの露出表面（側面並びに上面）にＨＳＧ−Ｓｉ
が形成されるのは、この処理におけるシリコン結晶粒の
結晶核の形成が層間絶縁膜表面に比して非晶質シリコン
膜パターンの露出面で選択的に生じることにある。本発
明者等の実験検討結果から得られた知見によると、この
処理が６００℃前後の高温で１０^-6Ｐａ台の超高真空の
もとで行なわれることから、上記層間絶縁膜中の吸着水
の蒸発や層間絶縁膜表面等のシラノール結合（Ｓｉ−Ｏ
Ｈ）からＯＨ基の解離に起因する水分の離脱等が発生
し、非晶質シリコン膜パターンの露出表面に自然酸化膜
が形成されやすくなり、ＨＳＧ−Ｓｉの形成に支障をき
たす（ＨＳＧ−Ｓｉ化不良を生じる）ことになる。

【００２４】ＨＳＧ−Ｓｉ化不良の対策の１つの方法と
しては、層間絶縁膜からの水分の離脱等を回避する手法
が考えられる。例えば層間絶縁膜の上面が窒化シリコン
膜に覆われているならば、ＨＳＧ化処理に際して上記の
ような層間絶縁膜からの水分の離脱等は回避される。し
かしながらこのように層間絶縁膜の上面が窒化シリコン
膜により覆われている場合には（層間絶縁膜が酸化シリ
コン系絶縁膜からなる場合と相違して）、ＨＳＧ化処理
の際のシリコン結晶粒の結晶核の形成の関する上記選択
性が得られない。その結果、ＨＳＧ化処理により窒化シ
リコン膜表面にもシリコン結晶粒の結晶核が形成される
ことになり、ＨＳＧ−Ｓｉに側面並びに上面が覆われた
（非晶質シリコン膜パターンが変換してなる）ストレー
ジノード電極の間の層間絶縁膜の表面にも島状にシリコ
ン結晶粒が形成されて、メモリセル間のリークが発生し
やすくなる。

【００２５】本発明の実施の形態は、ストレージノード
電極の直下の（第２の）層間絶縁膜が酸化シリコン系絶
縁膜からなる場合に関するものである。上述したように
第２の層間絶縁膜が酸化シリコン系絶縁膜からなると
き、上記ＨＳＧ−Ｓｉ化不良がセルアレイ領域の縁端部
に設けられた非晶質シリコン膜パターンに（幅を持っ
て）集中して発生している。本発明の第１の実施の形態
はこの現象に着目したものである。また、本発明者ら
は、セルアレイ領域の縁端部に設けられた非晶質シリコ
ン膜パターンに隣接する部分において、層間絶縁膜の上
面の露出幅とＨＳＧ−Ｓｉ化不良との関連の検討を行な
った。本発明の第２の実施の形態はこの検討結果から得
られた知見にもとずくものである。

【００２６】次に、本発明について図面を参照して説明
する。

【００２７】ＤＲＡＭの平面模式図である図１と、ＤＲ
ＡＭの断面模式図であり図１のＡＡ線，ＢＢ線での断面
模式図である図２とを併せて参照すると、本発明の第１
の実施の形態の一実施例によるＤＲＡＭは０．２５μｍ
設計ルールにより形成され、以下の通りになっている。
なおここでは、図面の煩雑さを回避して理解を容易にす
るために、階層化された平面模式図（すなわち、図１
（ａ）は活性領域，ＭＯＳトランジスタ，ワード線およ
びビット線の位置関係を明示し、図１（ｂ）はワード
線，ビット線およびストレージノード電極を位置関係を
明示してある）である図１においては意図的に活性領
域，ワード線およびビット線の（線）幅並びに間隔をず
らして表示し、さらに、図１（ａ）では第２の活性領域
に形成されたＮ型拡散層には左下りの点線からなるハッ
チングを施してある。また、図２では（シリコン基板を
除き）導電体の部分にのみに実線からなるハッチングを
施してある。

【００２８】Ｐ型シリコン基板１０１の表面にはセルア
レイ領域１５１が設けられ、セルアレイ領域１５１を取
り囲むＰ型シリコン基板１０１の表面には例えば１．２
μｍの所定幅を有したダミー領域１５３が設けられ、ダ
ミー領域１５３を取り囲むＰ型シリコン基板１０１の表
面には周辺回路領域１５２が設けられている。ダミー領
域１５３の所定幅は、後述するダミー電極の所定幅と等
しく、上述したストレージノード電極３３４におけるＨ
ＳＧ−Ｓｉ化不良の生じる幅を勘案すると、少なくとも
１．０μｍであることが好ましい。本第１の実施の形態
の本一実施例におけるダミー領域１５３の少なくとも一
部は、通常のダミー領域と相違して、周辺回路を構成す
る半導体素子を設けることが可能である。なお、周辺回
路領域１５２（およびダミー領域１５３）に設けられる
半導体素子の図示は省略する。

【００２９】セルアレイ領域１５１には、膜厚２８０ｎ
ｍ程度のフィールド酸化膜１１１に囲まれた第１の活性
領域１０２が規則的に配列されている。活性領域１０２
の最小幅および最小間隔はそれぞれ０．３μｍであり、
活性領域１０２の（ビット線に平行な）列方向のピッチ
および（ワード線に平行な）行方向のピッチはそれぞれ
２．４μｍ程度および１．２μｍ程度である。ダミー領
域１５３を介してビット線に関わる側の周辺回路領域１
５２に隣接した部分を除いた活性領域１５１の形状はＴ
字型をなし、ダミー領域１５３を介してビット線に関わ
る側の周辺回路領域１５２に隣接した部分での活性領域
１０２の形状はＬ字型をなしている。ビット線に関わる
側の周辺回路領域１５２とセルアレイ領域１５１との間
に位置するダミー領域１５３には、第２の活性領域１０
３が設けられている。活性領域１０３の幅は０．３μｍ
程度であり、活性領域１０２と間接領域１０３との間隔
は少なくとも０．３μｍ程度である。活性領域１０２，
１０３の表面にはそれぞれ膜厚８ｎｍ程度のゲート酸化
膜１１２が設けられている。

【００３０】ゲート電極を兼たワード線１１４ａ，１１
４ｂ，１１４ｃ，１１４ｄ，１１４ｅ，１１４ｆ等は、
膜厚２００ｎｍ程度のタングステンポリサイド膜から構
成され、それぞれゲート酸化膜１１２を介して複数の活
性領域１０２上を横断して少なくともダミー領域１５３
上に延在している。ワード線１１４ｂ等の線幅および間
隔はそれぞれ０．３μｍである。活性領域１０２の表面
には、フィールド酸化膜１１１およびワード線１１４ａ
等に自己整合的にＮ型ソース・ドレイン領域１１５Ａ，
１１５Ｂが設けられている。活性領域１０３の表面に
は、フィールド酸化膜１１１に自己整合的にＮ型拡散層
１１５Ｃが設けられている。Ｎ型ソース・ドレイン領域
１１５Ａ，１１５ＢとＮ型拡散層１１５ＣとのＸ_j はそ
れぞれ０．１５μｍ程度である。

【００３１】フィールド酸化膜１１１，ゲート酸化膜１
１２，ワード線１１４ａ等を含めてセルアレイ領域１５
１，周辺回路領域１５２並びにダミー領域１５３の表面
は第１の層間絶縁膜１２１により覆われている。層間絶
縁膜１２１のＮ型ソース・ドレイン領域１１５Ａ，１１
５Ｂ等の直上での膜厚は５００ｎｍ程度であり、この層
間絶縁膜１２１は例えばＨＴＯ膜にＢＰＳＧ膜が積層さ
れた膜からなる。層間絶縁膜１２１とゲート酸化膜１１
２とを貫通してＮ型拡散層１１５Ａに達するビットコン
タクト孔１２２が設けられている。ビットコンタクト孔
１２２の口径は０．２５μｍ□程度である。層間絶縁膜
１２１の表面上には、ビットコンタクト孔１２２を介し
てＮ型ソース・ドレイン領域１１５Ａに接続されるビッ
ト線１２４ａ，１２４ｂ，１２４ｃ，１２４ｄ等が設け
られている。これらビット線１２４ａ等は、膜厚１５０
ｎｍ程度のタングステンシリサイド膜から構成され、層
間絶縁膜１２１を介してワード線１１４ａ等と直交し、
Ｎ型拡散層１０５Ｃ上を横断して周辺回路領域１５２上
に延在している。

【００３２】ビット線１２４ａ等を含めて層間絶縁膜１
２１の表面は膜厚４００ｎｍ程度の酸化シリコン系絶縁
膜からなる第２の層間絶縁膜１３１により覆われてい
る。セルアレイ領域１５１には、層間絶縁膜１３１，層
間絶縁膜１２１およびゲート酸化膜１１２を貫通してＮ
型ソース・ドレイン領域１１５Ｂに達するノードコンタ
クト孔１３２が設けられている。ダミー領域１５３に
は、層間絶縁膜１３１，層間絶縁膜１２１およびゲート
酸化膜１１２を貫通してＮ型拡散層１１５Ｃに達する少
なくとも１つのコンタクト孔１３２Ｃが設けられてい
る。ノードコンタクト孔１３２の口径も０．２５μｍ□
程度である。コンタクト孔１３２Ｃの口径も例えば０．
２５μｍ□程度である。これらノードコンタクト孔１３
２，コンタクト孔１３２Ｃは、それぞれ導電体膜（例え
ばＮ型多結晶シリコン膜）からなるコンタクトプラグ１
３３により充填されている。

【００３３】セルアレイ領域１５１の直上の層間絶縁膜
１３１の表面上には、それぞれノードコンタクト孔１３
２に設けられたコンタクトプラグ１３３を介してＮ型ソ
ース・ドレイン領域１１５Ｂに接続されるストレージノ
ード電極１３４が設けられている。ダミー領域１５３直
上の層間絶縁膜１３１の表面上には、コンタクト孔１３
２Ｃに設けられたコンタクトプラグ１３３を介してＮ型
拡散層１１５Ｃに接続されるダミー電極１３５が設けら
れている。ストレージノード電極１３４，ダミー電極１
３５は、それぞれ膜厚８００ｎｍ程度のＮ型多結晶シリ
コン膜パターンからなる。ストレージノード電極１３４
の（ビット線１２４ａ等に平行な方向の）長さおよび
（ワード線１１４ａ等に平行な方向での）幅はそれぞれ
０．９μｍ程度および０．３μｍ程度であり、ストレー
ジノード電極１３４の間隔は０．３μｍ程度である。ま
た、（セルアレイ領域１５１上に設けられたストレージ
ノード電極１３４のうちの）最外周に位置するストレー
ジノード電極１３４とダミー電極１３５との間隔も例え
ば０．３μｍ程度である。

【００３４】本第１の実施の形態では、図９〜図１２に
示した従来のＨＳＧ化処理が施されたＤＲＡＭと相違し
て、セルアレイ領域１３１上に設けられた全てのストレ
ージノード電極１３４の上面並びに側面はＨＳＧ−Ｓｉ
により覆われている。一方、ダミー電極１３５では、周
辺回路領域１５２側の側面とこの側面から０．７μｍ〜
０．９μｍ程度の幅の上面とにはＨＳＧ化不良が発生し
てシリコン結晶粒の粒径が小さく、ＨＳＧ−Ｓｉの密度
が低くなっている。しかしながら、ダミー電極１３５の
セルアレイ領域１５１の側の側面とこの側面から０．３
μｍ〜０．５μｍ程度の幅の上面とにはＨＳＧ−Ｓｉが
形成されている。ストレージノード電極１３４およびダ
ミー電極１３５の上面並びに側面とストレージノード電
極１３４の間の層間絶縁膜１３１の上面とダミー電極１
３５およびストレージノード電極１３４の間の層間絶縁
膜１３１の上面とは、容量絶縁膜１３６により直接に覆
われている。少なくともストレージノード電極１３４お
よびダミー電極１３５の上面並びに側面を覆う部分での
容量絶縁膜１３６の膜厚は、酸化シリコン膜に換算して
５ｎｍ程度である。例えば膜厚１５０ｎｍ〜２００ｎｍ
程度のＮ型多結晶シリコン膜からなるセルプレート電極
１３７は、容量絶縁膜１３６を介してストレージノード
電極１３４およびダミー電極１３５を覆っている。

【００３５】本第１の実施の形態の本一実施例におい
て、ダミー領域１５３にＮ型拡散層１１５Ｃが設けられ
て，このＮ型拡散層１１５Ｃにダミー電極１３５が電気
的に接続されているため、容量絶縁膜１３６を介してセ
ルプレート電極１３７に覆われたダミー電極１３５が電
気的にフローティング状態になることは回避される。ま
た、ワード線に係わる周辺回路領域１５２とセルアレイ
領域１５１とに挟まれた部分のダミー領域１５３には第
２の活性領域１０３が設けられてないことから、本第１
の実施の形態の本一実施例ではこの部分のダミー領域１
５３を実効的には周辺回路領域として使用することが可
能になる。すなわち本第１の実施の形態の本一実施例に
よる実効的なセルアレイ領域の面積（セルアレイ領域１
５１の面積に実質的にダミー領域として機能する部分の
面積（２×１行分）を加えた値）は、従来のＤＲＡＭに
ダミーセルを設けた実効的なセルアレイ領域の面積よ
り、２×２列分だけ実効的なセルアレイ領域の面積を縮
小することができる。

【００３６】なお、本第１の実施の形態の本一実施例に
よるこのダミー電極１３５は、例えば１．２μｍ程度の
幅の帯状でかつ環状の姿態をなし、セルアレイ領域１５
１上に設けられたストレージノード電極１３４を取り囲
んでいる。しかしながら本第１の実施の形態では、ダミ
ー電極１３５の形状は本一実施例の形状に限定されるも
のではない。また、ダミー領域１５３に設けられる第２
の活性領域１０３（およびＮ型拡散層１１５Ｃ）の形状
も、本一実施例の形状に限定されるものではない。しか
しながら、ワード線に係わる周辺回路領域１５２とセル
アレイ領域１５１とに挟まれた部分のダミー領域１５３
に第２の活性領域を設けることは好ましくない。このよ
うな部分のダミー領域に第２の活性領域を設けるなら
ば、実効的なセルアレイ領域の面積は従来のＤＲＡＭに
おいてダミーセルを設けたときの実効的なセルアレイ領
域の面積と等しくなる。さらに、ワード線の存在により
この部分のダミー領域に縦積のＮチャネルＭＯＳトラン
ジスタが形成されることになるため、ワード線により分
断されてこの第２の活性領域に設けられた全てのＮ型拡
散層に対してコンタクト孔１３２Ｃと同形のコンタクト
孔を設けることが必須になる。

【００３７】ＤＲＡＭの製造工程の断面模式図であり図
１のＡＡ線での断面模式図である図３と、ＤＲＡＭの製
造工程の断面模式図であり図１のＢＢ線での断面模式図
である図４と、上記図１および図２とを併せて参照する
と、本第１の実施の形態の本一実施例によるＤＲＡＭ
は、以下のとおりに形成される。

【００３８】まず、Ｐ型シリコン基板１０１の表面のセ
ルアレイ領域１５１，ダミー領域１５３および周辺回路
領域１５２の素子分離領域には、膜厚２８０ｎｍ程度の
（例えばＬＯＣＯＳ型の）フィールド酸化膜１１１が形
成されて、セルアレイ領域１５１，ダミー領域１５３に
は第１の活性領域１０２，第２の活性領域１０３（周辺
回路領域１５２に設けられる活性領域と、周辺回路に関
連してダミー領域１５３に設けられる（上記第２の活性
領域１０３とは相違した）活性領域に関しては図示を省
略する）が、区画される。セルアレイ領域１５１，ダミ
ー領域１５３の活性領域１０２，１０３には、熱酸化に
より膜厚８ｎｍ程度のゲート酸化膜１１２が形成され
る。全面に膜厚１００ｎｍ程度の（高濃度の）Ｎ型多結
晶シリコン膜（図に明示せず）が形成される。このＮ型
多結晶シリコン膜の形成方法は、ＬＰＣＶＤによるノン
ドープの多結晶シリコン膜に燐の熱拡散を行なう方法，
あるいはモノシラン（ＳｉＨ₄ ）を原料ガスとしてホス
フィン（ＰＨ₃ ）を不純物ガスとしたＬＰＣＶＤにより
Ｎ型非晶質シリコン膜を形成してこれを熱処理する方法
でもよい。さらに膜厚１００ｎｍ程度のタングステンシ
リサイド膜が例えばスパッタリングにより形成される。
このタングステンシリサイド膜とＮ型多結晶シリコン膜
とからなる積層導電体膜が異方性エッチングにより順次
パターニングされて、膜厚２００ｎｍ程度のタングステ
ンポリサイド膜からなるワード線１１４ａ，１１４ｂ，
１１４ｃ，１１４ｄ，１１４ｅ，１１４ｆ等（と、図示
はしないが周辺回路のゲート電極と）が形成される〔図
１，図２〕。

【００３９】これらのワード線１１４ａおよびフィール
ド酸化膜１１１とフィールド酸化膜１１２とをマスクに
した４０ｋｅＶ，２×１０¹³ｃｍ^-2程度の燐のイオン注
入等により、Ｎ型ソース・ドレイン領域１１５Ａおよび
Ｎ型ソース・ドレイン領域１１５ＢとＮ型拡散層１１５
Ｃ等とが活性領域１０２と活性領域１０３等に形成さ
れ。なお、Ｎ型ソース・ドレイン領域１１５Ａ，Ｎ型ソ
ース・ドレイン領域１１５ＢおよびＮ型拡散層１１５Ｃ
等はこの段階では低濃度であるが、ビットコンタクト孔
もしくはノードコンタクト孔の形成後に３０ｋｅＶ，５
×１０¹⁴ｃｍ^-2程度の燐のコンタクト・イオン注入が行
なわれてこれらＮ型ソース・ドレイン領域１１５Ａ，Ｎ
型ソース・ドレイン領域１１５ＢおよびＮ型拡散層１１
５Ｃ等は最終的に低濃度のＮ型領域と中濃度のＮ型領域
とを具備したＮ型拡散層になる。なお図示は省略する
が、周辺回路のＭＯＳトランジスタを構成するＮ型ソー
ス・ドレイン領域（とＰ型ソース・ドレイン領域と）
は、Ｎ型ソース・ドレイン領域１１５Ａ，Ｎ型ソース・
ドレイン領域１１５ＢおよびＮ型拡散層１１５Ｃの形成
と前後して行なわれる〔図１，図２〕。

【００４０】次に、全面にＨＴＯ膜（図に明示せず），
ＢＰＳＧ膜（図に明示せず）の成膜，平坦化処理等が行
なわれ、Ｎ型ソース・ドレイン領域１１５Ａ，１１５Ｂ
等の直上での膜厚が５００ｎｍ程度の第１の層間絶縁膜
１２１が形成れる。層間絶縁膜１２１，ゲート酸化膜１
１２が順次異方性エッチングされて、Ｎ型ソース・ドレ
イン領域１１５Ａ等に達するビットコンタクト孔１２２
等が形成される。６弗化タングステン（ＷＦ₆ ）および
ジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）を原料ガスとし，ア
ルゴン（Ａｒ）をキャリアガスとした１００Ｐａ程度で
のＬＰＣＶＤが６００℃程度のもとに行なわれて、全面
に膜厚１５０ｎｍ程度のタングステンシリサイド膜（図
に明示せず）が形成される。このタングステンシリサイ
ド膜が異方性エッチングによりパターニングされて、ビ
ットコンタクト孔１２２を介して直接にＮ型ソース・ド
レイン領域１１５Ａに接続されるビット線１２４ａ，１
２４ｂ，１２４ｃ，１２４ｄ等が形成される〔図１，図
２〕。

【００４１】続いて、全面に酸化シリコン系絶縁膜の成
膜，平坦化処理が行なわれ、膜厚４００ｎｍ程度の第２
の層間絶縁膜１３１が形成される。層間絶縁膜１３１，
層間絶縁膜１２１およびゲート酸化膜１１２が順次異方
性エッシングされて、セルアレイ領域に１５１にはＮ型
ソース・ドレイン領域１１５Ｂに達するノードコンタク
ト孔１３２が形成され、ダミー領域１５３にはＮ型拡散
層１０３に達するコンタクト孔１３２Ｃが形成される。
例えばＬＰＣＶＤによるＮ型多結晶シリコン膜の形成等
により、ノードコンタクト孔１３２，コンタクト孔１３
２Ｃをそれぞれ充填するコンタクトプラグ１３３が形成
される。モノシラン（ＳｉＨ₄ ）を原料ガスとし，ホス
フィン（ＰＨ₃ ）を不純物ガスとした１０^-3Ｐａ〜２０
^-4Ｐａ程度でのＬＰＣＶＤが例えば５１０℃のもとに行
なわれて、全面に８００ｎｍ程度の膜厚を有して１×１
０¹⁹ｃｍ^-3〜２×１０²⁰ｃｍ^-3程度の不純物濃度を有し
たＮ型非晶質シリコン膜１４３が形成される〔図３
（ａ），図４（ａ）〕。

【００４２】その後、Ｎ型非晶質シリコン膜１４３が異
方性エッチングによりパターニングされて、セルアレイ
領域１５１上にはＮ型非晶質シリコン膜パターン１４４
が形成され、ダミー領域１５３にはＮ型非晶質シリコン
膜パターン１４５が形成される〔図３（ｂ），図４
（ｂ）〕。

【００４３】Ｎ型非晶質シリコン膜パターン１４４，１
４５の上面並びに側面の自然酸化膜が除去された後、６
００℃前後で１０^-6Ｐａ台の超高真空のもとにモノシラ
ン（ＳｉＨ₄ ）分子流もしくはジシラン（Ｓｉ₂ Ｈ₆ ）
分子流にさらされて、Ｎ型多結晶シリコン膜パターン１
４４，１４５はＮ型多結晶シリコン膜パターンに変換さ
れてストレージノード電極１３４，ダミー電極１３５が
形成される。このとき上述したように、セルアレイ領域
１３１上に設けられた全てのストレージノード電極１３
４の上面並びに側面はＨＳＧ−Ｓｉにより覆われてい
る。一方、ダミー電極１３５の周辺回路領域１５２に隣
接した側の側面とこの側面から０．７μｍ〜０．９μｍ
程度の幅の上面とにはＨＳＧ化不良が発生してシリコン
結晶粒の粒径が小さく、ＨＳＧ−Ｓｉの密度が低くなっ
ている。しかしながら、ダミー電極１３５のセルアレイ
領域１５１の側の側面とこの側面から０．３μｍ〜０．
５μｍ程度の幅の上面とにはＨＳＧ−Ｓｉが形成されて
いる〔図３（ｃ），図４（ｃ）〕。

【００４４】その後、全面に容量絶縁膜（図に明示せ
ず）が形成される。ストレージノード電極１３４の上面
並びに側面を覆う部分での容量絶縁膜はＯＮＯ構造を成
し、これらの部分での容量絶縁膜の酸化シリコン膜換算
膜厚は５ｎｍ程度である。全面に膜厚１５０ｎｍ〜２０
０ｎｍ程度の（高濃度の）Ｎ型多結晶シリコン膜が形成
される。このＮ型多結晶シリコン膜と容量絶縁膜とが順
次パターニングされて容量絶縁膜１３６およびセルプレ
ート電極１３７が形成される〔図１，図２〕。

【００４５】上記第１の実施の形態ではセルアレイ領域
を取り囲む姿態を有したダミー領域が必要であったが、
本発明の第２の実施の形態ではダミー領域は不要とな
る。

【００４６】ＤＲＡＭの平面模式図である図５と、ＤＲ
ＡＭの断面模式図であり図５のＡＡ線，ＢＢ線での断面
模式図である図６とを併せて参照すると、本発明の第２
の実施の形態の一実施例によるＤＲＡＭも０．２５μｍ
設計ルールにより形成され、以下の通りになっている。
なおここでも、図面の煩雑さを回避して理解を容易にす
るために、階層化された平面模式図（すなわち、図５
（ａ）は活性領域，ＭＯＳトランジスタ，ワード線およ
びビット線の位置関係を明示し、図５（ｂ）はワード
線，ビット線およびストレージノード電極を位置関係を
明示してある）である図５においては意図的に活性領
域，ワード線およびビット線の（線）幅並びに間隔をず
らして表示し、また、図６では（シリコン基板を除き）
導電体の部分にのみに実線からなるハッチングを施して
ある。

【００４７】Ｐ型シリコン基板２０１の表面にはセルア
レイ領域２５１が設けられ、セルアレイ領域２５１を取
り囲むＰ型シリコン基板２０１の表面には周辺回路領域
２５２が設けられている。なお、周辺回路領域２５２に
設けられる半導体素子の図示は省略する。セルアレイ領
域２５１には、膜厚２８０ｎｍ程度のフィールド酸化膜
２１１に囲まれた活性領域２０２が規則的に配列されて
いる。活性領域２０２の最小幅および最小間隔はそれぞ
れ０．３μｍであり、活性領域２０２の（ビット線に平
行な）列方向のピッチおよび（ワード線に平行な）行方
向のピッチはそれぞれ２．４μｍ程度および１．２μｍ
程度である。ビット線に関わる側の周辺回路領域２５２
に隣接した部分を除いた活性領域２５１の形状はＴ字型
をなし、ビット線に関わる側の周辺回路領域２５２に隣
接した部分での活性領域２０２の形状はＬ字型をなして
いる。活性領域２０２の表面には膜厚８ｎｍ程度のゲー
ト酸化膜２１２が設けられている。

【００４８】ゲート電極を兼たワード線２１４ａ，２１
４ｂ，２１４ｃ，２１４ｄ，２１４ｅ，２１４ｆ等は、
膜厚２００ｎｍ程度のタングステンポリサイド膜から構
成され、それぞれゲート酸化膜２１２を介して複数の活
性領域２０２上を横断して周辺回路領域２５２上に延在
している。ワード線２１４ｂ等の線幅および間隔はそれ
ぞれ０．３μｍである。活性領域２０２の表面には、フ
ィールド酸化膜２１１およびワード線２１４ａ等に自己
整合的にＮ型ソース・ドレイン領域２１５Ａ，２１５Ｂ
が設けられている。Ｎ型ソース・ドレイン領域２１５
Ａ，２１５ＢのＸ_j は０．１５μｍ程度である。

【００４９】フィールド酸化膜２１１，ゲート酸化膜２
１２，ワード線２１４ａ等を含めてセルアレイ領域２５
１，周辺回路領域２５２の表面は第１の層間絶縁膜２２
１により覆われている。層間絶縁膜２２１のＮ型ソース
・ドレイン領域２１５Ａ，２１５Ｂの直上での膜厚は５
００ｎｍ程度であり、この層間絶縁膜２２１は例えばＨ
ＴＯ膜にＢＰＳＧ膜が積層された膜からなる。層間絶縁
膜２２１とゲート酸化膜２１２とを貫通してＮ型拡散層
２１５Ａに達するビットコンタクト孔２２２が設けられ
ている。ビットコンタクト孔２２２の口径は０．２５μ
ｍ□程度である。層間絶縁膜２２１の表面上には、ビッ
トコンタクト孔２２２を介してＮ型ソース・ドレイン領
域２１５Ａに接続されるビット線２２４ａ，２２４ｂ，
２２４ｃ，２２４ｄ等が設けられている。これらビット
線２２４ａ等は、膜厚１５０ｎｍ程度のタングステンシ
リサイド膜から構成され、層間絶縁膜２２１を介してワ
ード線２１４ａ等と直交し、周辺回路領域２５２上に延
在している。

【００５０】ビット線２２４ａ等を含めて層間絶縁膜２
２１の表面は膜厚４００ｎｍ程度の酸化シリコン系絶縁
膜からなる第２の層間絶縁膜２３１により覆われてい
る。セルアレイ領域２５１には、層間絶縁膜２３１，層
間絶縁膜２２１およびゲート酸化膜２１２を貫通してＮ
型ソース・ドレイン領域２１５Ｂに達するノードコンタ
クト孔２３２が設けられている。ノードコンタクト孔２
３２の口径も０．２５μｍ□程度である。ノードコンタ
クト孔２３２は、導電体膜（例えばＮ型多結晶シリコン
膜）からなるコンタクトプラグ２３３により充填されて
いる。

【００５１】セルアレイ領域２５１の直上の層間絶縁膜
２３１の表面上には、それぞれノードコンタクト孔２３
２に設けられたコンタクトプラグ２３３を介してＮ型ソ
ース・ドレイン領域２１５Ｂに接続されるストレージノ
ード電極２３４が設けられている。ストレージノード電
極２３４は、膜厚８００ｎｍ程度のＮ型多結晶シリコン
膜パターンからなる。ストレージノード電極２３４の
（ビット線２２４ａ等に平行な方向の）長さおよび（ワ
ード線２１４ａ等に平行な方向での）幅はそれぞれ０．
９μｍ程度および０．３μｍ程度であり、ストレージノ
ード電極２３４の間隔は０．３μｍ程度である。

【００５２】本第２の実施の形態でも、図９〜図１２に
示した従来のＨＳＧ化処理が施されたＤＲＡＭと相違し
て、セルアレイ領域２３１上に設けられた全てのストレ
ージノード電極２３４の上面並びに側面はＨＳＧ−Ｓｉ
により覆われている。ストレージノード電極２３４の上
面並びに側面とストレージノード電極２３４の間の層間
絶縁膜２３１の上面とは、容量絶縁膜２３６により直接
に覆われている。少なくともストレージノード電極２３
４の上面並びに側面を覆う部分での容量絶縁膜２３６の
膜厚は、酸化シリコン膜に換算して５ｎｍ程度である。
例えば膜厚２５０ｎｍ〜２００ｎｍ程度のＮ型多結晶シ
リコン膜からなるセルプレート電極２３７は、容量絶縁
膜２３６を介してストレージノード電極２３４を覆って
いる。

【００５３】本第２の実施の形態の本一実施例において
全てのストレージノード電極２３４の側面並びに上面が
ＨＳＧ−Ｓｉにより覆われている理由は、上記第１の実
施例の上記一実施例と相違して、製造方法に強く依存す
るものであり，構造面から説明することは困難である。

【００５４】ＤＲＡＭの製造工程の断面模式図であり図
５のＡＡ線での断面模式図である図７と、ＤＲＡＭの製
造工程の断面模式図であり図５のＢＢ線での断面模式図
である図８と、上記図５および図６とを併せて参照する
と、本第２の実施の形態の本一実施例によるＤＲＡＭ
は、以下のとおりに形成される。

【００５５】まず、Ｐ型シリコン基板２０１の表面のセ
ルアレイ領域２５１および周辺回路領域２５２の素子分
離領域には、膜厚２８０ｎｍ程度の（例えばＬＯＣＯＳ
型の）フィールド酸化膜２１１が形成されて、セルアレ
イ領域２５１には活性領域２０２（周辺回路領域２５２
に設けられる活性領域に関しては図示を省略する）が区
画される。セルアレイ領域２５１の活性領域２０２に
は、熱酸化により膜厚８ｎｍ程度のゲート酸化膜２１２
が形成される。全面に膜厚１００ｎｍ程度の（高濃度
の）Ｎ型多結晶シリコン膜（図に明示せず）が形成され
る。このＮ型多結晶シリコン膜の形成方法は、ＬＰＣＶ
Ｄによるノンドープの多結晶シリコン膜に燐の熱拡散を
行なう方法，あるいはモノシラン（ＳｉＨ₄ ）を原料ガ
スとしてホスフィン（ＰＨ₃ ）を不純物ガスとしたＬＰ
ＣＶＤによりＮ型非晶質シリコン膜を形成してこれを熱
処理する方法でもよい。さらに膜厚１００ｎｍ程度のタ
ングステンシリサイド膜が例えばスパッタリングにより
形成される。このタングステンシリサイド膜とＮ型多結
晶シリコン膜とからなる積層導電体膜が異方性エッチン
グにより順次パターニングされて、膜厚２００ｎｍ程度
のタングステンポリサイド膜からなるワード線２１４
ａ，２１４ｂ，２１４ｃ，２１４ｄ，２１４ｅ，２１４
ｆ等（と、図示はしないが周辺回路のゲート電極と）が
形成される〔図５，図６〕。

【００５６】これらのワード線２１４ａおよびフィール
ド酸化膜２１１をマスクにした４０ｋｅＶ，２×１０¹³
ｃｍ^-2程度の燐のイオン注入等により、Ｎ型ソース・ド
レイン領域２１５Ａ，２１５Ｂ等とが活性領域２０２等
に形成され。なお、Ｎ型ソース・ドレイン領域２１５
Ａ，２１５Ｂ等はこの段階では低濃度であるが、ビット
コンタクト孔もしくはノードコンタクト孔の形成後に３
０ｋｅＶ，５×１０¹⁴ｃｍ^-2程度の燐のコンタクト・イ
オン注入が行なわれてこれらＮ型ソース・ドレイン領域
２１５Ａ，２１５Ｂ等は最終的に低濃度のＮ型領域と中
濃度のＮ型領域とを具備したＮ型拡散層になる。なお図
示は省略するが、周辺回路のＭＯＳトランジスタを構成
するＮ型ソース・ドレイン領域（とＰ型ソース・ドレイ
ン領域と）は、Ｎ型ソース・ドレイン領域２１５Ａ，２
１５Ｂの形成と前後して行なわれる〔図５，図６〕。

【００５７】次に、全面にＨＴＯ膜（図に明示せず），
ＢＰＳＧ膜（図に明示せず）の成膜，平坦化処理等が行
なわれ、Ｎ型ソース・ドレイン領域２１５Ａ，２１５Ｂ
等の直上での膜厚が５００ｎｍ程度の第１の層間絶縁膜
２２１が形成れる。層間絶縁膜２２１，ゲート酸化膜２
１２が順次異方性エッチングされて、Ｎ型ソース・ドレ
イン領域２１５Ａ等に達するビットコンタクト孔２２２
等が形成される。６弗化タングステン（ＷＦ₆ ）および
ジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）を原料ガスとし，ア
ルゴン（Ａｒ）をキャリアガスとした１００Ｐａ程度で
のＬＰＣＶＤが６００℃程度のもとに行なわれて、全面
に膜厚１５０ｎｍ程度のタングステンシリサイド膜（図
に明示せず）が形成される。このタングステンシリサイ
ド膜が異方性エッチングによりパターニングされて、ビ
ットコンタクト孔２２２を介して直接にＮ型ソース・ド
レイン領域２１５Ａに接続されるビット線２２４ａ，２
２４ｂ，２２４ｃ，２２４ｄ等が形成される〔図５，図
６〕。

【００５８】続いて、全面に酸化シリコン系絶縁膜の成
膜，平坦化処理が行なわれ、膜厚４００ｎｍ程度の第２
の層間絶縁膜２３１が形成される。層間絶縁膜２３１，
層間絶縁膜２２１およびゲート酸化膜２１２が順次異方
性エッシングされて、セルアレイ領域２５１にはＮ型ソ
ース・ドレイン領域２１５Ｂに達するノードコンタクト
孔２３２が形成される。例えばＬＰＣＶＤによるＮ型多
結晶シリコン膜の形成等により、ノードコンタクト孔２
３２９を充填するコンタクトプラグ２３３が形成され
る。モノシラン（ＳｉＨ₄ ）を原料ガスとし，ホスフィ
ン（ＰＨ₃ ）を不純物ガスとした１０^-3Ｐａ〜２０^-4Ｐ
ａ程度でのＬＰＣＶＤが例えば５１０℃のもとに行なわ
れて、全面に８００ｎｍ程度の膜厚を有して１×１０¹⁹
ｃｍ^-3〜２×１０²⁰ｃｍ^-3程度の不純物濃度を有したＮ
型非晶質シリコン膜（図に明示せず）が形成される。

【００５９】次に、フォトレジスト膜パターン（図示せ
ず）をマスクにして、３塩化ボロン（ＢＣｌ₃ ）と塩素
（Ｃｌ₂ ）とをエッチングガスに用いた異方性エッチン
グにより上記Ｎ型非晶質シリコン膜がパターニングされ
て、セルアレイ領域２５１上，周辺回路領域２５２上に
はそれぞれＮ型非晶質シリコン膜パターン２４４，２４
５が形成される。Ｎ型非晶質シリコン膜パターン２４５
の形状は上記第１の実施の形態の上記一実施例における
Ｎ型非晶質シリコン膜パターン１４５と同様の形状をな
し、例えば５μｍ程度の所要幅を有している。セルアレ
イ領域２５２の最外周に位置するＮ型非晶質シリコン膜
パターン２４４とＮ型非晶質シリコン膜パターン２４５
との間の間隔は、例えば０．６μｍ程度の所定間隔にな
っている〔図７（ａ），図８（ａ）〕。

【００６０】Ｎ型非晶質シリコン膜パターン２４５の上
記所要幅はＮ型非晶質シリコン膜パターン１４５の所定
幅と同様に少なくとも１．０μｍである。Ｎ型非晶質シ
リコン膜パターン１４５の所定幅はダミー領域１５３の
幅に対応することから広く設定することは好ましくなか
った。これに対してＮ型非晶質シリコン膜パターン２４
５は最終的に除去されりことから、Ｎ型非晶質シリコン
膜パターン２４５の所要幅は広めに設定することが可能
である。Ｎ型非晶質シリコン膜パターン２４５，２４４
の間の上記所定間隔は、次のような制約がある。セルプ
レート電極の形成に係わるフォトリソグラフィ工程から
の要請から、上記所定間隔は、セルプレート電極を構成
する導電体膜の膜厚（例えば２００ｎｍ）の２倍とフォ
トリソグラフィでのアライメントマージン（０．２５μ
ｍ設計ルールでは０．０５μ）の２倍との和（例えば
０．５μｍ程度）以上であることが好ましい。本発明者
らの行なった（セルアレイ領域２５１の最外周に設けら
れたＮ型非晶質シリコン膜パターン２４４に隣接する部
分での層間絶縁膜２３１上面の露出幅とＨＳＧ−Ｓｉ化
不良との関連の）検討結果では、層間絶縁膜２３１上面
の露出幅が２．２μｍ〜２．５μｍ程度になるとＨＳＧ
化処理においてこれらセルアレイ領域２５１の最外周に
位置したＮ型非晶質シリコン膜パターン２４４がＨＳＧ
−Ｓｉ化不良のＮ型多結晶シリコン膜パターンになる。
この検討結果から、上記所定間隔は２．０μｍ以下であ
ることが好ましい。

【００６１】次に、Ｎ型非晶質シリコン膜パターン２４
４，２４５の側面並びに上面の自然酸化膜が除去され、
ＨＳＧ化処理が施される。これにより、Ｎ型非晶質シリ
コン膜パターン２４４はストレージノード電極２３４に
変換され、Ｎ型非晶質シリコン膜パターン２４５はＮ型
多結晶シリコン膜パターン２４６に変換される。上記所
要幅，所定間隔を有したＮ型非晶質シリコン膜パターン
２４５（ダミーパターンとして機能する）の存在によ
り、このＨＳＧ化処理により得られたストレージノード
電極２３４にはＨＳＧ−Ｓｉ化不良の発生は生じない
〔図７（ｂ），図８（ｂ）〕。

【００６２】その後、全面に容量絶縁膜（図に明示せ
ず）が形成される。ストレージノード電極２３４および
Ｎ型多結晶シリコン膜パターン２４６の上面並びに側面
を覆う部分での容量絶縁膜はＯＮＯ構造を成し、これら
の部分での容量絶縁膜の酸化シリコン膜換算膜厚は５ｎ
ｍ程度である。全面に膜厚１５０ｎｍ〜２００ｎｍ程度
の（高濃度の）Ｎ型多結晶シリコン膜が形成される。セ
ルアレイ領域２５１上を覆うフォトレジスト膜パターン
２４７をマスクにして，６弗化硫黄（ＳＦ₆ ）をエッチ
ングガスに用いた等方性エッチングにより上記Ｎ型多結
晶シリコン膜，容量絶縁膜がパターニングされてセルプ
レート電極２４７，容量絶縁膜２３６が形成される〔図
７（ｃ），図８（ｃ）〕。さらにフォトレジスト膜パタ
ーン２４７を用いた６弗化硫黄（ＳＦ₆ ）により等方性
エッチングにより、Ｎ型多結晶シリコン膜パターン２４
６が除去されて、本第２の実施の形態の本一実施例によ
るＤＲＡＭが形成される〔図５，図６〕。

【００６３】本第２の実施の形態の本一実施例では、上
記第１の実施の形態の上記一実施例と相違して、結果と
してダミー領域を設けることなし（すなわち、セルアレ
イ領域の実効的な面積増を伴なわずに）にＨＳＧ−Ｓｉ
化不良を回避することができる。

【００６４】

【発明の効果】以上説明したように本発明の半導体記憶
装置の製造方法の第１の態様によれば、ＨＳＧ化処理を
伴なうＤＲＡＭの形成に際して、セルアレイ領域にダミ
ーセルを設けてセルアレイ領域の実効的な面積を増大さ
せる方法に比べて、セルアレイ領域の回りにダミー領域
を設け，ダミー領域上にダミー電極を設けることによ
り、セルアレイ領域の実効的な面積の増大を低減してス
トレージノード電極のＨＳＧ−Ｓｉ化不良を回避するこ
とが容易になる。

【００６５】さらに本発明の半導体記憶装置の製造方法
の第２の態様によれば、ダミー領域を設けずに、ストレ
ージノード電極の形成段階で周辺回路領域上にダミーパ
ターンであるＮ型非晶質シリコン膜パターンを設け、セ
ルプレート電極の形成段階でこのＮ型非晶質シリコン膜
パターンを除去することにより、セルアレイ領域の実効
的な面積上をなんら伴なわずに、ストレージノード電極
のＨＳＧ−Ｓｉ化不良を回避することが容易になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の一実施例の平面模
式図である。

【図２】上記第１の実施の形態の上記一実施例の断面模
式図であり、図１のＡＡ線，ＢＢ線での断面模式図であ
る。

【図３】上記第１の実施の形態の上記一実施例の製造工
程の断面模式図であり、図１のＡＡ線での製造工程の断
面模式図である。

【図４】上記第１の実施の形態の上記一実施例の製造工
程の断面模式図であり、図１のＢＢ線での製造工程の断
面模式図である。

【図５】本発明の第２の実施の形態の一実施例の平面模
式図である。

【図６】上記第２の実施の形態の上記一実施例の断面模
式図であり、図５のＡＡ線，ＢＢ線での断面模式図であ
る。

【図７】上記第２の実施の形態の上記一実施例の製造工
程の断面模式図であり、図５のＡＡ線での製造工程の断
面模式図である。

【図８】上記第２の実施の形態の上記一実施例の製造工
程の断面模式図であり、図５のＢＢ線での製造工程の断
面模式図である。

【図９】従来のＨＳＧ−Ｓｉによるメモリセルを有する
ＤＲＡＭの平面模式図である。

【図１０】上記従来のＤＲＡＭの断面模式図であり、図
９のＡＡ線，ＢＢ線での断面模式図である。

【図１１】上記従来のＤＲＡＭの製造工程の断面模式図
であり、図９のＡＡ線での製造工程の断面模式図であ
る。

【図１２】上記従来のＤＲＡＭの製造工程の断面模式図
であり、図９のＢＢ線での製造工程の断面模式図であ
る。

【符号の説明】

１０１，２０１，３０１Ｐ型シリコン基板１０２，１０３，２０２，３０２活性領域１１１，２１１，３１１フィールド酸化膜１１２，２１２，３１２ゲート酸化膜１１４ａ〜１１４ｆ，２１４ａ〜２１４ｆ，３１４ａ〜
３１４ｆワード線１１５Ａ，１１５Ｂ，２１５Ａ，２１５Ｂ，３１５Ａ，
３１５ＢＮ型ソース・ドレイン領域１１５ＣＮ型拡散層１２１，１３１，２２１，２３１，３２１，３３１
層間絶縁膜１２２，２２２，３２２ビットコンタクト孔１２４ａ〜１２４ｄ，２２４ａ〜２２４ｄ，３２４ａ〜
３２４ｄビット線１３２，２３２，３３２ノードコンタクト孔１３２Ｃコンタクト孔１３３，２３３，３３３コンタクトプラグ１３４，２３４，３３４ストレージノード電極１３５ダミー電極１３６，２３６，３３６容量絶縁膜１３７，２３７，３３７セルプレート電極１４３，３４３Ｎ型非晶質シリコン膜１４４，１４５，２４４，２４５，３４４Ｎ型非晶
質シリコン膜パターン１５１，２５１，３５１セルアレイ領域１５２，２５２，３５２周辺回路領域１５３ダミー領域２４６Ｎ型多結晶シリコン膜パターン２４７フォトレジスト膜パターン

Claims

【特許請求の範囲】

【請求項１】Ｐ型シリコン基板の表面に設けられたセ
ルアレイ領域を取り囲んで該Ｐ型シリコン基板の表面に
はダミー領域が設けられ，該ダミー領域の周辺の該Ｐ型
シリコン基板の表面には周辺回路領域が設けられた該Ｐ
型シリコン基板の表面の素子分離領域にフィールド酸化
膜を形成して、該Ｐ型シリコン基板の表面の該セルアレ
イ領域に規則的に配列されて設けられた複数の第１の活
性領域と、ワード線に関わる該周辺回路領域の部分およ
び該セルアレイ領域に挟まれた該ダミー領域の部分を除
いた該ダミー領域の所要の部分に設けられた第２の活性
領域とを区画する工程と、前記第１および第２の活性領域にゲート酸化膜を形成
し、該ゲート酸化膜を介して該第１の活性領域上にワー
ド線を兼たゲート電極を形成し、該第１および第２の活
性領域にはそれぞれＮ型ソース・ドレイン領域およびＮ
型拡散層を形成する工程と、前記Ｐ型シリコン基板の表面を覆う第１の層間絶縁膜を
形成し、該第１の層間絶縁膜および前記ゲート酸化膜を
貫通して前記Ｎ型ソース・ドレイン領域の一方に達する
ビットコンタクト孔を形成し、該第１の層間絶縁膜の表
面上には前記ワード線に直交する方向に延在し，該ビッ
トコンタクト孔を介して該Ｎ型ソース・ドレイン領域の
一方に接続されるビット線を形成する工程と、前記第１の層間絶縁膜を覆う第２の層間絶縁膜を形成
し、それぞれ該第２の層間絶縁膜と該第１の層間絶縁膜
と前記ゲート酸化膜とを貫通して前記Ｎ型ソース・ドレ
イン領域の他方，Ｎ型拡散層に達するノードコンタクト
孔，コンタクト孔を形成する工程と、全面にＮ型の非晶質シリコン膜を形成し、該非晶質シリ
コン膜をパターニングして該セルアレイ領域には前記ノ
ードコンタクト孔を介して前記Ｎ型ソース・ドレイン領
域の他方に接続される第１の非晶質シリコン膜パターン
を形成し，該ダミー領域には該第１の非晶質シリコン膜
パターンから所要間隔を有した位置に所定幅を有して該
セルアレイ領域を取り囲む姿態を有した第２の非晶質シ
リコン膜パターンを形成する工程と、前記第１，第２の非晶質シリコン膜パターンに対して高
温かつ超高真空のもとでモノシラン（ＳｉＨ₄ ）分子流
あるいはジシラン（Ｓｉ₂ Ｈ₆ ）分子流に曝すことによ
り、該第１，第２の非晶質シリコン膜パターンの上面並
びに側面を半球形状シリコン結晶粒により覆われた状態
にするとともに該第１，第２の非晶質シリコン膜パター
ンをそれぞれ第１，第２の多結晶シリコン膜パターンに
変換する処理（ＨＳＧ化処理）を行なって、該第１，第
２の多結晶シリコン膜パターンからなるストレージノー
ド電極，ダミー電極を形成する工程と、少なくとも前記ストレージノード電極およびダミー電極
の上面並びに側面の覆う容量絶縁膜を形成し、全面に導
電体膜を形成し、該導電体膜をパターニングして該容量
絶縁膜を介して該ストレージノード電極およびダミー電
極を覆うセルプレート電極を形成する工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。
【請求項２】前記Ｎ型拡散層が前記ダミー領域におけ
る前記ビット線が延在する側のみに設けられていること
を特徴とする請求項１記載の半導体記憶装置の製造方
法。
【請求項３】前記所定幅が少なくとも１．０μｍであ
ることを特徴とする請求項１もしくは請求項２記載の半
導体記憶装置の製造方法。
【請求項４】Ｐ型シリコン基板の表面に設けられたセ
ルアレイ領域の周辺の該Ｐ型シリコン基板の表面には周
辺回路領域が設けられた該Ｐ型シリコン基板の表面の素
子分離領域にフィールド酸化膜を形成して、該セルアレ
イ領域に規則的に配列されて設けられた複数の活性領域
を区画する工程と、前記活性領域にゲート酸化膜を形成し、該ゲート酸化膜
を介して該活性領域上にワード線を兼たゲート電極を形
成し、該活性領域にＮ型ソース・ドレイン領域を形成す
る工程と、前記Ｐ型シリコン基板の表面を覆う第１の層間絶縁膜を
形成し、該第１の層間絶縁膜および前記ゲート酸化膜を
貫通して前記Ｎ型ソース・ドレイン領域の一方に達する
ビットコンタクト孔を形成し、該第１の層間絶縁膜の表
面上には前記ワード線に直交する方向に延在し，該ビッ
トコンタクト孔を介して該Ｎ型ソース・ドレイン領域の
一方に接続されるビット線を形成する工程と、前記第１の層間絶縁膜を覆う第２の層間絶縁膜を形成
し、該第２の層間絶縁膜，該第１の層間絶縁膜および前
記ゲート酸化膜を貫通して前記Ｎ型ソース・ドレイン領
域の他方に達するノードコンタクト孔を形成する工程
と、全面にＮ型の非晶質シリコン膜を形成し、該非晶質シリ
コン膜をパターニングして該セルアレイ領域には前記ノ
ードコンタクト孔を介して前記Ｎ型ソース・ドレイン領
域の他方に接続される第１の非晶質シリコン膜パターン
を形成し，さらに該第１の非晶質シリコン膜パターンか
ら所定間隔を有した位置に該セルアレイ領域を取り囲む
姿態を有した第２の非晶質シリコン膜パターンを形成す
る工程と、ＨＳＧ化処理により前記第１，第２の非晶質シリコン膜
パターンをそれぞれストレージノード電極，Ｎ型の多結
晶シリコン膜パターンに変換する工程と、少なくとも前記ストレージノード電極および多結晶シリ
コン膜パターンの上面並びに側面の覆う容量絶縁膜を形
成し、全面に導電体膜を形成し、前記セルアレイ領域上
を覆うフォトレジスト膜パターンをマスクにして該導電
体膜のエッチングを行ない，該容量絶縁膜を介して該ス
トレージノード電極を覆うセルプレート電極を形成し、
さらに該フォトレジスト膜パターンをマスクにして該容
量絶縁膜および該多結晶シリコン膜パターンを順次エッ
チング除去する工程とを有することを特徴とする半導体
記憶装置の製造方法。
【請求項５】前記所定間隔が前記導電体膜の膜厚の２
倍とアライメントマージンの２倍との和以上であり，
２．０μｍ以下であることを特徴とする請求項４記載の
半導体記憶装置の製造方法。