CN112563208A - 半导体存储器及其制备方法 - Google Patents

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CN112563208A CN201910917038.8A CN201910917038A CN112563208A CN 112563208 A CN112563208 A CN 112563208A CN 201910917038 A CN201910917038 A CN 201910917038A CN 112563208 A CN112563208 A CN 112563208A
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Abstract

本申请涉及半导体存储器制备方法，包括：在半导体基底上形成有第一介质层，第一介质层内部形成有位线；开设依次贯穿第一介质层和位线的接触孔，接触孔的内壁和第一介质层的表面形成有第二介质层，接触孔底部的第二介质层与源区接触；利用第一刻蚀剂对第二介质层进行第一步刻蚀，去除位于接触孔底部和第一介质层上表面的第二介质层，保留接触孔侧壁的第二介质层；利用第二刻蚀剂对源区进行第二步刻蚀，通过接触孔刻蚀掉部分源区，第二刻蚀剂对源区和第二介质层的刻蚀选择比大于200:1。通过两步不同的刻蚀，保留侧壁第二介质层的完整且增大源区开口，降低第一导电层与源区的接触电阻。

Description

半导体存储器及其制备方法
技术领域
本发明涉及半导体器件制造领域，尤其涉及一种半导体存储器及其制备方法。
背景技术
半导体存储器通过电容器存储电荷和释放电荷来记录信息，电容器的其中一电极板与晶体管的源区连接，晶体管的栅极连接字线，晶体管的漏区连接位线，通过控制字线的电压信号而控制晶体管的开通与关断，从而控制电极板是否接入位线电信号，最终控制电容器的电荷量，实现信息的记录。
半导体存储器常见的结构为：电容器形成于半导体基底上部，电容器与半导体基板之间还形成有介质层，电容器的一电极板通过一贯穿介质层的接触孔(接触孔内填充导电层)与半导体基底内的源区电连接。然而，通过目前工艺形成的接触孔底部开口较小，导致接触孔内导电层与源区的接触面积较小，继而使得导电层与源区的接触电阻较大，影响半导体存储器的电学性能。
发明内容
基于此，本申请针对半导体存储器第一导电层与源区接触电阻较大的技术问题，提出一种半导体存储器及其制备方法。
一种半导体存储器制备方法，包括：
提供半导体基底，所述半导体基底内形成有晶体管结构，各晶体管结构包括相互隔离的源区和漏区；所述半导体基底上形成有第一介质层，所述第一介质层内部形成有位线；
形成接触孔，所述接触孔贯穿所述第一介质层和所述位线，所述接触孔的内壁和所述第一介质层的表面形成有第二介质层，所述接触孔底部的第二介质层与所述源区接触；
利用第一刻蚀剂对所述第二介质层进行第一步刻蚀，去除位于所述接触孔底部和所述第一介质层上表面的第二介质层，保留所述接触孔侧壁的第二介质层；
利用第二刻蚀剂对所述源区进行第二步刻蚀，通过所述接触孔刻蚀掉部分所述源区，所述第二刻蚀剂对所述源区和所述第二介质层的刻蚀选择比大于200:1；
向所述接触孔内填充第一导电层。
上述半导体存储器制备方法，在接触孔内壁以及第一介质层表面形成第二介质层后，进行两步刻蚀工艺。其中，第一步刻蚀工艺主要对第二介质层进行回刻，去除位于接触孔底部和第一介质层上表面的第二介质层，保留接触孔侧壁的第二介质层，形成隔离侧墙，此时，接触孔底部的源区暴露出来。由于第一步刻蚀工艺只要保证位于接触孔底部和第一介质层上表面的第二介质层刻蚀掉，为避免侧壁顶部第二介质层被刻蚀，需要控制刻蚀时间，不能过度刻蚀，因此，第一刻蚀剂主要刻蚀第二介质层，基本不对源区进行刻蚀或源区被刻蚀的量很少。第二步刻蚀工艺主要是通过接触孔对暴露出的源区进行刻蚀，第二刻蚀剂对源区和第二介质层的刻蚀选择比大于200:1，刻蚀选择比值较大，第二刻蚀剂主要刻蚀源区，基本不刻蚀第二介质层，源区被刻蚀后其开口越大，从而减小第一导电层与源区的接触电阻，且在刻蚀源区的过程中，隔离侧墙基本不受影响。在本申请中，通过使用两步刻蚀，并且控制刻蚀选择比，可以在增大源区开口的同时保证隔离侧墙的完整性，提高器件性能。
在其中一个实施例中，所述第一步刻蚀的刻蚀时间为
Figure BDA0002216409730000031
其中，D为第二介质层的厚度，V为第二介质层的平均刻蚀速率，1s≤t′≤2s。
在其中一个实施例中，所述第一步刻蚀为各向异性刻蚀，所述第二步刻蚀为各向同性刻蚀。
在其中一个实施例中，所述第一步刻蚀和所述第二步刻蚀均为干法刻蚀。
在其中一个实施例中，所述第二介质层包括两层氮化硅层和夹设于两层所述氮化硅层之间氧化硅层，所述第一刻蚀剂包括四氟甲烷。
在其中一个实施例中，所述第二步刻蚀的偏置电压和电源功率均小于所述第一步刻蚀的偏置电压和电源功率。
在其中一个实施例中，所述第二步刻蚀的腔体压强小于所述第一步刻蚀的腔体压强。
在其中一个实施例中，所述第二步刻蚀的腔室内的第二刻蚀剂浓度小于所述第一步刻蚀的腔室内的第一刻蚀剂的浓度。
在其中一个实施例中，所述方法还包括：
在所述第一导电层上方形成电容结构，在所述电容结构包括依次叠设的下电极板、电容介质层和上电极板，所述上电极板和所述下电极板通过所述电容介质层隔离，所述下电极板与所述第一导电层电连接。
本申请还涉及一种半导体存储器，包括：
半导体基底，所述半导体基底内形成有晶体管结构，各晶体管结构包括通过隔离结构隔离的源区和漏区；所述半导体基底上形成有第一介质层，所述第一介质层内部形成有位线；
接触孔，贯穿所述第一介质层和所述位线并延伸至所述半导体基底内的源区和隔离结构中，所述接触孔在所述源区中的深度超过10nm；
第一导电层，填充于所述接触孔内，且所述第一导电层与所述位线之间形成有第二介质层。
附图说明
图1a～1c为传统技术中半导体存储器的制备方法相关步骤对应的结构图；
图2为本申请中半导体存储器的制备方法的步骤流程图；
图3a～3e为本申请一实施例中半导体存储器制备方法相关步骤对应的结构图；
图4a～4f为本申请一实施例中形成图3a结构所需各步骤对应的结构图。
标号说明
100半导体基底；110源区；120漏区；130隔离结构；210第一介质层；220位线；230位线接触结构；240第二介质层；250第一导电层；300电容结构；310下电极板；320电容介质层；330上电极板。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
常见的一种半导体存储器结构如图1c所示，晶体管形成于半导体基底100＇内，电容器300＇形成于半导体基底100＇上，电容器300＇与半导体基底100＇之间形成有中间层200＇，便于分布位线220＇，第一导电层250＇贯穿第一中间层200＇，第一导电层250＇的底端与晶体管的源区110＇接触，顶端与电容器的下电极板310＇电连接，从而实现电容器一电极板与晶体管源区的连接。其中，第一导电层250＇两侧还形成有第二介质层以隔离位线220＇和第一导电层250＇。
传统工艺制程中，形成第一导电层250＇的步骤包括：
步骤A：如图1a所示，在第一介质层210＇中填埋位线220后，开设对准源区110＇的接触孔，接触孔贯穿第一介质层210＇和位线220＇，暴露出源区110＇；沉积第二介质层240＇，在接触孔内壁以及第一介质层210＇顶面形成第二介质层240＇；
步骤B：如图1b所示，对第二介质层240＇进行回刻，去除第一介质层210＇顶面和接触孔底部的第二介质层240＇，保留侧壁处的第二介质层，并重新暴露出源区110＇，然后向接触孔中填充第一导电层250＇，第一导电层250＇底部与源区接触，在第一导电层顶部制备电容器300＇，实现电极板310＇与源区的电连接。回刻第二介质层后，暴露出的源区开口较小，第一导电层230＇与源区110＇的接触面积较小，导致第一导电层250＇与源区110＇的接触电阻较大，若通过增加刻蚀时间来增大源区开口，又可能将接触孔侧壁顶部的第二介质层被刻蚀掉，导致中间区域与外围区域侧壁高度不同，影响后续的研磨工艺以及其他制程，继而影响器件性能。
如图2所示为本申请中半导体存储器制备方法的步骤流程图，半导体存储器制备方法具体包括以下步骤：
步骤S210：提供半导体基底，所述半导体基底内形成有晶体管结构，各晶体管结构包括相互隔离的源区和漏区；所述半导体基底上形成有第一介质层，所述第一介质层内部形成有位线；
如图3a所述，提供半导体基底100，半导体基底100内形成有晶体管结构，晶体管结构具有相互隔离的源区110和漏区120，源区110和漏区120具体通过图中的隔离结构130隔离，该隔离结构130可为氧化硅。可以理解的，源区110和漏区120之间形成有栅极，通过栅极控制对应晶体管的通断。半导体基底100上形成有第一介质层210，在第一介质层210内部填埋有位线220，具体的，第一介质层210包括位于位线220下方的底层介质层211和位于位线220上方的顶层介质层212，即位线220夹设于底层介质层211和顶层介质层212之间。可以理解的，位线220与漏区120之间还形成有位线接触结构230，通过位线接触结构230电连接位线220和漏区120。其中，位线220具体可为由下而上叠设的氮化钛层221和金属钨层222。位线接触结构230具体可为单晶硅。
步骤S220：形成接触孔，所述接触孔贯穿所述第一介质层和所述位线，所述接触孔的内壁和所述第一介质层的表面形成有第二介质层，所述接触孔底部的第二介质层与所述源区接触。
接触孔开设于源区110的上方，且接触孔贯穿第一介质层210和位线220，通过接触孔可暴露出源区110，接触孔的内壁和第一介质层210的表面形成有第二介质层240，位于接触孔底部的第二介质层240与源区110接触。
在一实施例中，步骤S210可以分解为以下几个子步骤：
步骤S211：提供半导体基底，所述半导体基底内形成有晶体管结构，各晶体管结构包括相互隔离的源区和漏区。
步骤S212：在所述半导体基底上形底层介质层，刻蚀位于漏区上方的所述底层介质层，形成暴露所述漏区第一沟槽。
如图4a和4b所示，在半导体基底100上形成底层介质层211，在底层介质层211上形成掩膜层，图形化掩膜层形成光刻窗口，通过光刻窗口刻蚀底层介质层211，形成第一沟槽并暴露出漏区120，在一实施例中，在刻蚀底层介质层后，可继续刻蚀部分漏区，即第一沟槽底部延伸至漏区内。
步骤S213：向所述第一沟槽内填充位线接触结构。
如图4c所示，通过淀积工艺淀积位线接触结构230，使位线接触结构230充满第一沟槽，然后利用研磨工艺去除底层介质层211上方多余的位线接触结构，暴露出底层介质层211的上表面。
步骤S214：在基底介质层和位线接触结构上依次形成位线和顶层介质层，所述顶层介质层和底层介质层构成第一介质层。
如图4d所示，在底层介质层211和位线接触结构230上依次沉积位线220和顶层介质层212，顶层介质层212和底层介质层211构成第一介质层210。
进一步的，步骤S220也可以分解为以下几个子步骤：
步骤S221：刻蚀位于源区上方的第一介质层和位线，形成暴露出所述源区的接触孔。
如图4e所示，在第一介质层上形成掩膜，图形化掩膜并形成刻蚀窗口，通过刻蚀窗口依次刻蚀顶层介质层211、位线220和底层介质层212，形成暴露出源区110的接触孔。在一实施例中，为减小电阻，需尽量增大接触孔的孔径，接触孔覆盖源区110以及源漏之间的栅极区域，只要不与漏区120具有交叠区域即可。
步骤S222：在所述接触孔的内壁和第一介质层的表面形成第二介质层。
如图4f所示，通过沉积工艺在所述接触孔的内壁以及第一介质层210的上表面沉积第二介质层240。在一具体实施例中，第二介质层240包括氮化硅层。进一步的，第二介质层240具体为叠设的两层氮化硅层和夹设于两层氮化硅层之间的氧化层，在后期工艺中，夹设于两层氮化硅层之间的氧化硅层会被刻蚀掉，形成空心的氮化硅层结构，以增强隔离作用。
在完成步骤S220后，还包括：
步骤S230：利用第一刻蚀剂对所述第二介质层进行第一步刻蚀，去除位于所述接触孔底部和所述第一介质层上表面的第二介质层，保留所述接触孔侧壁的第二介质层。
如图3b所示，利用第一刻蚀剂对第二介质层240进行第一步刻蚀，去除位于接触孔底部和第一介质层210上表面的第二介质层，保留位于接触孔侧壁的第二介质层240，保留于接触孔侧壁的第二介质层240形成隔离侧墙。由于第一步刻蚀的目的是去除部分第二介质层，因此，可选择对第二介质层具有较好刻蚀速率的刻蚀剂作为第一刻蚀剂，第一刻蚀剂对第二介质层240和源区110的刻蚀选择比可大于或等于8:1，以实现对第二介质层240的快速刻蚀。
在一实施例中，第一步刻蚀的刻蚀时间为
Figure BDA0002216409730000081
其中，D为第二介质层240的厚度，V为第一刻蚀剂对第二介质层240的平均刻蚀速率，1s≤t′≤2s。由于半导体材料不同区域存在差异性，在正常的刻蚀时间内，可能存在部分接触孔底部的第二介质层未刻蚀完全，在本实施例中，在正常的刻蚀时间基础上增加1s～2s的刻蚀时间，能确保第一步刻蚀完全刻蚀掉接触孔底部的第二介质层240，且不会过度刻蚀而使侧壁上的第二介质层被刻蚀掉。需要说明的是，当接触孔底部的第二介质层被刻蚀掉，暴露出半导体基底内的源区110和隔离结构130时，第一刻蚀剂继续向下刻蚀，此时，第一刻蚀剂对隔离结构130和对源区110的刻蚀选择比值较大，第一刻蚀剂对隔离结构130的刻蚀程度大于对源区110的刻蚀程度，因此，在此步骤中，会出现源区110基本未被刻蚀，而隔离结构130受到一定程度的刻蚀。
可以理解的，第一步刻蚀仅进行纵向刻蚀，因此，第一步刻蚀为各向异性刻蚀。进一步的，该各向异性刻蚀具体为干法刻蚀，具体可为深反应离子刻蚀，以形成具有较好深宽比的接触孔。具体的，第二介质层240包括氮化硅，具体可为两层氮化硅层和夹设在两层氮化硅层之间的氧化层，源区110可为单晶硅，在第一步刻蚀中，第一刻蚀剂对氮化硅、氧化硅以及单晶硅的刻蚀速率相近，具体的，氮化硅的刻蚀速率可为90nm/min～100nm/min，氧化硅的刻蚀速率可为80nm/min～90nm/min，单晶硅的刻蚀速率可为70nm/min～80nm/min，第一刻蚀剂具体可为四氟甲烷(CF4)。在第一步刻蚀过程中，需要调节腔室环境并控制气体流量，具体的，CF4的流量范围可为45sccm～55sccm，He的流量范围可为90sccm～110sccm；腔室压强范围可为7mtorr～12mtorr；电源功率范围可为450W～550W；偏置电压范围可为200V～300V，静电卡盘的温度范围可为55℃～65℃。
步骤S240：利用第二刻蚀剂对所述源区进行第二步刻蚀，通过所述接触孔刻蚀掉部分所述源区，所述第二刻蚀剂对所述源区和所述第二介质层的刻蚀选择比大于200:1。
由于在步骤S230中，为确保接触孔侧壁的第二介质层不被刻蚀，基本上当接触孔底部的第二介质层被刻蚀完后便停止第一步刻蚀，因此，在第一步刻蚀中，接触孔底部的源区110基本不被刻蚀或刻蚀程度较小，暴露出源区的开口面积较小，第一导电层填充接触孔后与源区的接触面积较小，导致两者接触电阻较大，影响器件性能。因此，在本申请中，增加第二步刻蚀，选择对源区110和第二介质层240刻蚀选择比大于200:1的刻蚀剂，具体可为259:1。由于第二刻蚀剂对源区110和第二介质层240的刻蚀选择比比值较大，因此在对源区进行刻蚀时，接触孔侧壁的第二介质层不受刻蚀影响，即接触孔侧壁顶部的第二介质层不会被刻蚀掉，同时，源区110受刻蚀形成凹槽，增大源区110的开口面积，从而增大第一导电层与源区110的接触面积，降低接触电阻，提高器件性能。
在一实施例中，第二步刻蚀具体可为各向同性刻蚀，各向同性刻蚀除对源区110进行纵向刻蚀外，还对源区110进行横向刻蚀，进一步增大源区110开口面积。同时，进行各向同性刻蚀，源区开口圆滑，第一导电层与源区的接触面相对圆滑，可进一步提高存储器的电性性能。在一实施例中，各向同性刻蚀也为干法刻蚀，具体的，源区110包括单晶硅，第二刻蚀剂包括氯气(Cl2)。相对于第一步刻蚀的腔室环境，第二步刻蚀的腔室环境需进行一定的调整，一方面，第二步刻蚀的偏置电压和电源功率均小于第一步刻蚀的偏置电压和电源功率。由于第一步刻蚀是各向异性刻蚀，仅垂直向下进行纵向刻蚀，因此偏置电压和电源功率均较大，以增大入射离子的向下轰击速度，而第二步为各向同性刻蚀，通过减小偏置电压和电源功率，使得入射离子向下轰击的速度减小，让入射离子缓慢下降，增加对侧壁的刻蚀，实现上述各向异性刻蚀。另一方面，第二步刻蚀的腔体压强也小于第一步刻蚀的腔体压强，降低腔室压强，有利于进一步提高第二刻蚀剂对源区110和第二介质层240的刻蚀选择比。同时，第二步刻蚀中，第二刻蚀剂的流量减小，惰性气体的流量增大，刻蚀剂的浓度降低，也有利于实现上述各向同性刻蚀。具体的，在第二步刻蚀中，Cl2的气体流量范围为25sccm～35sccm，Ar的气体流量范围可为180sccm～220sccm；腔室压强范围可为4mtorr～10mtorr；电源功率范围可为200W～300W，偏置电压范围可为0V～50V；静电卡盘的温度范围可为55℃～65℃。进一步的，通过接触孔暴露出隔离结构130和源区110时，第二刻蚀剂对源区110和对隔离结构130的刻蚀选择比值较大，第二刻蚀剂对源区110刻蚀程度大于对隔离结构130的刻蚀程度，隔离结构130能阻挡源区开口延伸至漏区120，避免源漏短接。同时，在第一步刻蚀中，隔离结构130的刻蚀程度大于源区110的刻蚀程度，在第二步刻蚀中，隔离结构130的刻蚀程度小于源区110的刻蚀程度，结合第一步刻蚀和第二步刻蚀，能够在半导体基底内形成一较圆滑的开口，使后期填充的第一导电层250底部接触面较为圆滑。
进一步的，关于第二步刻蚀时间的控制，需根据不同器件的尺寸进行选择，具体可选择多个刻蚀样品进行电性测试，以电性性能最好的样品对应的第二步刻蚀时间作为最佳的第二步刻蚀时间。
步骤S250：向所述接触孔内填充第一导电层。
如图3d所示，在接触孔内填充第一导电层250，第一导电层250填满接触孔。在具体的工艺制程中，可通过沉积工艺沉积第一导电层，然后通过研磨工艺去除第一介质层顶面的第一导电层，只保留接触孔内的第一导电层。由于源区110开口面积较大，第一导电层250与源区110的接触面积较大，从而降低两者的接触电阻。
在一实施例中，当完成上述步骤S250后，还包括：
步骤S260：在所述第一导电层上方形成电容结构，在所述电容结构包括依次叠设的下电极板、电容介质层和上电极板，所述上电极板和所述下电极板通过所述电容介质层隔离，所述下电极板与所述第一导电层电连接。
如图3e所示，每个接触孔内均填充有一个第一导电层250，在各第一导电层250上方形成对应的电容结构300，电容结构300包括依次叠设的下电极板310、电容介质层320和上电极板330，上电极板330和下电极板310通过电容介质层隔离，其中，下电极板310与第一导电层250电连接，通过第一导电层250，可实现下电极板310与晶体管源区110的电连接，当晶体管打开时，源区110与漏区120导通，下电极板310便可获取位线220的电信号，实现信号的记录。
为了体现源区开口面积对器件电性性能的影响，进行四组实验，第一组的源区刻蚀深度为12nm，第二组的源区刻蚀深度为18nm，第三组的源区刻蚀深度为25nm，第四组的源区刻蚀深度为30nm。测试表明，相比于第一组数据，第四组的晶体管截至饱和电流(IDS)上升约7％，存储器的电阻(RC电阻)下降约20％，存储器的电性性能显著提高。
本申请还涉及一种半导体存储器，如图3d所示，该半导体存储器包括半导体基底100，半导体基底100内形成有晶体管结构，各晶体管结构包括通过隔离结构130隔离的源区110和漏区120。导体基底100上形成有第一介质层210，所述第一介质层210内部形成有位线220，具体的，第一介质层210包括位于位线220下方的底层介质层211和位于位线220上方的顶层介质层212，即位线220夹设于底层介质层211和顶层介质层212之间。还包括贯穿第一介质层210和位线220并延伸至半导体基底100内的源区110和隔离结构130中的接触孔，接触孔在所述源区中的深度超过10nm，具体范围可为10nm～30nm。接触孔内填充有第一导电层250，且第一导电层250与位线220之间形成有第二介质层240。半导体存储器中进一步的具体结构可参考上文介绍，在此不再赘述。
上述半导体存储器，由于接触孔延伸至源区内且其延伸深度超过10nm，即接触孔在源区内的开口较大，使得第一导电层与源区的接触面积较大，能降低两者之间的接触电阻，提高器件电性性能。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。需要说明的是，附图所示的结构仅作为一种结构示意图，附图中的尺寸关系并不代表实际结构的尺寸关系。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体存储器制备方法，其特征在于，包括：
提供半导体基底，所述半导体基底内形成有晶体管结构，各晶体管结构包括相互隔离的源区和漏区；所述半导体基底上形成有第一介质层，所述第一介质层内部形成有位线；
形成接触孔，所述接触孔贯穿所述第一介质层和所述位线，所述接触孔的内壁和所述第一介质层的表面形成有第二介质层，所述接触孔底部的第二介质层与所述源区接触；
利用第一刻蚀剂对所述第二介质层进行第一步刻蚀，去除位于所述接触孔底部和所述第一介质层上表面的第二介质层，保留所述接触孔侧壁的第二介质层；
利用第二刻蚀剂对所述源区进行第二步刻蚀，通过所述接触孔刻蚀掉部分所述源区，所述第二刻蚀剂对所述源区和所述第二介质层的刻蚀选择比大于200:1；
向所述接触孔内填充第一导电层。
2.如权利要求1所述的制备方法，其特征在于，所述第一步刻蚀的刻蚀时间为
Figure FDA0002216409720000011
其中，D为第二介质层的厚度，V为第二介质层的平均刻蚀速率，1s≤t′≤2s。
3.如权利要求1所述的制备方法，其特征在于，所述第一步刻蚀为各向异性刻蚀，所述第二步刻蚀为各向同性刻蚀。
4.如权利要求3所述的制备方法，其特征在于，所述第一步刻蚀和所述第二步刻蚀均为干法刻蚀。
5.如权利要求4所述的制备方法，其特征在于，所述第二介质层包括两层氮化硅层和夹设于两层所述氮化硅层之间氧化硅层，所述第一刻蚀剂包括四氟甲烷。
6.如权利要求4所述的制备方法，其特征在于，所述第二步刻蚀的偏置电压和电源功率均小于所述第一步刻蚀的偏置电压和电源功率。
7.如权利要求4所述的制备方法，其特征在于，所述第二步刻蚀的腔体压强小于所述第一步刻蚀的腔体压强。
8.如权利要求4所述的制备方法，其特征在于，所述第二步刻蚀的腔室内的第二刻蚀剂浓度小于所述第一步刻蚀的腔室内的第一刻蚀剂的浓度。
9.如权利要求1所述的制备方法，其特征在于，所述方法还包括：
在所述第一导电层上方形成电容结构，在所述电容结构包括依次叠设的下电极板、电容介质层和上电极板，所述上电极板和所述下电极板通过所述电容介质层隔离，所述下电极板与所述第一导电层电连接。
10.一种半导体存储器，其特征在于，包括：
半导体基底，所述半导体基底内形成有晶体管结构，各晶体管结构包括通过隔离结构隔离的源区和漏区；所述半导体基底上形成有第一介质层，所述第一介质层内部形成有位线；
接触孔，贯穿所述第一介质层和所述位线并延伸至所述半导体基底内的源区和隔离结构中，所述接触孔在所述源区中的深度超过10nm；
第一导电层，填充于所述接触孔内，且所述第一导电层与所述位线之间形成有第二介质层。
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