KR20080109281A - 반도체 장치 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치를 제공한다. 이 장치는 반도체 기판 상의 트렌치를 포함하는 제 2 층간 절연막, 트렌치의 양측벽과 이격된 제 2 도전 패턴, 및 제 2 도전 패턴의 양측벽 및 상부면 상에 배치되어, 제 2 층간 절연막과 제 2 도전 패턴 사이에 에어갭(air gap)을 정의하는 캡핑막을 포함한다.
구리, 전기 도금, 무전해 증착
Description
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제 2 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 배선들을 갖는 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치의 디자인 룰(design rule)이 감소할수록 신호 지연 시간(signal delay time)이 급격히 증가할 수 있다. 반도체 장치의 동작 속도를 증가시키는 데 신호 지연 시간의 급격한 증가는 장애 요인으로 작용할 수 있다. 지연 시간에는 게이트 지연 시간과 배선 지연 시간이 있는 데, 배선 지연 시간이 차지하는 비중이 디자인 룰의 감소와 함께 증가하고 있다.
배선 지연 시간을 감소시키기 위해, 배선 저항을 낮추거나 배선들 사이의 정전 용량을 감소시켜야 한다. 이에 따라, 배선들 사이의 정전 용량을 감소시키기 위해서, 저유전 물질로 절연막을 형성하는 시도가 이루어지고 있다.
배선 저항을 낮추기 위해, 비저항이 낮은 구리 배선이 사용될 수 있다. 구리 배선을 형성하기 위해서 다마신(damascene) 공정이 사용될 수 있다. 또한, 구리 배선의 신뢰성을 향상시키려는 시도가 있다.
본 발명의 이루고자 하는 기술적 과제는 배선 지연 시간을 감소시키고 배선의 신뢰성을 향상 시키는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치를 제공한다. 이 장치는 반도체 기판 상의 트렌치를 포함하는 층간 절연막; 상기 트렌치 내에, 상기 트렌치의 양측벽과 이격된 도전 패턴; 및 상기 도전 패턴의 양측벽 및 상부면 상에 배치되어, 상기 층간 절연막과 상기 도전 패턴 사이에 에어갭(air gap)을 정의하는 캡핑막을 포함한다.
본 발명의 실시예들에 따르면, 상기 도전 패턴은 구리를 포함할 수 있다. 상기 캡핑막은 코발트(Co)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 기판과 상기 층간 절연막 사이에 개재된 하부 층간 절연막; 상기 하부 층간 절연막을 관통하고 상기 도전 패턴과 전기적으로 연결되는 하부 도전 패턴; 및 상기 도전 패턴과 하부 도전 패턴 사이에 개재된 베리어막이 더 포함될 수 있다. 상기 하부 도전 패턴은 구리를 포함할 수 있고, 상기 베리어막은 코발트(Co)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 트렌치를 포함하는 층간 절연막을 형성하고; 상기 트렌치 내에, 상기 트렌치의 양측벽과 이격된 도전 패턴을 형성하고; 그리고 상기 도전 패턴의 양측벽 및 상부면 상에 상기 층간 절연막과 상기 도전 패턴 사이에 에어갭(air gap)을 정의하는 캡핑막을 형성할 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 도전 패턴은 구리를 포함할 수 있다. 상기 캡핑막은 코발트(Co)를 포함할 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 도전 패턴을 형성하는 것은: 상기 트렌치의 양측벽에 스페이서를 형성하고; 도전막을 형성하여 상기 스페이서를 갖는 트렌치를 채우고; 그리고 상기 스페이서를 제거하는 것을 포함할 수 있다. 상기 제 도전막의 형성 공정은 무전해 증착 공정일 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 반도체 기판 상에 하부 층간 절연막을 형성하고; 상기 하부 층간 절연막을 관통하는 하부 도전 패턴을 형성하고; 그리고 상기 하부 도전 패턴 상에 베리어막을 형성하는 것을 더 포함할 수 있다. 상기 트렌치를 포함하는 층간 절연막을 형성하는 것은: 상기 하부 도전 패턴 상에 층간 절연막을 형성하고; 그리고 상기 층간 절연막을 패터닝하여 상기 하부 도전 패턴을 노출하는 트렌치를 형성하는 것을 포함할 수 있다. 상기 하부 도전 패턴은 구리를 포함할 수 있다. 상기 베리어막의 형성 공정은 무전해 증착 공정일 수 있다. 상기 베리어막은 코발트를 포함할 수 있다.
본 발명의 제 2 실시예를 따르면, 상기 도전 패턴을 형성하는 것은: 상기 트렌치 양측벽에 스페이서를 형성하고; 도전막을 형성하여 상기 스페이서를 갖는 트렌치를 채우고; 상기 도전막 및 상기 스페이서를 평탄화하고; 그리고 상기 평탄화된 스페이서를 제거하는 것을 포함할 수 있다.
본 발명의 제 2 실시예를 따르면, 상기 도전막의 형성 공정은 전기 도금 공정일 수 있다. 상기 평탄화 공정은 화학적 기계적 연마 공정일 수 있다.
본 발명의 제 2 실시예를 따르면, 상기 반도체 기판 상에 하부 층간 절연막을 형성하고; 상기 하부 층간 절연막을 관통하는 하부 도전 패턴을 형성하고; 그리고 상기 하부 도전 패턴 상에 베리어막을 형성하는 것을 더 포함할 수 있다. 상기 트렌치를 포함하는 층간 절연막을 형성하는 것은: 상기 하부 도전 패턴 상에 층간 절연막을 형성하고; 그리고 상기 층간 절연막을 패터닝하여 상기 하부 도전 패턴을 노출하는 트렌치를 형성하는 것을 포함할 수 있다. 상기 하부 도전 패턴은 구리를 포함할 수 있다. 상기 베리어막의 형성 공정은 무전해 증착 공정일 수 있다. 상기 베리어막은 코발트를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다 른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
반도체 기판(100) 상에 제 1 층간 절연막(110)이 있다. 제 1 도전 패턴들(112)은 상기 제 1 층간 절연막(110)을 관통한다. 상기 제 1 도전 패턴들(112)은 구리를 포함할 수 있다. 상기 제 1 도전 패턴들(112)은 구리의 이동을 방지하는 베리어막(barrier layer), 구리의 성장을 위한 시드막(seed layer) 및 상기 시드막으로부터 성장된 구리막을 포함할 수 있다. 상기 제 1 도전 패턴들(112)은 비아 콘택일 수 있다.
상기 제 1 도전 패턴들(112)의 상부면을 노출하는 트렌치들(122)을 포함하는 제 2 층간 절연막(120)이 있다. 상기 트렌치들(122) 내이고, 상기 제 1 도전 패턴 들(112) 상에 제 2 도전 패턴들(126)이 있다. 상기 제 2 도전 패턴(126)은 상기 트렌치(122)의 양측벽과 이격되어 있다. 상기 제 2 도전 패턴들(126)은 구리를 포함 할 수 있고, 상기 제 2 도전 패턴들(126)은 무전해 증착 공정을 수행하여 형성될 수 있다. 상기 제 1 도전 패턴(112)과 상기 제 2 도전 패턴(126) 사이에 베리어막(124)이 개재될 수 있다. 상기 베리어막(124)은 코발트를 포함한 막일 수 있다. 상기 제 2 도전 패턴들(126)은 제 2 층간 절연막(120) 보다 낮은 상부면을 가질 수 있다. 상기 제 1 층간 절연막(110)과 상기 제 2 층간 절연막(120) 사이에 식각 정지막(111)이 개재될 수 있다.
캡핑막(128)은 상기 제 2 도전 패턴(126)의 양측벽 및 상부면 상에 배치되어, 상기 제 2 층간 절연막(120)과 상기 제 2 도전 패턴(126) 사이에 에어갭(air gap, AG)을 정의한다. 상기 캡핑막(128)은 코발트를 포함할 수 있다. 예를 들면, 상기 캡핑막(128)은 순수한 코발트 또는 인, 붕소, 텅스텐, 망간, 또는 몰리브덴을 포함한 코발트 합금으로 형성될 수 있다. 또한, 상기 캡핑막(128)은 순수한 코발트와 상기 코발트 합금의 이중층 또는 다중층으로 형성될 수 있다. 상기 캡핑막(128)은 무전해 증착 공정을 수행하여 형성될 수 있다. 상기 캡핑막(128)의 두깨는 10Å 내지 1000Å일 수 있다.
제 3 층간 절연막(130)은 상기 제 2 층간 절연막(120), 상기 제 2 도전 패턴(126) 상부면 상의 캡핑막(128)을 덮는다. 상기 제 3 층간 절연막(130)은 유동성이 적은 절연막일 수 있다. 상기 제 3 층간 절연막(130)이 유동성이 좋은 절연막이라도 상기 제 2 층간 절연막(120)과 상기 제 2 도전 패턴(126) 사이에 에어갭(air gap, AG)은 잔존할 수 있다.
본 발명의 실시예를 따르면, 금속 배선들 사이에 저유전 물질인 에어 갭이 존재하므로, 금속 배선들 사이의 정전 용량이 감소될 수 있다. 이에 따라, 배선 지연 시간이 감소될 수 있다. 게다가, 금속 배선이 층간 절연막과 접촉되는 부분이 있는 경우에도 상기 캡핑막(128)으로 인하여 금속 배선의 특성 열화가 억제되어 금속 배선의 신뢰성이 향상될 수 있다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 제 1 층간 절연막(110)이 형성될 수 있다. 상기 제 1 층간 절연막(110)을 관통하는 제 1 도전 패턴들(112)이 형성될 수 있다. 상기 제 1 도전 패턴들(112)은 구리로 형성될 수 있다. 상기 제 1 도전 패턴들(112)은 구리의 이동을 방지하는 베리어막(barrier layer), 구리의 성장을 위한 시드막(seed layer) 및 상기 시드막으로부터 성장된 구리막을 포함할 수 있다. 상기 제 1 도전 패턴들(112)은 비아 콘택일 수 있다.
상기 제 1 도전 패턴들(112)을 갖는 반도체 기판(100) 상에 식각 정지막(111)이 형성될 수 있다. 상기 식각 정지막(111)은 실리콘 질화막일 수 있다. 상기 식각 정지막(111) 상에 제 2 층간 절연막(120)을 형성한다. 상기 제 2 층간 절연막(120)을 패터닝하여 상기 제 1 도전 패턴들(112)을 노출하는 트렌치들(122)을 형성한다.
도 2b를 참조하면, 상기 트렌치들(122)의 바닥 상에 베리어막(124)이 형성될 수 있다. 상기 베리어막(124)은 코발트를 포함할 수 있다. 예를 들면, 상기 베리어막(124)은 순수한 코발트 또는 인, 붕소, 텅스텐, 망간, 또는 몰리브덴을 포함한 코발트 합금으로 형성될 수 있다. 또한, 상기 베리어막(124)은 순수한 코발트와 상기 코발트 합금의 이중층 또는 다중층으로 형성될 수 있다. 상기 베리어막(124)의 형성 공정은 무전해 증착 공정일 수 있다. 상기 베리어막(124)은 10Å 내지 1000Å의 두께로 형성될 수 있다.
도 2c를 참조하면, 상기 베리어막(124)이 형성된 반도체 기판(100) 상에 스페이서막을 콘포말하게 형성한다. 상기 스페이서막은 상기 제 2 층간 절연막(120) 및 제 2 도전 패턴(126)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 스페이서막을 상기 제 2 층간 절연막(120)이 노출될 때가지 이방성 식각하여 상기 트렌치들(122)의 양측벽에 스페이서(125)를 형성한다.
제 2 도전막을 형성하여 상기 스페이서(125)를 갖는 트렌치들(122)을 채워 제 2 도전 패턴들(126)을 형성한다. 상기 제 2 도전막은 구리를 포함할 수 있다. 상기 제 2 도전막의 형성 공정은 무전해 증착 공정일 수 있다. 상기 제 2 도전 패턴들(126)은 상기 스페이서(125)의 양측벽을 따라 형성될 수 있다. 상기 제 2 도전 패턴들(126)은 제 2 층간 절연막(120) 보다 낮은 상부면을 가질 수 있다.
도 2d를 참조하면, 상기 스페이서(125)를 제거하여 상기 제 2 도전 패턴(126)의 양측벽을 노출한다. 상기 제거 공정은 습식 식각 공정일 수 있다. 상기 제 2 도전 패턴(126)은 금속 배선일 수 있다.
도 2e를 참조하면, 상기 제 2 도전 패턴(126)의 양측벽 및 상부면 상에 도 1를 참조하여 설명된 캡핑막(128)이 형성된다. 상기 캡핑막(128)은 코발트를 포함할 수 있다. 예를 들면, 상기 캡핑막(128)은 순수한 코발트 또는 인, 붕소, 텅스텐, 망간, 또는 몰리브덴을 포함한 코발트 합금으로 형성될 수 있다. 또한, 상기 캡핑막(128)은 순수한 코발트와 상기 코발트 합금의 이중층 또는 다중층으로 형성될 수 있다. 상기 캡핑막(128)의 형성 공정은 무전해 증착 공정일 수 있다. 상기 캡핑막(128)은 10Å 내지 1000Å의 두께로 형성될 수 있다.
상기 캡핑막(128)은 제 2 층간 절연막(120)의 측벽으로부터 이격되어 형성됨으로써 상기 제 2 층간 절연막(120)과 상기 제 2 도전 패턴(126) 사이에 에어갭(air gap, AG)이 형성된다.
한편, 상기 캡핑막(128) 상에 실리콘을 형성한 후, 열처리하여 코발트 실리사이드가 형성될 수 있다. 또한, 상기 캡핑막(128)을 형성한 후, 질화처리하여 상기 캡핑막(128) 상에 질화막이 형성될 수 있다. 상기 열처리 공정 및 상기 질화 공정은 급속 열처리 공정, UHV 챔버를 이용한 열처리 공정, 또는 자연적인 대류 및 전도에 의한 열처리 방식을 포함할 수 있다. 상기 열처리 온도는 100℃ 내지 1500℃일 수 있다. 상기 UHV 챔버를 사용하는 경우, 상기 챔버의 압력은 10-8Torr 내지 5 atm일 수 있다. 구리를 포함하는 상기 제 2 도전막의 형성 공정, 상기 스페이서의 제거 공정, 및 상기 캡핑막(128)의 형성 공정이 동일 설비 내에서 질소를 포함하는 분위기 가스 하에서 수행됨에 따라 구리의 산화가 근본적으로 억제할 수 있다.
상기 제 2 층간 절연막(120) 상에 도 1를 참조하여 설명된, 제 3 층간 절연막(130)을 형성하여 상기 캡핑막(128)을 갖는 반도체 기판(100)을 덮는다. 상기 제 3 층간 절연막(130)은 유동성이 낮은 절연막일 수 있다. 이와 달리, 상기 제 3 층간 절연막(130)이 유동성이 높은 절연막인 경우라도 상기 에어갭(AG)의 종횡비가 크므로 상기 에어갭(AG)의 일부는 잔존할 수 있다.
본 발명의 제 1 실시예에 따르면, 금속 배선들 사이에 저유전 물질인 에어 갭이 존재하므로, 금속 배선들 사이의 정전 용량이 감소될 수 있다. 이에 따라, 배선 지연 시간이 감소될 수 있다. 게다가, 금속 배선이 층간 절연막과 접촉되는 부분이 있는 경우에도 상기 캡핑막(128)으로 인하여 금속 배선의 특성 열화가 억제되어 금속 배선의 신뢰성이 향상될 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
반도체 기판(200) 상에 제 1 층간 절연막(210)이 있다. 제 1 도전 패턴들(212)은 상기 제 1 층간 절연막(210)을 관통한다. 상기 제 1 도전 패턴들(212)은 구리를 포함할 수 있다. 상기 제 1 도전 패턴들(212)은 구리의 이동을 방지하는 베리어막(barrier layer), 구리의 성장을 위한 시드막(seed layer) 및 상기 시드막으로부터 성장된 구리막을 포함할 수 있다. 상기 제 1 도전 패턴들(212)은 비아 콘택일 수 있다.
상기 제 1 도전 패턴들(212)의 상부면을 노출하는 트렌치들(222)이 있다. 제 2 층간 절연막(220)은 상기 트렌치들(222)을 포함한다. 상기 트렌치(222) 내이고, 상기 노출된 제 1 도전 패턴(212) 상에 제 2 도전 패턴(226)이 있다. 상기 제 2 도전 패턴(226)은 상기 트렌치(222)의 양측벽과 이격되어 있다. 상기 제 2 도전 패 턴(226)은 무전해 증착 공정을 수행하여 형성된 구리를 포함할 수 있다. 상기 제 1 도전 패턴(212)과 상기 제 2 도전 패턴(226) 사이에 베리어막(224)이 개재될 수 있다. 상기 베리어막(224)은 코발트를 포함한 막일 수 있다. 상기 제 2 도전 패턴(226) 및 상기 제 2 층간 절연막(220)의 상부면은 공면(coplanar surface)을 이룰수 있다. 본 발명의 제 1 실시예와 달리, 상기 제 2 도전 패턴(226)은 균일한 상부면을 갖는다.
캡핑막(228)은 상기 제 2 도전 패턴(226)의 양측벽 및 상부면 상에 배치되어, 상기 제 2 층간 절연막(220)과 상기 제 2 도전 패턴(226) 사이에 에어갭(air gap, AG)을 정의한다. 상기 캡핑막(228)은 코발트를 포함할 수 있다. 예를 들면, 상기 캡핑막(228)은 순수한 코발트 또는 인, 붕소, 텅스텐, 망간, 또는 몰리브덴을 포함한 코발트 합금으로 형성될 수 있다. 또한, 상기 캡핑막(228)은 순수한 코발트와 상기 코발트 합금의 이중층 또는 다중층으로 형성될 수 있다. 상기 캡핑막(228)은 무전해 증착 공정을 수행하여 형성될 수 있다. 상기 캡핑막(228)의 두깨는 10Å 내지 1000Å일 수 있다.
제 3 층간 절연막(230)은 상기 제 2 층간 절연막(220) 및 상기 제 2 도전 패턴(226) 상부면 상의 캡핑막(228)을 덮는다. 상기 제 3 층간 절연막(230)은 유동성이 적은 절연막일 수 있다. 상기 제 3 층간 절연막(230)이 유동성이 좋은 절연막이라도 상기 제 2 층간 절연막(220)과 상기 제 2 도전 패턴(226) 사이에 에어갭(air gap, AG)은 잔존할 수 있다.
도 4a 내지 도 4e는 본 발명의 제 2 실시예에 따른 반도체 장치의 형성 방법 을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체 기판(200) 상에 제 1 층간 절연막(210)이 형성될 수 있다. 상기 제 1 층간 절연막(210)을 관통하는 제 1 도전 패턴들(212)이 형성될 수 있다. 상기 제 1 도전 패턴들(212)은 구리로 형성될 수 있다. 상기 제 1 도전 패턴들(212)은 구리의 이동을 방지하는 베리어막(barrier layer), 구리의 성장을 위한 시드막(seed layer) 및 상기 시드막으로부터 성장된 구리막을 포함할 수 있다. 상기 제 1 도전 패턴들(212)은 비아 콘택이 수 있다.
상기 제 1 도전 패턴들(212)을 갖는 반도체 기판(200) 상에 식각 정지막(211)이 형성될 수 있다. 상기 식각 정지막(211)은 실리콘 질화막일 수 있다. 상기 식각 정지막(211) 상에 제 2 층간 절연막(220)을 형성한다. 상기 제 2 층간 절연막(220)을 패터닝하여 상기 제 1 도전 패턴들(212)을 노출하는 트렌치들(222)을 형성한다.
도 4b를 참조하면, 상기 트렌치들(222)의 바닥 상에 베리어막(224)이 형성될 수 있다. 상기 베리어막(224)은 코발트를 포함할 수 있다. 예를 들면, 상기 베리어막(224)은 순수한 코발트 또는 인, 붕소, 텅스텐, 망간, 또는 몰리브덴을 포함한 코발트 합금으로 형성될 수 있다. 또한, 상기 베리어막(224)은 순수한 코발트와 상기 코발트 합금의 이중층 또는 다중층으로 형성될 수 있다. 상기 베리어막(224)의 형성 공정은 무전해 증착 공정일 수 있다. 상기 베리어막(224)은 10Å 내지 1000Å의 두께로 형성될 수 있다.
도 4c를 참조하면, 상기 베리어막(224)이 형성된 반도체 기판(200) 상에 스 페이서막이 콘포말하게 형성된다. 상기 스페이서막은 상기 제 2 층간 절연막(220) 및 제 2 도전 패턴(226)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 스페이서막을 상기 제 2 층간 절연막(220)이 노출될 때가지 이방성 식각하여 상기 트렌치들(222)의 양측벽에 스페이서(225)가 형성된다.
도 4d를 참조하면, 제 2 도전막을 형성하여 상기 스페이서(225)를 갖는 트렌치들(122)을 채운다. 상기 제 2 도전막은 구리를 포함할 수 있다. 상기 제 2 도전막의 형성 공정은 전기 증착 공정일 수 있다.
상기 제 2 도전막 및 상기 스페이서(225)를 평탄화하여 상기 제 2 도전 패턴(226) 및 상기 스페이서 패턴(225a)이 형성된다. 상기 제 2 층간 절연막(220)도 평탄화된다. 상기 제 2 도전 패턴(226), 상기 스페이서 패턴(225a), 및 상기 평탄화된 제 2 층간 절연막(220)의 상부면은 공면(coplanar surface)을 이룰수 있다.
도 4e를 참조하면, 상기 스페이서 패턴(225a)을 제거하여 상기 제 2 도전 패턴(226)의 양측벽을 노출한다. 상기 제거 공정은 습식 식각 공정일 수 있다. 상기 제 2 도전 패턴(226)은 금속 배선일 수 있다.
도 4f를 참조하면, 상기 제 2 도전 패턴(226)의 양측벽 및 상부면 상에 캡핑막(228)이 형성된다. 상기 캡핑막(228)은 코발트를 포함할 수 있다. 예를 들면, 상기 캡핑막(228)은 순수한 코발트 또는 인, 붕소, 텅스텐, 망간, 또는 몰리브덴을 포함한 코발트 합금으로 형성될 수 있다. 또한, 상기 캡핑막(228)은 순수한 코발트와 상기 코발트 합금의 이중층 또는 다중층으로 형성될 수 있다. 상기 캡핑막(228)의 형성 공정은 무전해 증착 공정일 수 있다. 상기 캡핑막(228)은 10Å 내지 1000 Å의 두께로 형성될 수 있다.
상기 캡핑막(228)은 제 2 층간 절연막(220)의 측벽으로부터 이격되어 형성됨으로써 상기 제 2 층간 절연막(220)과 상기 제 2 도전 패턴(226) 사이에 에어갭(air gap, AG)이 형성된다.
한편, 상기 캡핑막(228) 상에 실리콘을 형성한 후, 열처리하여 코발트 실리사이드가 형성될 수 있다. 또한, 상기 캡핑막(228)을 형성한 후, 질화처리하여 상기 캡핑막(228) 상에 질화막이 형성될 수 있다. 상기 열처리 공정 및 상기 질화 공정은 급속 열처리 공정, UHV 챔버를 이용한 열처리 공정, 또는 자연적인 대류 및 전도에 의한 열처리 방식을 포함할 수 있다. 상기 열처리 온도는 100℃ 내지 1500℃일 수 있다. 상기 UHV 챔버를 사용하는 경우, 상기 챔버의 압력은 10-8Torr 내지 5 atm일 수 있다. 구리를 포함하는 상기 제 2 도전막의 형성 공정, 상기 스페이서의 제거 공정, 및 상기 캡핑막(228)의 형성 공정이 동일 설비 내에서 질소를 포함하는 분위기 가스 하에서 수행됨에 따라 구리의 산화가 근본적으로 억제할 수 있다.
상기 제 2 층간 절연막(220) 상에 도 3을 참조하여 설명된 제 3 층간 절연막(230)을 형성하여 상기 캡핑막(228)을 갖는 반도체 기판(200)을 덮는다. 상기 제 3 층간 절연막(230)은 유동성이 낮은 절연막일 수 있다. 이와 달리, 상기 제 3 층간 절연막(230)이 유동성이 높은 절연막인 경우라도 상기 에어갭(AG)의 종횡비가 크므로 상기 에어갭(AG)의 일부는 잔존할 수 있다.
본 발명의 제 1 실시예와 달리, 평탄화 공정을 수행하여 상기 제 2 도전 패턴(226)은 균일한 상부면을 가질 수 있다. 이에 따라, 상기 캡핑막(228)을 형성하는 공정, 상기 캡핑막(228)에 실리사이드를 형성하는 공정, 또는/및 상기 제 3 층간 절연막(230)을 관통하는 배선 구조체를 형성 공정을 수행하는 것이 용이할 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 금속 배선들 사이의 정전 용량이 감소될 수 있다. 이에 따라, 배선 지연 시간이 감소될 수 있다. 게다가, 금속 배선이 층간 절연막과 접촉되는 부분이 있는 경우에도 캡핑막으로 인하여 금속 배선의 특성 열화가 억제되어 금속 배선의 신뢰성이 향상될 수 있다.
Claims (17)
- 반도체 기판 상의 트렌치를 포함하는 층간 절연막;상기 트렌치 내에, 상기 트렌치의 양측벽과 이격된 도전 패턴; 및상기 도전 패턴의 양측벽 및 상부면 상에 배치되어, 상기 층간 절연막과 상기 도전 패턴 사이에 에어갭(air gap)을 정의하는 캡핑막을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 도전 패턴은 구리를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 캡핑막은 코발트(Co)를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 반도체 기판과 상기 층간 절연막 사이에 개재된 하부 층간 절연막;상기 하부 층간 절연막을 관통하고 상기 도전 패턴과 전기적으로 연결되는 하부 도전 패턴; 및상기 도전 패턴과 하부 도전 패턴 사이에 개재된 베리어막을 더 포함하는 반도체 장치.
- 제 4 항에 있어서,상기 하부 도전 패턴은 구리를 포함하고, 상기 베리어막은 코발트(Co)를 포함하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 트렌치를 포함하는 층간 절연막을 형성하고;상기 트렌치 내에, 상기 트렌치의 양측벽과 이격된 도전 패턴을 형성하고; 그리고상기 도전 패턴의 양측벽 및 상부면 상에 상기 층간 절연막과 상기 도전 패턴 사이에 에어갭(air gap)을 정의하는 캡핑막을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
- 제 6 항에 있어서,상기 도전 패턴은 구리를 포함하는 반도체 장치의 형성 방법.
- 제 6 항에 있어서,상기 캡핑막은 코발트(Co)를 포함하는 반도체 장치의 형성 방법.
- 제 6 항에 있어서,상기 도전 패턴을 형성하는 것은:상기 트렌치의 양측벽에 스페이서를 형성하고;도전막을 형성하여 상기 스페이서를 갖는 트렌치를 채우고; 그리고상기 스페이서를 제거하는 것을 포함하는 반도체 장치의 형성 방법.
- 제 9 항에 있어서,상기 도전막의 형성 공정은 무전해 증착 공정인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 6 항에 있어서,상기 도전 패턴을 형성하는 것은:상기 트렌치 양측벽에 스페이서를 형성하고;도전막을 형성하여 상기 스페이서를 갖는 트렌치를 채우고;상기 도전막 및 상기 스페이서를 평탄화하고; 그리고상기 평탄화된 스페이서를 제거하는 것을 포함하는 반도체 장치의 형성 방법.
- 제 11 항에 있어서,상기 도전막의 형성 공정은 전기 도금 공정인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 11 항에 있어서,상기 평탄화 공정은 화학적 기계적 연마 공정인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 6 항에 있어서,상기 반도체 기판 상에 하부 층간 절연막을 형성하고;상기 하부 층간 절연막을 관통하는 하부 도전 패턴을 형성하고; 그리고상기 하부 도전 패턴 상에 베리어막을 형성하는 것을 더 포함하되,상기 트렌치를 포함하는 층간 절연막을 형성하는 것은:상기 하부 도전 패턴 상에 층간 절연막을 형성하고; 그리고상기 층간 절연막을 패터닝하여 상기 하부 도전 패턴을 노출하는 트렌치를 형성하는 것을 포함하는 반도체 장치의 형성 방법.
- 제 14 항에 있어서,상기 하부 도전 패턴은 구리를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 14 항에 있어서,상기 베리어막의 형성 공정은 무전해 증착 공정인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 14 항에 있어서,상기 베리어막은 코발트를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |