KR20150007637A - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 제1도전패턴을 포함하는 복수의 도전구조물을 형성하는 단계; 상기 도전구조물 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 도전구조물 사이에 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부에 리세스되는 제2도전패턴을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 에어갭에 의해 분리되며 상기 제2도전패턴의 측벽 및 상부 표면을 덮는 제3도전패턴을 형성하는 단계; 및 상기 제3도전패턴 상에 상기 에어갭을 캡핑하는 제4도전패턴을 형성하는 단계를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능이 저하된다.
기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 낮은 유전율의 절연물질로는 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 기판의 일부 표면을 노출시키는 오픈부를 갖는 절연구조물과 상기 오픈부에 내에 형성된 도전구조물을 포함하는 반도체 장치에 있어서, 상기 도전구조물은 상기 오픈부 내에 리세스되어 형성된 제1도전패턴; 상기 제1도전패턴의 상부 표면과 측면을 커버링하는 제2도전패턴; 상기 오픈부의 측벽과 제2도전패턴 사이에 형성된 에어갭; 및 상기 제2도전패턴 및 에어갭을 캡핑하는 제3도전패턴을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판의 일부 표면을 노출시키는 오픈부를 갖는 절연구조물과 상기 오픈부에 내에 형성된 도전구조물을 포함하는 반도체 장치에 있어서, 상기 도전구조물은 상기 오픈부 내에 리세스되어 형성된 금속실리사이드를 포함하는 제1도전패턴; 상기 오픈부의 측벽과 제1도전패턴 사이에 형성된 에어갭; 및 상기 제1도전패턴 및 에어갭을 캡핑하는 제2도전패턴을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상부에 형성된 제1도전패턴을 포함하는 복수의 도전구조물; 상기 도전구조물 사이에 리세스되어 형성된 제2도전패턴; 상기 제2도전패턴의 상부 표면과 측벽을 덮는 제3도전패턴; 상기 제1도전패턴과 제3도전패턴 사이에 형성된 에어갭; 및 상기 에어갭 및 제3도전패턴을 캡핑하는 제4도전패턴을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상부에 형성된 비트라인을 포함하는 복수의 비트라인구조물; 상기 비트라인구조물 사이에 리세스되어 형성되고 금속실리사이드를 포함하는 제1플러그; 상기 제1플러그와 비트라인구조물 사이에 형성된 에어갭; 및 상기 에어갭 및 제1플러그를 캡핑하는 제2플러그를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 제1도전패턴을 포함하는 복수의 도전구조물을 형성하는 단계; 상기 도전구조물 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 도전구조물 사이에 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부에 리세스되는 제2도전패턴을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 에어갭에 의해 분리되며 상기 제2도전패턴의 측벽 및 상부 표면을 덮는 제3도전패턴을 형성하는 단계; 및 상기 제3도전패턴 상에 상기 에어갭을 캡핑하는 제4도전패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 제1도전패턴을 포함하는 복수의 도전구조물을 형성하는 단계; 상기 도전구조물 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 도전구조물 사이에 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부에 리세스되는 금속실리사이드를 포함하는 제2도전패턴을 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및 상기 제2도전패턴 상에 상기 에어갭을 캡핑하는 제3도전패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 비트라인을 포함하는 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 콘택홀에 리세스되는 실리콘플러그를 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 에어갭에 의해 분리되며 상기 실리콘플러그의 측벽 및 상부 표면을 덮는 오믹콘택층을 형성하는 단계; 및 상기 오믹콘택층 상에 상기 에어갭을 캡핑하는 금속플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 비트라인을 포함하는 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 비트라인구조물 사이에 오픈부를 형성하는 단계; 상기 오픈부의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 오픈부에 리세스되는 실리사이드플러그를 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및 상기 실리사이드플러그 상에 상기 에어갭을 캡핑하는 금속플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판에 제1영역과 제2영역을 분리시키는 소자분리영역을 형성하는 단계; 상기 제1영역과 제2영역 상에 각각 비트라인구조물과 게이트구조물을 형성하는 단계; 상기 비트라인구조물 상에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계; 상기 희생스페이서 상에 상기 콘택홀에 리세스되는 실리콘플러그를 형성하는 단계; 상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 상기 에어갭에 의해 분리되며 상기 실리콘플러그의 측벽 및 상부 표면을 덮는 오믹콘택층을 형성하는 단계; 상기 오믹콘택층 상에 상기 에어갭을 캡핑하는 금속플러그를 형성하는 단계; 및 상기 금속플러그 상에 캐패시터를 형성하는 단계를 포함할 수 있다.
본 기술은 도전구조물들 사이에 에어갭을 형성하므로써 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
또한, 도전패턴이 실리사이드층을 포함하므로 도전구조물의 시트저항(Rs)을 감소시킬 수 있다. 특히, 저저항 실리사이드층을 포함하므로 도전구조물의 시트저항(Rs)을 더욱 감소시킬 수 있다. 시트저항(Rs)이 감소하면 콘택저항(Rc)을 개선시킬 수 있다.
또한, 오믹콘택층이 실리콘플러그를 커버링하여 접촉면적이 증가하므로 도전구조물의 콘택저항을 개선시킬 수 있다.
또한, 절연물질의 사용없이 도전물질을 이용하여 에어갭을 캡핑시킬 수 있다.
결국, 에어갭에 의해 기생캐패시턴스(Cb)를 감소시키며, 저저항 실리사이드층에 의한 시트저항 감소 및 접촉면적 증대에 의해 도전구조물의 콘택저항(Rc)을 개선시킨다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1b는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 1c는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 1d는 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2g는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 도시한 도면이다.
도 2h 및 도 2i는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 도시한 도면이다.
도 3a 및 도 3b는 도전구조물의 저항을 비교한 도면이다.
도 4a 및 도 4b는 제1실시예에 따른 에어갭을 캡핑하는 방법의 일예를 도시한 도면이다.
도 5a 내지 도 5b는 제1실시예에 따른 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 6a는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 6b는 제3실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 6c는 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 6d는 제4실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 7a 내지 도 7i는 제3실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 8은 제3실시예에 따른 에어갭을 캡핑하는 방법의 일예를 도시한 도면이다.
도 9는 제3실시예에 따른 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 10a는 메모리셀의 일부를 도시한 도면이다.
도 10b는 도 10a의 A-A'선에 따른 평면도이다.
도 10c는 도 10b의 B-B'선에 따른 단면도이다.
도 11은 메모리셀의 변형예를 도시한 도면이다.
도 12a 내지 도 12i는 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.
도 13은 메모리 카드를 보여주는 개략도이다.
도 14는 전자 시스템을 보여주는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1a를 참조하면, 기판(101) 상에 절연층(102)이 형성된다. 절연층(102)에 오픈부(103)가 형성된다. 오픈부(103)는 기판(101)의 표면을 노출시킨다. 오픈부(103)에 도전구조물(105)이 형성된다. 도전구조물(105)은 제1도전패턴(106)과 제3도전패턴(110)을 포함한다. 제1도전패턴(106) 상부에 제3도전패턴(110)이 형성된다. 제1도전패턴(106)과 제3도전패턴(110) 사이에 제2도전패턴(107)이 형성된다. 제2도전패턴(107)은 제1도전패턴(106)의 상부 표면과 측벽을 커버링한다. 제2도전패턴(107)과 제3도전패턴(110) 사이에 배리어패턴(108) 및 접착패턴(109)이 더 형성된다. 제2도전패턴(107)과 오픈부(103)의 측벽 사이에 에어갭(111)이 형성된다. 배리어패턴(108)에 의해 에어갭(111)이 캡핑된다. 배리어패턴(108)은 에어갭(111)을 캡핑하면서 제2도전패턴(107)의 상면을 덮는다. 오픈부(103)의 측벽에 스페이서(104)가 형성된다.
기판(101)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함한다. 절연층(102)은 저유전 물질을 포함한다. 절연층(102)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 절연층(102)은 층간절연층이 된다.
오픈부(103)는 홀 형상 또는 라인 형상을 가질 수 있다. 예를 들어, 오픈부(103)는 콘택홀, 비아홀, 관통홀, 트렌치, 리세스 등을 포함한다. 오픈부(103)가 콘택홀인 경우, 도전구조물(105)은 콘택플러그가 된다.
제1도전패턴(106)과 제3도전패턴(110)은 실리콘함유물질 또는 금속함유물질을 포함한다. 제1도전패턴(106)과 제3도전패턴(110)은 동일 재료의 도전물질을 포함하거나, 또는 서로 다른 도전물질을 포함할 수 있다. 예를 들어, 제1도전패턴(106)은 실리콘함유물질을 포함한다. 제3도전패턴(110)은 금속함유물질을 포함한다. 제1도전패턴(106)은 폴리실리콘을 포함하고, 제3도전패턴(110)은 텅스텐을 포함할 수 있다. 이와 같이, 실리콘함유물질과 금속함유물질이 접촉될 때 오믹콘택(Ohmic contact)이 필요하다. 이러한 오믹콘택을 위해 제2도전패턴(107)이 형성된다.
제2도전패턴(107)은 제1도전패턴(106)의 상부 표면 및 측벽을 커버링한다. 제2도전패턴(107)은 실리사이드(Silicide)를 포함한다. 제2도전패턴(107)은 금속실리사이드를 포함할 수 있다. 제2도전패턴(107)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 본 실시예에서, 제2도전패턴(107)은 코발트실리사이드(Cobalt silicide)를 포함한다. 코발트실리사이드는 'CoSi2상'의 코발트실리사이드를 포함한다.
스페이서(104)는 저유전 물질을 포함한다. 저유전 물질은 산화물 또는 질화물을 포함한다. 저유전 물질은 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 스페이서(104)는 SiO2, Si3N4 또는 SiN을 포함한다. 스페이서(104)는 생략될 수도 있다.
에어갭(111)은 희생 물질(Sacrificial material)이 제거되므로써 형성될 수 있다. 이는 후술하기로 한다.
배리어패턴(108)은 제2도전패턴(107)의 상부 표면 및 측벽 일부를 덮고 에어갭(111)을 캡핑한다. 아울러, 배리어패턴(108)은 에어갭(111) 상부의 오픈부(103) 측벽을 덮는다. 배리어패턴(108)은 에어갭(111)을 채우지 않고 에어갭(111)을 캡핑한다. 배리어패턴(108)은 금속함유물질을 포함한다. 배리어패턴(108)은 티타늄을 포함할 수 있다.
접착패턴(109)은 금속함유물질을 포함한다. 접착패턴(109)은 티타늄질화물(TiN)을 포함할 수 있다.
도 1b는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 1b를 참조하면, 도 1a와 다르게 배리어패턴 및 접착패턴이 없이 제3도전패턴(110)에 의해 에어갭(111) 및 제2도전패턴(107)이 캡핑된다. 도전구조물(105)은 제1도전패턴(106), 제2도전패턴(107) 및 제3도전패턴(110)의 적층구조가 된다.
제1실시예 및 그 변형예에 따른 도전구조물(105)은 플러그구조물이 될 수 있다. 제1도전패턴(106)은 실리콘플러그(Silicon plug)를 포함한다. 제3도전패턴(110)은 금속플러그(Metal plug)를 포함한다. 제2도전패턴(107)은 실리콘플러그와 금속플러그간의 오믹콘택층이 된다. 실리콘플러그와 금속플러그를 포함하는 도전구조물(105)은 세미메탈플러그(Semi-Metal Plug; SMP)라고 약칭한다.
도 1c는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 1c를 참조하면, 기판(121) 상에 절연층(122)이 형성된다. 절연층(122)에 오픈부(123)가 형성된다. 오픈부(123)는 기판(121)의 표면을 노출시킨다. 오픈부(123)에 도전구조물(125)이 형성된다. 도전구조물(125)은 제1도전패턴(126)과 제2도전패턴(129)을 포함한다. 제1도전패턴(126) 상부에 제2도전패턴(129)이 형성된다. 제1도전패턴(126)과 제2도전패턴(129) 사이에 배리어패턴(127) 및 접착패턴(128)이 더 형성된다. 제1도전패턴(126)과 오픈부(123)의 측벽 사이에 에어갭(130)이 형성된다. 배리어패턴(127)에 의해 에어갭(130)이 캡핑된다. 배리어패턴(127)은 에어갭(130)을 캡핑하면서 제1도전패턴(126)의 상부를 덮는다. 오픈부(123)의 측벽에 스페이서(124)가 형성된다.
제1도전패턴(126)은 실리사이드를 포함한다. 제1도전패턴(126)은 금속실리사이드를 포함할 수 있다. 제1도전패턴(126)은 증착법(Deposition method)에 의해 형성된 금속실리사이드를 포함한다. 금속실리사이드는 화학기상증착법(CVD)에 의해 형성될 수 있다. 제1도전패턴(126)은 풀리실리사이드화(Fully-silicidation) 공정에 의해 형성될 수도 있다. 제1도전패턴(126)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 본 실시예에서, 제1도전패턴(126)은 코발트실리사이드(Cobalt silicide)를 포함한다. 코발트실리사이드는 'CoSi2상'의 코발트실리사이드를 포함한다.
도 1d는 제2실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 1d를 참조하면, 도 1c와 다르게 배리어패턴 및 접착패턴없이 제2도전패턴(129)에 의해 에어갭(130) 및 제1도전패턴(126)이 캡핑된다. 도전구조물(125)은 제1도전패턴(126) 및 제2도전패턴(129)의 적층구조가 된다.
제2실시예 및 그 변형예에 따른 도전구조물(125)은 플러그구조물이 될 수 있다. 제1도전패턴(126)은 실리사이드 플러그(Silicide plug)를 포함한다. 제2도전패턴(129)은 금속플러그(Metal plug)를 포함한다. 실리사이드 플러그와 금속플러그를 포함하는 도전구조물(125)은 금속베이스 플러그(Metal-base Plug)라고 약칭한다.
제1실시예 및 그 변형예, 제2실시예 및 그 변형예에 따른 도전구조물(105, 125)은 비트라인, 금속배선, 게이트전극, 워드라인, 관통전극 등을 포함할 수도 있다.
도시하지 않았으나, 기판(101, 121) 상에 형성된 게이트전극, 기판(101, 121) 내에 형성된 소스영역 및 드레인영역을 포함하는 트랜지스터가 더 형성될 수 있다. 도전구조물(105, 125)은 트랜지스터의 소스영역 또는 드레인영역에 연결될 수 있다. 트랜지스터는 플라나게이트형(Planar gate type) 트랜지스터, 트렌치게이트형(Trench gate type) 트랜지스터, 매립게이트형(Buried gate type) 트랜지스터, 리세스게이트형(Recess gate type) 트랜지스터 또는 수직채널트랜지스터를 포함할 수 있다. 도전구조물(105, 125) 상에 다른 도전구조물이 더 형성될 수 있다. 다른 도전구조물은 금속배선 또는 메모리요소(Memory element)를 포함할 수 있다. 메모리요소는 스토리지노드, 유전층 및 플레이트노드로 이루어진 캐패시터를 포함할 수 있고, 도전구조물(105, 125) 상에 스토리지노드가 전기적으로 연결될 수 있다. 메모리요소는 다양한 형태로 구현될 수 있다. 예를 들어, 메모리요소는 가변저항물질을 포함할 수 있다. 메모리요소는 제1전극, 가변저항물질 및 제2전극이 순차적으로 적층될 수 있고, 도전구조물(105, 125)에 제1전극이 전기적으로 연결될 수 있다. 제1전극과 제2전극에 인가되는 전압에 따라 가변저항물질의 저항이 변화하는 것을 이용하여 정보를 저장할 수 있다. 가변저항물질은 상변화물질 또는 자기터널접합을 포함할 수 있다.
도 2a 내지 도 2g는 제1실시예에 따른 반도체장치를 형성하는 방법의 일예를 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(11) 상에 제1절연층(12)이 형성된다. 기판(11)은 반도체기판을 포함한다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 제1절연층(12)은 저유전 물질(Low-k material)을 포함한다. 제1절연층(12)은 실리콘질화물(Silicon nitride) 또는 실리콘산화물(Silicon oxide)을 포함할 수 있다.
제1절연층(12)에 오픈부(Opening, 13)가 형성된다. 제1절연층(12)을 식각하여 기판(11)의 표면을 노출시키는 오픈부(13)를 형성한다. 오픈부(13)는 홀 형상(hole type) 또는 라인 형상(line type)을 갖는다. 오픈부(13)는 콘택홀(contact hole), 비아홀(via hole), 관통홀(through hole), 트렌치(trench), 리세스(recess) 등을 포함할 수 있다. 복수개의 오픈부(13)가 일정 간격을 가지면서 규칙적으로 형성되어 오픈부 어레이(Opening array)를 형성할 수 있다. 제1절연층(12)을 식각하기 위해 마스크패턴(미도시)이 사용될 수 있다. 마스크패턴은 감광막패턴을 포함하거나, 감광막패턴에 의해 패터닝된 하드마스크패턴을 포함한다. 오픈부(13)에 의해 노출되는 기판(11)의 표면은 불순물영역을 포함할 수 있다.
제2절연층(14A)이 형성된다. 제2절연층(14A)은 오픈부(13)를 포함한 제1절연층(12) 상에 형성된다. 제2절연층(14A)은 라이너(Liner) 또는 스페이서(spacer)가 되는 물질이다. 제2절연층(14A)은 얇은 두께를 갖고 컨포멀하게(Conformally) 형성된다. 제2절연층(14A)은 저유전 물질을 포함한다. 제2절연층(14A)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 예를 들어, 제1절연층(12)은 실리콘산화물을 포함하고, 제2절연층(14A)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 제2절연층(14A)은 생략될 수도 있다.
제2절연층(14A) 상에 희생층(15A)이 형성된다. 희생층(15A)은 제2절연층(14A) 상에서 얇은 두께를 갖고 컨포멀하게 형성된다. 희생층(15A)은 습식식각(Wet etching)에 의해 제거되는 물질을 포함한다. 희생층(15A)은 제1절연층(12) 및 제2절연층(14A)과 다른 물질을 포함할 수 있다. 희생층(15A)은 금속질화물(Metal nitride)을 포함한다. 희생층(15A)은 티타늄질화물(TiN)을 포함할 수 있다.
도 2b에 도시된 바와 같이, 오픈부(13)의 측벽에 스페이서(14)와 희생스페이서(15)가 형성된다. 희생층(15A)의 식각에 의해 희생스페이서(15)가 형성된다. 제2절연층(14A)의 식각에 의해 스페이서(14)가 형성된다. 스페이서(14)와 희생스페이서(15)를 형성하기 위해 에치백 공정(Etch-back process)이 수행될 수 있다. 스페이서(14)와 희생스페이서(15)에 의해 오픈부(13) 아래에 기판(11)의 표면이 노출된다.
도 2c에 도시된 바와 같이, 제1도전패턴(16A)이 형성된다. 제1도전패턴(16A)은 오픈부(13) 내부에 리세스되어 형성된다. 희생스페이서(15)를 포함한 제1절연층(12) 상에 제1도전층(미도시)을 형성한다. 제1도전층은 오픈부(13)를 채우면서 제1절연층(12) 상에 형성된다. 제1도전층을 선택적으로 제거하여 오픈부(13) 내에 제1도전패턴(16A)을 형성한다. 제1도전패턴(16A)을 형성하기 위해 에치백 공정에 의해 제1도전층을 식각할 수 있다. 제1도전패턴(16A)은 실리사이드화물질(Silicidable material)을 포함한다. 제1도전패턴(16A)은 실리콘함유층을 포함할 수 있다. 제1도전패턴(16A)은 폴리실리콘을 포함할 수 있다. 제1도전패턴(16A)은 기판(11)의 표면과 접촉된다. 제1도전패턴(16A)은 제1절연층(13)의 상부 표면보다 낮게 리세스된 높이를 갖는다. 제1도전패턴(16A)에 의해 희생스페이서(15)의 일부가 노출된다.
도 2d에 도시된 바와 같이, 희생스페이서(15)가 제거된다. 희생스페이서(15)를 제거하기 위해 스트립 공정(Strip process)이 진행된다. 스트립 공정은 세정 공정(Cleaning)을 포함할 수 있다. 세정 공정은 희생스페이서(15)를 제거할 수 있는 습식케미컬(Wet chemical)을 이용한다.
상술한 바와 같은 스트립 공정에 의해 희생스페이서(15)가 제거되고, 희생스페이서(15)가 차지하고 있던 공간은 에어갭(17)으로 잔존한다.
에어갭(17)은 제1도전패턴(16A)과 오픈부(13)의 측벽 사이에 형성되며, 제1도전패턴(16A)과 오픈부(13) 측벽 사이에는 '에어갭(17)-스페이서(14)'로 이루어진 절연구조(Dielectric structure)가 형성된다. 스페이서(14)가 생략된 경우, 제1도전패턴(16A)과 오픈부(13) 측벽 사이에 '에어갭(17)'의 절연 구조가 형성된다.
도 2e에 도시된 바와 같이, 실리사이드화층(Silicidable layer, 18)이 형성된다. 실리사이드화층(18)은 제1도전패턴(16A)을 커버링하면서 전체 구조물 상에 형성된다. 실리사이드화층(18)은 에어갭(17)에 의해 노출되어 있는 제1도전패턴(16A)의 상부 표면(Top surface) 및 측면(Side surface) 상에 형성된다. 실리사이드화층(18)은 에어갭(17)을 갭필할 수도 있다. 실리사이드화층(18)은 제1도전패턴(16A) 상부 표면 및 측벽에 실리사이드를 형성할 수 있는 물질을 포함한다. 실리사이드화층(18)은 실리사이드화금속(Silicidable metal)을 포함한다. 예를 들어, 실리사이드화금속은 티타늄(Titanium), 코발트(Cobalt), 텅스텐(Tungsten) 또는 니켈(Nickel)을 포함할 수 있다. 실리사이드화층(18)은 화학기상증착법(Chemical Vapor Deposition; CVD)에 의해 형성될 수 있다. 따라서, 제1도전패턴(16A)의 상부 표면 및 측면 상에서 균일한 두께를 갖고 형성된다. 위와 같은 실리사이드화금속은 모두 도전성 물질이다.
이하, 실시예에서 실리사이드화층(18)은 코발트를 포함한다.
실리사이드화층(18) 상에 캡핑층(Capping layer, 19)이 형성된다. 캡핑층(19)은 컨포멀하게 형성된다. 캡핑층(19)은 후속 실리사이드층의 어택을 방지한다. 캡핑층(19)은 원자층증착법(ALD)에 의해 형성된다. 캡핑층(19)은 금속질화물을 포함한다. 캡핑층(19)은 티타늄함유물질(Titanium-containing material)을 포함한다. 캡핑층(19)은 티타늄질화물(Titanium Nitride)을 포함할 수 있다. 캡핑층(19)은 티타늄과 티타늄질화물을 적층하여 형성할 수도 있다. 캡핑층(19)은 에어갭(17) 내부에 형성되거나, 또는 에어갭(17) 내부에 형성되지 않을 수 있다. 예컨대, 실리사이드화층(18)이 에어갭(17)을 갭필하지 않고 형성되는 경우, 캡핑층(19)이 에어갭(17) 내부에 형성될 수 있다. 또한, 실리사이드화층(18)이 에어갭(17)을 갭필하는 경우, 캡핑층(19)은 에어갭(17) 내부에 형성되지 않는다.
상술한 바에 따르면, 실리사이드화층(18)에 의해 제1도전패턴(16A)이 커버링되므로, 실리사이드화층(18)은 제1도전패턴(16A)의 상부표면 및 측면을 덮는다. 따라서, 제1도전패턴(16A)과 실리사이드화층(18)간의 접촉면적이 증가하므로 후속 실리사이드층의 형성 면적(forming area)이 증가한다.
도 2f에 도시된 바와 같이, 제2도전패턴(20)이 형성된다. 제2도전패턴(20)을 형성하기 위해 열공정(Thermal process)이 실시될 수 있다. 열공정은 어닐링(Annealing, 21)을 포함한다. 어닐링(21)은 제1도전패턴(16A)과 실리사이드화층(18)을 반응시키기 위해 수행된다. 부연하면, 제1도전패턴(16A)과 실리사이드화층(18)이 접하는 계면에서 실리사이드반응(Silicidation reaction)이 발생한다. 이에 따라, 실리사이드층(Silicide layer)이 형성된다. 실리사이드층은 제2도전패턴(20)이 된다. 제2도전패턴(20)은 오믹콘택층(Ohmic contact layer)의 역할을 한다. 어닐링(21)은 적어도 200℃ 이상의 온도에서 실시할 수 있다. 어닐링(21)은 급속어닐링(Rapid Thermal Annealing; RTA)을 포함한다.
어닐링(21)을 실시함에 따라 제1도전패턴(16A)의 실리콘과 실리사이드화층(18)의 금속이 반응하여 금속실리사이드층(Metal silicide layer)이 형성된다. 금속실리사이드층은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 제1도전패턴(16)이 폴리실리콘을 포함하고, 실리사이드화층(18)이 코발트를 포함하므로, 어닐링(21)에 의해 코발트실리사이드층이 형성된다.
예를 들어, 코발트실리사이드층을 형성하기 위해 2회의 어닐링(21)이 수행될 수 있다. 1차 어닐링에 의해 'CoSix(x=0.1∼1.5)상'의 코발트실리사이드가 형성된다. 1차 어닐링 이후에 2차 어닐링이 수행된다. 2차 어닐링은 1차 어닐링보다 높은 온도에서 진행할 수 있다. 2차 어닐링은 600∼800℃의 온도에서 진행한다. 2차 어닐링에 의해 코발트실리사이드층의 상변화가 발생한다. 예컨대, 2차 어닐링에 의해 'CoSi2 상'의 코발트실리사이드로 상변환된다. 'CoSi2 상'의 코발트실리사이드의 비저항(Resistivity)은 CoSix(x=0.1∼1.5)상'의 코발트실리사이드보다 낮다. 'CoSi2상'의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 오픈부(13)의 작은 면적에서도 저저항의 코발트실리사이드를 형성할 수 있다. 2차 어닐링은 후속 미반응 실리사이드화층(18A)을 제거한 후에 수행될 수도 있다.
제1도전패턴(16A)의 실리콘을 소모시키면서 제2도전패턴(20)이 형성되므로, 제1도전패턴은 도면부호 '16'과 같이 체적이 감소될 수 있다. 어닐링(21) 이후에, 제2도전패턴(20)에 의해 제1도전패턴(16)이 커버링된다.
상술한 바와 같이, 어닐링(21)에 의해 제1도전패턴(16)의 상부표면 및 측면을 커버링하는 제2도전패턴(20)이 형성된다. 제2도전패턴(20)은 제1도전패턴(16)과 후속 제3도전패턴 사이의 오믹콘택층 역할을 한다.
제2도전패턴(20) 상에 미반응 실리사이드화층(Unreacted silicidable layer, 18A)이 잔류할 수 있다.
도 2g에 도시된 바와 같이, 미반응 실리사이드화층(18A) 및 캡핑층(19)이 제거된다. 미반응 실리사이드화층(18A) 및 캡핑층(19)을 제거하기 위해 스트립 공정이 수행된다. 스트립 공정은 습식케미컬(Wet chemical)을 이용한 세정(Cleaning)을 포함한다.
상술한 바와 같은 스트립 공정에 의해 미반응 실리사이드화층(18A)이 제거되고, 이에 따라 에어갭(17)이 다시 오픈된다. 에어갭(17)의 체적은 초기 에어갭과 동일하거나 또는 초기 에어갭보다 작아질 수 있다.
도 2h 및 도 2i는 제2실시예에 따른 반도체장치를 형성하는 방법의 일예를 도시한 도면이다.
도 2h에 도시된 바와 같이, 오픈부(13)의 측벽에 스페이서(14) 및 희생스페이서(15)를 형성한다. 다음으로, 오픈부(13) 내에 리세스된 제1도전패턴(16C)이 형성된다. 제1도전패턴(16C)은 제1도전층의 증착 및 에치백에 의해 형성될 수 있다. 제1도전패턴(16C)은 금속실리사이드를 포함한다. 제1도전패턴(16C)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드, 텅스텐실리사이드 등을 포함할 수 있다. 제1도전층은 화학기상증착법(CVD)에 의해 형성된다. 본 실시예에서, 제1도전패턴(16C)은 코발트실리사이드를 포함한다. 코발트실리사이드는 'CoSi2상'의 코발트실리사이드를 포함한다. 제1도전패턴(16C)은 기판(21)의 표면과 접촉된다. 제1도전패턴(16C)은 제1절연층(13)의 상부 표면보다 낮게 리세스된 표면을 갖는다. 이와 같이, 제1도전패턴(16C)으로서 금속실리사이드를 증착하여 형성하므로써, 어닐링 및 스트립 공정이 생략된다.
도 2i에 도시된 바와 같이, 희생스페이서(15)가 제거된다. 스트립 공정에 의해 희생스페이서(15)가 제거되고, 희생스페이서(15)가 차지하고 있던 공간은 에어갭(17)으로 잔존한다.
에어갭(17)은 제1도전패턴(16C)과 오픈부(13)의 측벽 사이에 형성된다.
제2실시예에 따른 제1도전패턴(16C)은 도 2f에 도시된 어닐링(21)시 풀리실리사이드화 공정이 수행되도록 하여 형성될 수도 있다.
도 3a 및 도 3b는 도전구조물의 저항을 비교한 도면이다. 도 3b는 제1도전패턴(16)의 상부 표면 및 측면을 커버링하는 제2도전패턴(20)이 형성된 경우이다. 도 3a는 제1도전패턴(16)의 상부에만 제2도전패턴(20)이 형성된 경우이다.
도 3b에 도시된 바와 같이, 제1도전패턴(16)의 상부 표면 및 측면을 커버링하는 제2도전패턴(20)을 형성하므로써 병렬저항법칙에 의해 도전구조물의 자체 저항을 감소시킬 수 있다.
도 4a 및 도 4b는 제1실시예에 따른 에어갭을 캡핑하는 방법의 일예를 도시한 도면이다.
도 4a에 도시된 바와 같이, 도전층(23A)이 형성된다. 도전층(23A)은 에어갭(17) 및 제2도전패턴(20)을 포함한 전면에 형성된다. 도전층(23A)에 의해 에어갭(17)이 캡핑된다. 에어갭(17)의 공간이 좁기 때문에 도전층(23A) 형성시 에어갭(17)을 채우지 않고 캡핑할 수 있다. 도전층(23A)은 제2도전패턴(20) 상에서 오픈부(13)의 나머지를 갭필한다. 아울러, 도전층(23A)의 일부는 제2도전패턴(20)의 상부 측벽을 덮을 수 있다. 도전층(23A)은 금속함유층을 포함할 수 있다. 도전층(23A)은 텅스텐층을 포함할 수 있다.
도 4b에 도시된 바와 같이, 제3도전패턴(23)이 형성된다. 제3도전패턴(23)을 형성하기 위해 도전층(23A)을 선택적으로 제거한다. 제3도전패턴(23)을 형성하기 위해 에치백 공정 또는 CMP 공정이 적용될 수 있다.
오픈부(13)에 형성되는 도전구조물(24)은 제1도전패턴(16), 제2도전패턴(20) 및 제3도전패턴(23)을 포함한다. 도전구조물(24)과 오픈부(13)의 측벽 사이에 에어갭(17)이 형성된다. 제2도전패턴(20)은 제1도전패턴(16)과 제3도전패턴(23)간의 오믹콘택을 형성한다. 에어갭(17)은 제2도전패턴(20)과 오픈부(13)의 측벽 사이에 형성된다. 도전구조물(24)과 오픈부(13)의 측벽 사이에는 에어갭(17)과 스페이서(14)를 포함하는 절연구조물이 형성된다.
도 5a 및 도 5b는 제1실시예에 따른 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 5a에 도시된 바와 같이, 배리어층(25A)이 형성된다. 제2도전패턴(20) 및 에어갭(17)을 포함한 전면에 배리어층(25A)이 형성된다. 배리어층(25A)은 도전물질을 포함한다. 배리어층(25A)은 에어갭(17)을 캡핑한다. 배리어층(25A) 형성시, 에어갭(17)을 채우지 않고 캡핑하기 위해 두께가 조절된다. 예를 들어, 물리기상증착법(Physical Vapor Deposition; PVD)에 의해 배리어층(25A)이 형성된다. 물리기상증착법(PVD)을 이용하면 에어갭(17)을 채우지 않고 형성할 수 있다. 또한, 물리기상증착법(PVD)을 이용하므로써 제2도전패턴(20)의 표면에 잔류하는 자연산화물(Native oxide)을 제거하면서 배리어층(25A)을 형성할 수 있다. 배리어층(25A)은 제2도전패턴(20)의 상부 표면 및 상부 측벽을 덮을 수 있다. 이에 따라 배리어층(25A)과 제2도전패턴(20)의 접촉면적이 증가하여 콘택저항이 개선된다. 배리어층(25A)은 티타늄함유층을 포함한다. 배리어층(25A)은 티타늄을 포함한다.
위와 같이, 배리어층(25A)을 형성하므로써 에어갭(17)의 내부를 채우지 않고 에어갭(17)을 캡핑할 수 있다.
배리어층(25A) 상에 접착층(Glue layer, 26A)이 형성된다. 접착층(26A)은 도전물질을 포함한다. 접착층(26A)은 티타늄함유층을 포함한다. 접착층(26A)은 티타늄질화물(TiN)을 포함할 수 있다. 접착층(26A)은 화학기상증착법(CVD)에 의해 형성된다.
다음으로, 제3도전층(27A)이 형성된다. 제3도전층(27A)은 접착층(26A) 상에서 오픈부(13)의 나머지를 갭필한다. 제3도전층(27A)은 금속함유층을 포함할 수 있다. 제3도전층(27A)은 텅스텐층을 포함할 수 있다. 제3도전층(27A)은 화학기상증착법(CVD)에 의해 형성된다.
도 5b에 도시된 바와 같이, 제3도전패턴(27)이 형성된다. 제3도전패턴(27)은 제3도전층(27A)을 선택적으로 제거하므로써 형성된다. 제3도전패턴(27)을 형성하기 위해 식각 공정 또는 평탄화 공정이 수행될 수 있다. 예를 들어, 제3도전패턴(27)을 형성하기 위해 에치백 공정 또는 CMP 공정이 수행될 수 있다. 제3도전패턴(27)을 형성한 후에 접착패턴(Glue pattern, 26)과 배리어패턴(Barrier pattern, 25)을 형성한다. 접착패턴(26)과 배리어패턴(25)을 형성하기 위해 에치백 공정 또는 CMP 공정이 수행될 수 있다.
위와 같이, 배리어패턴(25), 접착패턴(26) 및 제3도전패턴(27)이 형성되면, 오픈부(13)에 도전구조물(28)이 형성된다. 도전구조물(28)은 제1도전패턴(16), 제2도전패턴(20), 배리어패턴(25), 접착패턴(26) 및 제3도전패턴(27)을 포함한다. 제2도전패턴(20)은 제1도전패턴(16)과 제3도전패턴(27)간의 오믹콘택을 형성한다. 배리어패턴(25)은 에어갭(17)을 캡핑한다. 접착패턴(26)은 제2도전패턴(16)과 제3도전패턴(27)간의 접착력을 증대시킨다. 배리어패턴(25)과 접착패턴(26)은 제2도전패턴(20)과 제3도전패턴(27)간의 상호확산을 방지한다. 에어갭(17)은 제2도전패턴(20)과 오픈부(13)의 측벽 사이에 형성된다. 도전구조물(28)과 오픈부(13)의 측벽 사이에는 에어갭(17)과 스페이서(14)를 포함하는 절연구조물이 형성된다.
상술한 에어갭 캡핑 방법들에 따르면, 에어갭(17)은 도전구조물(24, 28)의 일부가 되는 도전물질에 의해 캡핑된다. 따라서, 절연물질의 스페이서를 이용하여 캡핑할 필요가 없고, 이에 따라 제3도전패턴(27)의 플러깅 공간을 넓게 확보할 수 있다.
도전구조물(24, 28)은 플러그(Plug), 전극(Electrode) 등이 될 수 있다. 예를 들어, 플러그인 경우, 실리콘플러그, 오믹콘택층 및 금속플러그의 적층구조가 될 수 있고, 실리콘플러그의 주변에 에어갭이 형성된다. 제1도전패턴(16)은 실리콘플러그가 되고, 제3도전패턴(23, 27)은 금속플러그가 되며, 제2도전패턴(20)은 오믹콘택층이 된다. 또한, 도전구조물(24, 28)은 비트라인, 금속배선, 게이트전극, 워드라인, 관통전극 등이 될 수 있다.
상술한 제1실시예 및 그의 변형예에 따르면, 에어갭(17)을 형성하므로써 도전구조물(24, 28)의 전기적 절연특성을 향상시킨다. 예컨대, 제1도전패턴(16)에 이웃하여 다른 도전패턴이 위치하는 경우, 두 도전패턴 간의 기생캐패시턴스를 감소시킨다.
또한, 제2도전패턴(20)이 실리사이드층을 포함하므로, 도전구조물(24, 28)의 시트저항(Rs)을 감소시킬 수 있다. 특히, 저저항 실리사이드층을 포함하므로 도전구조물(24, 28)의 시트저항(Rs)을 더욱 감소시킬 수 있다. 시트저항(Rs)이 감소하면 콘택저항(Rc)을 개선시킬 수 있다.
또한, 제1도전패턴(16)과 제2도전패턴(20)의 접촉면적이 증가하므로 도전구조물(24, 28)의 콘택저항을 개선시킬 수 있다.
또한, 절연물질의 사용없이 도전물질을 이용하여 에어갭(17)을 캡핑시킬 수 있다.
결국, 에어갭(22)에 의해 기생캐패시턴스(Cb)를 감소시키며, 저저항 실리사이드층에 의한 시트저항 감소 및 제1도전패턴(16)과 제2도전패턴(20)간의 접촉면적 증대에 의해 도전구조물(24, 28)의 콘택저항(Rc)을 개선시킨다.
도 6a는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 6a를 참조하면, 기판(201) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물(204)과 제2도전구조물(205)을 포함한다. 제1도전구조물(204)과 제2도전구조물(205) 사이에 에어갭(209)을 갖는 절연구조물이 형성된다. 제1도전구조물(204)의 측벽에 스페이서(210)가 형성된다. 스페이서(210)와 제2도전구조물(205) 사이에 에어갭(209)이 형성된다. 제1도전구조물(204)은 제1도전패턴(202)과 절연패턴(203)을 포함한다. 제2도전구조물(205)은 제2도전패턴(206), 제3도전패턴(207), 배리어패턴(211), 접착패턴(212) 및 제4도전패턴(208)을 포함한다. 배리어패턴(211)에 의해 제3도전패턴(207) 및 에어갭(209)이 캡핑된다. 제3도전패턴(207)과 제1도전패턴(202) 사이에 에어갭(209)과 스페이서(210)를 포함하는 절연구조물이 형성된다.
기판(201)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다.
제1도전구조물(204)은 제1도전패턴(202)을 포함한다. 제1도전구조물(204)은 제1도전패턴(202)과 절연패턴(203)을 포함하는 적층구조일 수 있다. 제1도전패턴(202)은 실리콘함유층 또는 금속함유층을 포함할 수 있다. 제1도전패턴(202)은 실리콘함유층과 금속함유층이 적층될 수 있다. 제1도전패턴(202)은 폴리실리콘, 금속, 금속질화물 또는 금속실리사이드를 포함할 수 있다. 제1도전패턴(202)은 폴리실리콘층과 금속층이 적층될 수 있다. 금속층은 텅스텐을 포함할 수 있다. 절연패턴(203)은 절연물질을 포함한다. 절연패턴(203)은 산화물 또는 질화물을 포함할 수 있다. 제1도전구조물(204)은 라인 형상 또는 필라 형상을 갖는다.
제2도전구조물(205)은 제2도전패턴(206)을 포함한다. 제2도전패턴(206)은 이웃하는 제1도전구조물(204) 사이에 리세스되어 형성된다. 제2도전구조물(205)은 제2도전패턴(206), 제3도전패턴(207), 배리어패턴(211), 접착패턴(212) 및 제4도전패턴(208)을 포함하는 적층구조일 수 있다. 제2도전패턴(206)의 높이는 제1도전패턴(202)과 동일한 높이를 갖거나, 더 높은 높이를 갖는다. 이웃하는 제1도전구조물(204) 사이에 오픈부를 갖는 층간절연층(미도시)이 형성되고, 오픈부 내에 제2도전구조물(205)이 형성될 수 있다. 오픈부는 이웃하는 제1도전구조물(204)의 측벽을 각각 오픈시키는 형태가 될 수 있다. 제3도전패턴(207)은 제2도전패턴(206)의 상부 표면과 측벽을 커버링한다. 제3도전패턴(207)과 제1도전패턴(202) 사이에 에어갭(209)이 형성된다. 배리어패턴(211)에 의해 제3도전패턴(207)과 에어갭(209)이 캡핑된다. 제2도전패턴(206)은 실리콘함유물질을 포함한다. 제2도전패턴(206)은 폴리실리콘을 포함할 수 있다. 제4도전패턴(208)은 금속함유물질을 포함한다. 제4도전패턴(208)은 텅스텐을 포함할 수 있다. 제3도전패턴(207)은 실리사이드를 포함한다. 제3도전패턴(207)은 금속실리사이드를 포함할 수 있다. 예를 들어, 제3도전패턴(207)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 본 실시예에서, 제3도전패턴(207)은 코발트실리사이드(Cobalt silicide)를 포함한다. 코발트실리사이드는 'CoSi2상'의 코발트실리사이드를 포함한다. 배리어패턴(211)은 제3도전패턴(207)의 상부 표면 및 측벽 일부를 덮고 에어갭(209)을 캡핑한다. 배리어패턴(211)은 에어갭(209)을 채우지 않고 에어갭(209)을 캡핑한다. 배리어패턴(211)은 에어갭(209) 상부의 제1도전구조물(204)의 측벽을 덮는다. 배리어패턴(211)은 금속함유물질을 포함한다. 배리어패턴(211)은 티타늄을 포함할 수 있다. 접착패턴(212)은 금속함유물질을 포함한다. 접착패턴(212)는 티타늄질화물(TiN)을 포함할 수 있다. 제2도전구조물(205)은 라인 형상 또는 필라 형상을 갖는다.
스페이서(210)는 제1도전구조물(204)의 측벽에 형성된다. 스페이서(210)는 저유전 물질을 포함한다. 저유전 물질은 산화물 또는 질화물을 포함한다. 스페이서(210)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다.
에어갭(209)은 제2도전패턴(206)과 스페이서(210) 사이에 형성된 희생물질이 제거되므로써 형성될 수 있다. 이는 후술하기로 한다.
도 6b는 제3실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 6b를 참조하면, 도 6a와 다르게 배리어패턴 및 접착패턴이 없이 제4도전패턴(208)에 의해 에어갭(209) 및 제3도전패턴(207)이 캡핑된다. 제2도전구조물(205)은 제2도전패턴(206), 제3도전패턴(207) 및 제4도전패턴(208)의 적층구조가 된다.
상술한 바와 같은 제1도전구조물(204)과 제2도전구조물(205) 중 어느 하나의 도전구조물은 어느 한 방향으로 연장된 라인 형상을 가질 수 있다. 다른 하나의 도전구조물은 필라 형상을 가질 수 있다. 예를 들어, 제1도전구조물(204)은 라인 형상을 갖고 제2도전구조물(205)은 필라 형상을 갖는다. 필라 형상은 플러그구조물이 될 수 있다. 제1도전구조물(204)은 비트라인, 금속배선 또는 워드라인을 포함하고, 제2도전구조물(205)은 콘택플러그를 포함한다. 콘택플러그는 스토리지노드콘택플러그, 랜딩플러그 또는 금속콘택플러그를 포함할 수 있다. 예컨대, 제1도전구조물(204)은 비트라인구조물이 될 수 있고, 제2도전구조물(205)은 스토리지노드콘택플러그가 될 수 있다. 제2도전구조물(205)에서 제2도전패턴(206)은 실리콘플러그를 포함한다. 제4도전패턴(208)은 금속플러그를 포함한다. 제3도전패턴(207)은 실리콘플러그와 금속플러그간의 오믹콘택층이 된다. 실리콘플러그와 금속플러그를 포함하는 제2도전구조물(205)은 세미메탈플러그(SMP)라고 약칭한다.
도 6c는 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 6c를 참조하면, 기판(221) 상에 복수의 도전구조물이 형성된다. 도전구조물은 제1도전구조물(224)과 제2도전구조물(225)을 포함한다. 제1도전구조물(224)과 제2도전구조물(225) 사이에 에어갭(226)을 갖는 절연구조물이 형성된다. 제1도전구조물(224)의 측벽에 스페이서(227)가 형성된다. 스페이서(227)와 제2도전구조물(225) 사이에 에어갭(226)이 형성된다. 제1도전구조물(224)은 제1도전패턴(222)과 절연패턴(223)을 포함한다. 제2도전구조물(225)은 제2도전패턴(228), 배리어패턴(229), 접착패턴(230) 및 제3도전패턴(231)을 포함한다. 배리어패턴(229)에 의해 제2도전패턴(228) 및 에어갭(226)이 캡핑된다. 제2도전패턴(228)과 제1도전패턴(222) 사이에 에어갭(226)과 스페이서(227)를 포함하는 절연구조물이 형성된다.
제2도전패턴(228)은 실리사이드를 포함한다. 제2도전패턴(228)은 금속실리사이드를 포함할 수 있다. 제2도전패턴(228)은 증착법에 의해 형성된 금속실리사이드를 포함한다. 금속실리사이드는 화학기상증착법(CVD)에 의해 형성될 수 있다. 제2도전패턴(228)은 풀리실리사이드화 공정에 의해 형성된 금속실리사이드를 포함할 수도 있다. 제2도전패턴(228)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 본 실시예에서, 제2도전패턴(228)은 코발트실리사이드를 포함한다. 코발트실리사이드는 'CoSi2상'의 코발트실리사이드를 포함한다.
도 6d는 제4실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 6d를 참조하면, 도 6c와 다르게 배리어패턴 및 접착패턴없이 제3도전패턴(231)에 의해 에어갭(226) 및 제2도전패턴(228)이 캡핑된다. 제2도전구조물(225)은 제2도전패턴(228) 및 제3도전패턴(231)의 적층구조가 된다.
제4실시예 및 그 변형예에 따른 도전구조물(225)은 플러그구조물이 될 수 있다. 제2도전패턴(226)은 실리사이드 플러그를 포함한다. 제3도전패턴(231)은 금속플러그를 포함한다. 실리사이드 플러그와 금속플러그를 포함하는 도전구조물(225)은 금속베이스 플러그(Metal-base Plug)라고 약칭한다.
도시하지 않았으나, 제1실시예 및 그 변형예, 제2실시예 및 그 변형예에 따른 반도체장치는 기판(201, 221) 상에 형성된 게이트전극, 기판(201, 221) 내에 형성된 소스영역 및 드레인영역을 포함하는 트랜지스터가 더 형성될 수 있다. 제2도전구조물(205, 225)은 트랜지스터의 소스영역 또는 드레인영역에 연결될 수 있다. 트랜지스터는 플라나게이트형 트랜지스터, 트렌치게이트형 트랜지스터, 매립게이트형 트랜지스터, 리세스게이트형 트랜지스터 또는 수직채널트랜지스터를 포함할 수 있다. 제2도전구조물(205, 225) 상에 다른 도전구조물이 더 형성될 수 있다. 다른 도전구조물은 금속배선 또는 메모리요소를 포함할 수 있다.
도 7a 내지 도 7i는 제3실시예에 따른 반도체장치를 형성하는 방법의 일예를 나타낸 도면이다.
도 7a에 도시된 바와 같이, 기판(31) 상에 복수의 제1도전구조물(34)이 형성된다. 기판(31)은 반도체기판을 포함한다. 기판(51)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다.
복수의 제1도전구조물(34)은 일정 간격을 가지면서 규칙적으로 배치된다. 제1도전구조물(34)은 라인 형상(Line type)의 구조일 수 있다. 제1도전구조물(34)을 형성하기 위해 제1도전층(미도시) 상에 하드마스크패턴(33)이 형성된다. 하드마스크패턴(33)을 식각 마스크로 사용하여 제1도전층을 식각하므로써 제1도전패턴(First conductive pattern, 32)이 형성된다. 제1도전패턴(32)과 하드마스크패턴(33)이 적층된 제1도전구조물(34)이 형성된다. 제1도전패턴(32)은 실리콘함유층 또는 금속함유층을 포함한다. 예를 들어, 제1도전패턴(32)은 폴리실리콘 또는 텅스텐을 포함할 수 있다. 또한, 제1도전패턴(32)은 실리콘함유층과 금속함유층을 적층하여 형성한다. 예를 들어, 폴리실리콘층과 텅스텐층을 적층하여 형성할 수 있다. 이때, 폴리실리콘층과 텅스텐층 사이에 배리어층(Barrier layer)이 더 형성될 수 있다. 제1도전패턴(32)은 폴리실리콘층, 티타늄함유층 및 텅스텐층의 적층구조물을 포함할 수 있다. 티타늄함유층은 배리어층으로서, 티타늄(Ti)과 티타늄질화물(TiN)이 적층될 수 있다. 하드마스크패턴(33)은 절연물질을 이용하여 형성한다.
복수의 제1도전구조물(34) 상에 제1절연층(35A)이 형성된다. 제1절연층(35A)은 저유전물질을 포함한다. 제1절연층(35A)은 질화물 또는 산화물을 포함한다. 예를 들어, 제1절연층(35A)은 실리콘질화물 또는 실리콘산화물을 포함할 수 있다. 제1절연층(35A)은 제1도전구조물(34)을 포함한 전면에 컨포멀하게 형성된다. 제1절연층(35A)은 스페이서가 되는 물질이다.
제1절연층(35A) 상에 제2절연층(36A)이 형성한다. 제2절연층(36A)은 실리콘산화물을 포함할 수 있다. 제2절연층(36A)은 제1절연층(35A) 상에서 제1도전구조물(34) 사이를 채우도록 형성될 수 있다. 제2절연층(36A)은 층간절연층이 된다.
도 7b에 도시된 바와 같이, 제2절연층(36A)이 평탄화된다. 제1도전구조물(54) 상의 제1절연층(35A)의 표면이 노출되도록 평탄화될 수 있다.
평탄화된 제2절연층(36A)에 오픈부(37)가 형성된다. 평탄화된 제2절연층(36A)을 식각하여 오픈부(37)를 형성한다. 오픈부(37)가 형성된 후, 제2절연층(36A)은 도시되지 않을 수 있다. 오픈부(37)를 형성하기 위해 마스크패턴(미도시)이 사용될 수 있다. 오픈부(37)는 홀 형상 또는 라인 형상을 가질 수 있다. 복수개의 오픈부(37)가 일정 간격을 가지면서 규칙적으로 형성되어 오픈부 어레이를 형성할 수 있다. 오픈부(37)는 이웃하는 제1도전구조물(34) 사이에 형성될 수 있다. 오픈부(37)에 의해 제1도전구조물(34)의 측벽에 형성된 제1절연층(35A)이 노출될 수 있다. 오픈부(37) 형성을 위해 제1도전구조물(34) 및 제1절연층(35A)에 정렬되도록 제2절연층(36A)이 식각될 수 있다.
오픈부(37) 아래의 기판(31) 상에 제1절연층(35A)이 잔류할 수 있다.
도 7c에 도시된 바와 같이, 오픈부(37)가 형성된 전체 구조물 상에 희생층(38A)이 형성된다. 희생층(38A)은 제1절연층(35A) 상에 컨포멀하게 형성된다. 희생층(38A)은 습식식각에 의해 제거되는 물질을 포함한다. 희생층(38A)은 금속질화물을 포함한다. 희생층(38A)은 티타늄질화물(TiN)을 포함한다.
다른 실시예에서, 오픈부(37) 형성 이후에, 제1절연층(35A)과 희생층(38A)을 순차적으로 형성할 수도 있다. 이에 따라, 기판(31)의 표면, 오픈부(37)의 측벽 및하드마스크패턴(33)의 표면을 덮는 제1절연층(35A)과 희생층(38A)이 형성된다.
도 7d에 도시된 바와 같이, 오픈부(37)의 측벽에 스페이서(35)와 희생스페이서(38)가 형성된다. 희생층(38A)의 식각에 의해 희생스페이서(38)가 형성된다. 제1절연층(35A)의 식각에 의해 스페이서(35)가 형성된다. 스페이서(35) 및 희생스페이서(38)를 형성하기 위해 에치백 공정이 수행될 수 있다. 스페이서(35)는 제1도전구조물(34)의 측벽에 형성된다. 스페이서(35)의 측벽에는 희생스페이서(38)가 형성된다. 스페이서(35)를 형성하므로써 제1도전구조물(34) 사이의 기판(31)의 표면이 노출된다. 희생스페이서(38)는 오픈부(37)의 측벽에 형성된다. 다른 실시예에서, 스페이서(35)와 희생스페이서(38)가 오픈부(37)의 측벽에 형성될 수 있다.
도 7e에 도시된 바와 같이, 제2도전패턴(39A)이 형성된다. 제2도전패턴(39A)은 오픈부(37) 내부에 리세스되어 형성된다. 희생스페이서(38)를 포함한 전면에 제2도전층(미도시)을 형성한다. 제2도전층은 오픈부(37)를 채우면서 형성된다. 제2도전층을 선택적으로 제거하여 오픈부(37) 내에 제2도전패턴(39A)을 형성한다. 제2도전패턴(39A)을 형성하기 위해 에치백 공정에 의해 제2도전층을 식각할 수 있다. 제2도전패턴(39A)은 실리사이드화물질을 포함한다. 제2도전패턴(39A)은 실리콘함유층을 포함할 수 있다. 제2도전패턴(39A)은 폴리실리콘을 포함할 수 있다. 제1도전패턴(39A)은 기판(31)의 표면과 접촉된다. 제2도전패턴(39A)은 제1도전구조물(34)의 상부 표면보다 낮게 리세스된 표면을 갖는다. 제2도전패턴(39A)의 리세스된 표면은 적어도 제1도전패턴(32)의 상부 표면보다 높게 제어할 수 있다. 제2도전패턴(39A)의 높이는 제1도전패턴(32)과의 대향면적을 최소화시키는 높이를 가질 수 있다. 이로써, 제1도전패턴(32)과 제2도전패턴(39A)간의 기생캐패시턴스를 감소시킬 수 있다.
리세스된 제2도전패턴(39A)을 형성하면, 희생스페이서(38)의 일부가 노출된다.
도 7f에 도시된 바와 같이, 희생스페이서(38)가 제거된다. 희생스페이서(38)를 제거하기 위해 스트립 공정이 진행된다. 스트립 공정은 세정 공정을 포함할 수 있다. 세정 공정은 희생스페이서(38)를 제거할 수 있는 습식케미컬을 이용한다.
상술한 바와 같은 스트립 공정에 의해 희생스페이서(38)가 제거되고, 희생스페이서(38)가 차지하고 있던 공간은 에어갭(40)으로 잔존한다.
에어갭(40)은 제2도전패턴(39A)과 오픈부(37)의 측벽 사이에 형성되며, 제2도전패턴(39A)과 오픈부(37) 측벽 사이에는 '에어갭(40)-스페이서(35)'로 이루어진 절연구조가 형성된다.
도 7g에 도시된 바와 같이, 실리사이드화층(41)이 형성된다. 실리사이드화층(41)은 제2도전패턴(39A)을 커버링하면서 전체 구조물 상에 형성된다. 실리사이드화층(41)은 에어갭(40)에 의해 노출되어 있는 제2도전패턴(39A)의 상부 표면 및 측면 상에 형성된다. 실리사이드화층(41)은 에어갭(40)을 갭필할 수도 있다. 실리사이드화층(41)은 제2도전패턴(39A) 상부 표면 및 측벽에 실리사이드를 형성할 수 있는 물질을 포함한다. 실리사이드화층(41)은 실리사이드화금속을 포함한다. 예를 들어, 실리사이드화금속은 티타늄(Titanium), 코발트(Cobalt), 텅스텐(Tungsten) 또는 니켈(Nickel)을 포함할 수 있다. 실리사이드화층(41)은 화학기상증착법(CVD)에 의해 형성될 수 있다. 따라서, 제2도전패턴(39A)의 상부 표면 및 측면 상에서 균일한 두께를 갖고 형성된다. 위와 같은 실리사이드화금속은 모두 도전성 물질이다.
이하, 실시예에서 실리사이드화층(41)은 코발트를 포함한다.
실리사이드화층(41) 상에 캡핑층(42)이 형성된다. 캡핑층(42)은 컨포멀하게 형성된다. 캡핑층(42)은 후속 실리사이드층의 어택을 방지한다. 캡핑층(42)은 원자층증착법(ALD)에 의해 형성된다. 캡핑층(42)은 금속질화물을 포함한다. 캡핑층(42)은 티타늄함유물질을 포함한다. 캡핑층(42)은 티타늄질화물(TiN)을 포함할 수 있다. 캡핑층(42)은 티타늄과 티타늄질화물을 적층하여 형성할 수도 있다. 캡핑층(42)은 에어갭(40) 내부에 형성되거나, 또는 에어갭(40) 내부에 형성되지 않을 수 있다. 예컨대, 실리사이드화층(41)이 에어갭(40)을 갭필하지 않고 형성되는 경우, 캡핑층(42)이 에어갭(40) 내부에 형성될 수 있다. 또한, 실리사이드화층(41)이 에어갭(40)을 갭필하는 경우, 캡핑층(42)은 에어갭(40) 내부에 형성되지 않는다.
상술한 바에 따르면, 실리사이드화층(41)에 의해 제2도전패턴(39A)이 커버링되므로, 실리사이드화층(41)은 제2도전패턴(39A)의 상부표면 및 측면을 덮는다. 따라서, 제2도전패턴(39A)과 실리사이드화층(41)간의 접촉면적이 증가하므로 후속 실리사이드층의 형성 면적이 증가한다.
도 7h에 도시된 바와 같이, 제3도전패턴(44)이 형성된다. 제3도전패턴(44)을 형성하기 위해 열공정이 실시될 수 있다. 열공정은 어닐링(43)을 포함한다. 어닐링(43)은 제2도전패턴(39A)과 실리사이드화층(41)을 반응시키기 위해 수행된다. 부연하면, 제2도전패턴(39A)과 실리사이드화층(41)이 접하는 계면에서 실리사이드반응이 발생한다. 이에 따라, 실리사이드층이 형성된다. 실리사이드층은 제3도전패턴(44)이 된다. 제3도전패턴(44)은 오믹콘택층의 역할을 한다. 어닐링(43)은 적어도 200℃ 이상의 온도에서 실시할 수 있다. 어닐링(43)은 급속어닐링(RTA)을 포함한다.
어닐링(43)을 실시함에 따라 제2도전패턴(39A)의 실리콘과 실리사이드화층(41)의 금속이 반응하여 금속실리사이드층이 형성된다. 금속실리사이드층은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 제2도전패턴(39A)이 폴리실리콘을 포함하고, 실리사이드화층(41)이 코발트를 포함하므로, 어닐링(43)에 의해 코발트실리사이드층이 형성된다. 코발트실리사이드층을 형성하기 위해 2회의 어닐링(43)이 수행될 수 있다. 1차 어닐링에 의해 'CoSix(x=0.1∼1.5)상'의 코발트실리사이드가 형성된다. 1차 어닐링 이후에 2차 어닐링이 수행된다. 2차 어닐링은 1차 어닐링보다 높은 온도에서 진행할 수 있다. 2차 어닐링은 600∼800℃의 온도에서 진행한다. 2차 어닐링에 의해 코발트실리사이드층의 상변화가 발생한다. 예컨대, 2차 어닐링에 의해 'CoSi2 상'의 코발트실리사이드로 상변환된다. 'CoSi2 상'의 코발트실리사이드의 비저항은 CoSix(x=0.1∼1.5)상'의 코발트실리사이드보다 낮다. 'CoSi2상'의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 미세 선폭을 갖는 오픈부(37)의 작은 면적에서도 저저항의 코발트실리사이드를 형성할 수 있다. 2차 어닐링은 미반응 실리사이드화층(41A)을 제거한 후에 수행될 수도 있다.
제2도전패턴(39A)의 실리콘을 소모시키면서 제3도전패턴(44)이 형성되므로, 제2도전패턴은 도면부호 '39'과 같이 체적이 감소될 수 있다. 어닐링(43) 이후에, 제3도전패턴(44)에 의해 제2도전패턴(39)이 커버링된다.
상술한 바와 같이, 실리사이드화반응에 의해 제2도전패턴(39)의 상부표면 및 측면을 커버링하는 제3도전패턴(44)이 형성된다. 제3도전패턴(44)은 제2도전패턴(39)과 후속 제4도전패턴 사이의 오믹콘택층 역할을 한다.
제3도전패턴(44) 상에 미반응 실리사이드화층(41A)이 잔류할 수 있다.
도 7i에 도시된 바와 같이, 미반응 실리사이드화층(41A) 및 캡핑층(42)이 제거된다. 미반응 실리사이드화층(41A) 및 캡핑층(42)을 제거하기 위해 스트립 공정이 수행된다. 스트립 공정은 습식케미컬을 이용한 세정을 포함한다.
상술한 바와 같은 스트립 공정에 의해 미반응 실리사이드화층(41A)이 제거되고, 이에 따라 에어갭(40)이 다시 오픈된다. 에어갭(40)은 제3도전패턴(44)과 오픈부(37)의 측벽 사이에 형성된다. 제3도전패턴(44)과 오픈부(37) 측벽 사이에 '에어갭(40)-스페이서(35)'로 이루어진 절연구조가 형성된다. 에어갭(40)의 체적은 초기 에어갭과 동일하거나 또는 초기 에어갭보다 작아질 수 있다.
도 8은 제3실시예에 따른 에어갭을 캡핑하는 방법의 일예를 도시한 도면이다.
도 8을 참조하면, 제4도전패턴(45)이 형성된다. 제4도전패턴(45)에 의해 에어갭(40) 및 제3도전패턴(44)이 캡핑된다. 제4도전패턴(45)은 에어갭(40)을 캡핑하면서 제3도전패턴(44)의 상부를 덮는다. 에어갭(40)의 공간이 좁기 때문에 제4도전패턴(45) 형성시 에어갭(40)을 채우지 않고 캡핑할 수 있다. 제4도전패턴(45)은 제3도전패턴(44) 상에서 오픈부(37)의 나머지를 채우는 형태이다. 아울러, 제4도전패턴(45)의 일부는 제3도전패턴(44)의 상부 측벽을 덮을 수 있다. 제4도전패턴(45)은 금속함유층을 포함할 수 있다. 제4도전패턴(45)은 텅스텐층을 포함할 수 있다. 제4도전패턴(45)을 형성하기 위해 제4도전층(미도시)을 갭필한 후 평탄화할 수 있다.
오픈부(37)에 제2도전구조물(46)이 형성된다. 제2도전구조물(46)은 제2도전패턴(39), 제3도전패턴(44) 및 제4도전패턴(45)을 포함한다. 제3도전패턴(44)은 제2도전패턴(39)과 제4도전패턴(45)간의 오믹콘택을 형성한다. 에어갭(40)은 제3도전패턴(44)과 오픈부(37)의 측벽 사이에 형성된다. 오픈부(37)가 제1도전구조물(34)의 측벽에 자기정렬된 경우에는, 제3도전패턴(44)과 제1도전패턴(32) 사이에 에어갭(40)이 형성될 수 있다. 제2도전구조물(46)과 제1도전구조물(34) 사이에는 에어갭(40)과 스페이서(35)를 포함하는 절연구조물이 형성된다.
도 9는 제3실시예에 따른 에어갭을 캡핑하는 방법의 다른 예를 도시한 도면이다.
도 9를 참조하면, 제3도전패턴(44) 상에 배리어패턴(47), 접착패턴(48) 및 제4도전패턴(49)이 형성된다. 따라서, 오픈부(37)에 형성되는 제2도전구조물(50)은 제2도전패턴(39), 제3도전패턴(44), 배리어패턴(47), 접착패턴(48) 및 제4도전패턴(49)을 포함한다. 배리어패턴(47)에 의해 제3도전패턴(44) 및 에어갭(40)이 캡핑된다.
상술한 제3실시예 및 그 변형예에 따르면, 에어갭(40)을 형성하므로써 제1도전구조물(34)과 제2도전구조물(46, 50)간의 기생캐패시턴스를 감소시킨다.
또한, 제3도전패턴(44)이 실리사이드층을 포함하므로, 제2도전구조물(46, 50)의 시트저항(Rs)을 감소시킬 수 있다. 특히, 저저항 실리사이드층을 포함하므로 제2도전구조물(46, 50)의 시트저항(Rs)을 더욱 감소시킬 수 있다. 시트저항(Rs)이 감소하면 콘택저항(Rc)을 개선시킬 수 있다.
또한, 절연물질의 사용없이 도전물질을 이용하여 에어갭(40)을 캡핑시킬 수 있다.
결국, 에어갭(40)에 의해 기생캐패시턴스(Cb)를 감소시키며, 저저항 실리사이드층에 의한 시트저항 감소에 의해 제2도전구조물(46, 50)의 콘택저항(Rc)을 개선시킨다.
도 10a는 메모리셀의 일부를 도시한 도면이다. 도 10b는 도 10a의 A-A'선에 따른 평면도이다. 도 10c는 도 10b의 B-B'선에 따른 단면도이다. 도 10a에 도시된 메모리셀은 DRAM의 메모리셀을 포함한다.
도 10a, 도 10b 및 도 10c를 참조하면, 기판(301)에 소자분리영역(302)에 의해 활성영역(303)이 정의된다. 활성영역(303)을 가로지르는 게이트트렌치(321)가 형성된다. 게이트트렌치(321) 표면에 게이트절연층(322)이 형성된다. 게이트절연층(322) 상에 트렌치(321)를 부분적으로 매립하는 매립게이트전극(323)이 형성된다. 도시하지 않았으나, 기판(301)에는 소스영역 및 드레인영역이 형성된다. 매립게이트전극(323) 상에 실링층(324)이 형성된다. 매립게이트전극(323)과 교차하는 방향으로 연장된 비트라인(307)을 포함하는 비트라인구조물(310)이 형성된다.
비트라인구조물(310)은 비트라인(307), 비트라인하드마스크(308) 및 비트라인스페이서(309)를 포함한다. 비트라인(307)은 비트라인콘택플러그(306)를 통해 활성영역(303)과 연결된다. 비트라인콘택플러그(306)는 제1층간절연층(304)에 형성된 비트라인콘택홀(305)에 형성된다.
활성영역(303)에 연결되는 스토리지노드콘택플러그(312)가 형성된다. 스토리지노드콘택플러그(312)는 제1층간절연층(304)과 제2층간절연층(304A)을 관통하는 스토리지노드콘택홀(311)에 형성된다. 스토리지노드콘택플러그(312)는 제1플러그(313), 오믹콘택층(314), 배리어패턴(315), 접착패턴(316) 및 제2플러그(317)를 포함한다. 제1플러그(313)는 폴리실리콘을 포함하는 실리콘플러그이다. 제2플러그(317)는 텅스텐을 포함하는 금속플러그이다. 오믹콘택층(314)은 제1플러그(313)의 상부표면 및 측면을 커버링한다.
스토리지노드콘택플러그(312)와 비트라인(307) 사이에 에어갭(318) 및 스페이서(319)를 포함하는 절연구조물이 형성된다. 에어갭(318)은 배리어패턴(315)에 의해 캡핑된다. 에어갭(318) 및 배리어패턴(315)은 전술한 실시예들에 의한 방법을 적용하여 형성할 수 있다.
스토리지노드콘택플러그(312) 상에 스토리지노드(320)를 포함하는 캐패시터가 연결된다. 스토리지노드(320)는 필라 형태를 포함한다. 도시하지 않았으나, 스토리지노드(320) 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드(320)는 필라형태 외에 실린더형태가 될 수도 있다.
위와 같이, 메모리셀은 매립게이트전극(323)을 포함하는 매립게이트형 트랜지스터, 비트라인(307), 스토리지노드콘택플러그(312), 캐패시터를 포함한다. 스토리지노드콘택플러그(312)는 비트라인(307)의 측벽으로부터 에어갭(318)에 의해 이격된다. 따라서, 비트라인(307)과 스토리지노드콘택플러그(312)간의 기생캐패시턴스가 감소한다.
도 11은 메모리셀의 변형예를 도시한 도면이다.
도 11을 참조하면, 스토리지노드콘택플러그(312)는 제1플러그(313A), 배리어패턴(315), 접착패턴(316) 및 제2플러그(317)를 포함한다. 제1플러그(313A)는 금속실리사이드를 포함한다. 즉, 제1플러그(313A)는 실리사이드 플러그이다. 제2플러그(317)는 텅스텐을 포함하는 금속플러그이다.
도 12a 내지 도 12i는 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.
도 12a에 도시된 바와 같이, 기판(51)에 소자분리영역(52)을 형성한다. 기판(51)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 소자분리영역(52)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(52)에 의해 활성영역(53)이 정의된다. 소자분리영역(52)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필물질(Gapfill material)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide)을 포함할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필물질은 스핀온절연물(SOD) 등의 실리콘산화물을 포함할 수 있다. 또한, 갭필물질은 실리콘질화물을 포함할 수 있으며, 이때, 실리콘질화물은 라이너로 사용되는 실리콘질화물을 이용하여 갭필할 수 있다.
도시하지 않았으나, 소자분리영역(52)을 형성한 후에, 매립게이트전극(도 10c의 '323' 참조)을 형성할 수 있다. 도 10c를 참조하여 매립게이트전극의 형성 방법을 설명하기로 한다. 먼저, 기판(301)을 식각하여 게이트트렌치(321)를 형성한 후, 게이트트렌치(321)에 리세스된 매립게이트전극(323)을 형성한다. 이후, 매립게이트전극(323) 상에 실링층(324)을 형성한다. 매립게이트전극(323)을 형성하기 전에 게이트트렌치(321)의 표면에 게이트절연층(322)을 형성할 수 있다. 매립게이트전극(323)은 게이트트렌치(321)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 매립게이트전극은 티타늄질화물, 탄탈륨질화물 또는 텅스텐을 단독으로 포함하거나, 티타늄질화물(TiN) 또는 탄탈륨질화물(TaN) 상에 텅스텐(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화물(WN) 상에 텅스텐(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 금속물질을 포함할 수 있다. 실링층(324)은 매립게이트전극(323) 상에서 게이트트렌치(321)를 갭필할 수 있다. 실링층(324)은 후속 공정으로부터 매립게이트전극(323)을 보호하는 역할을 수행할 수 있다. 실링층(324)은 절연물질을 포함할 수 있다. 실링층(324)은 실리콘질화물을 포함할 수 있다. 실링층(324) 형성후에 활성영역(303)에 소스영역 및 드레인영역을 형성할 수 있다. 이로써, 매립게이트전극(323)을 포함하는 매립게이트형 트랜지스터가 형성된다.
도 12a를 다시 참조하면, 기판(51)의 전면에 제1층간절연층(54)을 형성한다. 제1층간절연층(54)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제1층간절연층(54) 상에 실리콘질화물을 포함하는 식각정지층(미도시)이 더 형성될 수 있다.
제1층간절연층(54)을 식각하여 비트라인콘택홀(55)을 형성한다. 비트라인콘택홀(55)을 형성하기 위해 마스크패턴(미도시)을 식각마스크로 사용할 수 있다. 비트라인콘택홀(55)을 형성한 후에 활성영역(53)을 일정 깊이 리세스시킬 수 있다. 이로써, 비트라인콘택홀(55)에 형성되는 비트라인콘택플러그(56)와 활성영역(53)간의 접촉면적을 증가시킬 수 있다. 비트라인콘택홀(55)에 의해 노출되는 활성영역(53)은 매립게이트형 트랜지스터의 소스영역 또는 드레인영역 중 어느 하나의 영역을 포함한다.
비트라인콘택홀(55)에 비트라인콘택플러그(56)를 형성한다. 비트라인콘택플러그(56)는 비트라인콘택홀(55)을 채우는 형태이다. 비트라인콘택홀(55)을 갭필하도록 전면에 도전층(미도시)을 형성한 후, 도전층을 평탄화할 수 있다. 이로써, 비트라인콘택플러그(56)가 형성될 수 있다. 비트라인콘택플러그(56)는 폴리실리콘층 또는 금속층을 포함할 수 있다.
비트라인콘택플러그(56) 상에 비트라인(57)과 비트라인하드마스크(58)를 형성한다. 다른 실시예에서, 비트라인(57)과 비트라인하드마스크(58)의 선폭을 비트라인콘택홀(55)보다 작게 설정하여, 비트라인콘택플러그(56)까지 식각할 수 있다. 비트라인콘택플러그(56)가 식각됨에 따라 비트라인콘택홀(55)의 측벽이 다시 오픈될 수 있으나, 이는 후속하는 비트라인스페이서(59)를 이용하여 갭필할 수 있다. 비트라인(57)은 텅스텐 등의 금속함유층을 포함한다. 비트라인하드마스크(58)는 실리콘질화물을 포함한다.
비트라인(57)과 비트라인하드마스크(58)의 측벽에 비트라인스페이서(59)를 형성한다. 비트라인스페이서(59)는 실리콘질화물을 포함할 수 있다.
위와 같이, 비트라인스페이서(59)를 형성하면, 비트라인(57), 비트라인하드마스크(58) 및 비트라인스페이서(59)를 포함하는 비트라인구조물(60)이 형성된다.
도시하지 않았으나, 비트라인구조물(60)을 형성하는 공정은 주변회로영역에 형성되는 트랜지스터의 게이트구조물 공정과 동시에 진행될 수 있다. 비트라인콘택플러그와 동일한 실리콘전극, 비트라인과 동일한 메탈전극을 포함하는 게이트구조물이 형성될 수 있다.
비트라인구조물(60) 상에 제2층간절연층(61)을 형성한다. 후속하여 제2층간절연층(61)은 이웃하는 비트라인구조물(60) 사이에 갭필되도록 패터닝 또는 평탄화될 수 있다.
도 12b에 도시된 바와 같이, 미도시된 마스크패턴을 식각마스크로 이용하여 제2층간절연층(61) 및 제1층간절연층(54)을 식각한다. 이에 따라 비트라인구조물(60) 사이에 스토리지노드콘택홀(62)이 형성된다. 스토리지노드콘택홀(62)은 비트라인구조물(60)에 의해 자기정렬적으로 형성될 수 있다. 따라서, 스토리지노드콘택홀(62)에 의해 이웃하는 비트라인구조물(60)의 측벽이 노출된다. 스토리지노드콘택홀(62)에 의해 기판(51)의 일부 표면이 노출된다. 스토리지노드콘택홀(62)에 의해 노출되는 활성영역(53)은 매립게이트형 트랜지스터의 소스영역 또는 드레인영역 중 어느 하나의 영역을 포함한다. 도시하지 않았으나, 후속 습식식각을 실시하여 스토리지노드콘택홀(62)의 하부를 확장시킬 수 있다. 이때, 제1층간절연층(54)의 일부가 등방성 식각된다. 도시되지 않았으나, 스토리지노드콘택홀(62)이 형성된 후 제2층간절연층(61)이 잔류한다. 즉, 비트라인구조물(60) 사이에 스토리지노드콘택홀(62)이 형성된 제2층간절연층(61)이 잔류한다.
도 12c에 도시된 바와 같이, 스토리지노드콘택홀(62)의 측벽에 스페이서(63)와 희생스페이서(64)를 형성한다. 예를 들어, 절연층(미도시)과 희생층(미도시)을 형성한다. 희생층을 에치백하므로써 희생스페이서(64)가 형성된다. 희생스페이서(64)에 의해 노출된 절연층을 에치백한다. 이에 따라, 스페이서(63)가 형성된다. 스페이서(63)는 스토리지노드콘택홀(62)의 측벽에 형성된다. 희생스페이서(64)는 스페이서(63)의 측벽에 형성된다. 희생스페이서(64)를 형성하므로써 스토리지노드콘택홀(62) 아래의 활성영역(53)의 표면이 노출된다. 다른 실시예에서, 스페이서(63)를 형성하지 않고 희생스페이서(64)를 형성할 수도 있다. 이 경우, 스토리지노드콘택플러그의 선폭을 증가시킬 수 있다.
스토리지노드콘택홀(62)에 제1플러그(65A)를 형성한다. 제1플러그(65A)는 스토리지노드콘택홀(62)의 일부를 채우는 형태가 된다. 즉, 스토리지노드콘택홀(62)에 리세스된 제1플러그(65A)가 형성된다. 스토리지노드콘택홀(62)을 갭필하도록 전면에 도전층(미도시)을 형성한 후, 도전층을 리세스시켜 제1플러그(65A)를 형성한다. 제1플러그(65A)의 리세스된 표면은 적어도 비트라인(57)의 상부 표면보다 높게 제어할 수 있다. 제1플러그(65A)의 높이는 비트라인(57)과의 대향면적을 최소화시키는 높이를 가질 수 있다. 이로써, 비트라인(57)과 제1플러그(65A)간의 기생캐패시턴스를 감소시킬 수 있다. 제1플러그(65A)는 실리콘함유층을 포함한다. 제1플러그(65A)은 폴리실리콘층을 포함할 수 있다. 제1플러그(65A)는 실리콘플러그가 된다.
리세스된 제1플러그(65A)를 형성하면, 희생스페이서(64)의 상부가 노출된다.
도 12d에 도시된 바와 같이, 희생스페이서(64)가 제거된다. 희생스페이서(64)를 제거하기 위해 스트립 공정이 진행된다. 스트립 공정은 세정 공정을 포함할 수 있다. 세정 공정은 희생스페이서(64)를 제거할 수 있는 습식케미컬을 이용한다.
상술한 바와 같은 스트립 공정에 의해 희생스페이서(64)가 제거되고, 희생스페이서(64)가 차지하고 있던 공간은 에어갭(66)으로 잔존한다.
에어갭(66)은 제1플러그(65A)와 스토리지노드콘택홀(62)의 측벽 사이에 형성된다. 제1플러그(65A)와 비트라인구조물(60) 사이에 '에어갭(66)-스페이서(63)'로 이루어진 절연구조가 형성된다.
도 12e에 도시된 바와 같이, 실리사이드화층(67)이 형성된다. 실리사이드화층(67)은 제1플러그(65A)을 커버링하면서 전체 구조물 상에 형성된다. 실리사이드화층(67)은 에어갭(66)에 의해 노출되어 있는 제1플러그(65A)의 상부 표면 및 측면 상에 형성된다. 실리사이드화층(67)은 에어갭(66)을 갭필할 수도 있다. 실리사이드화층(67)은 제1플러그(65A) 상부 표면 및 측벽에 실리사이드를 형성할 수 있는 물질을 포함한다. 실리사이드화층(67)은 실리사이드화금속을 포함한다. 예를 들어, 실리사이드화금속은 티타늄(Titanium), 코발트(Cobalt), 텅스텐(Tungsten) 또는 니켈(Nickel)을 포함할 수 있다. 실리사이드화층(67)은 화학기상증착법(CVD)에 의해 형성될 수 있다. 따라서, 제1플러그(65A)의 상부 표면 및 측면 상에서 균일한 두께를 갖고 형성된다. 위와 같은 실리사이드화금속은 모두 도전성 물질이다.
이하, 실시예에서 실리사이드화층(67)은 코발트를 포함한다.
실리사이드화층(67) 상에 캡핑층(68)이 형성된다. 캡핑층(68)은 컨포멀하게 형성된다. 캡핑층(68)은 후속 실리사이드층의 어택을 방지한다. 캡핑층(68)은 원자층증착법(ALD)에 의해 형성된다. 캡핑층(68)은 금속질화물을 포함한다. 캡핑층(68)은 티타늄함유물질을 포함한다. 캡핑층(68)은 티타늄질화물(TiN)을 포함할 수 있다. 캡핑층(68)은 티타늄과 티타늄질화물을 적층하여 형성할 수도 있다. 캡핑층(68)은 에어갭(66) 내부에 형성되거나, 또는 에어갭(66) 내부에 형성되지 않을 수 있다. 예컨대, 실리사이드화층(67)이 에어갭(66)을 갭필하지 않고 형성되는 경우, 캡핑층(68)이 에어갭(66) 내부에 형성될 수 있다. 또한, 실리사이드화층(67)이 에어갭(66)을 갭필하는 경우, 캡핑층(68)은 에어갭(66) 내부에 형성되지 않는다.
상술한 바에 따르면, 실리사이드화층(67)에 의해 제1플러그(65A)이 커버링되므로, 실리사이드화층(67)은 제1플러그(65A)의 상부표면 및 측면을 덮는다. 따라서, 제1플러그(65A)과 실리사이드화층(67)간의 접촉면적이 증가하므로 후속 실리사이드층의 형성 면적이 증가한다.
도 12f에 도시된 바와 같이, 오믹콘택층(70)이 형성된다. 오믹콘택층(70)을 형성하기 위해 열공정이 실시될 수 있다. 열공정은 어닐링(69)을 포함한다. 어닐링(69)은 제1플러그(65A)과 실리사이드화층(67)을 반응시키기 위해 수행된다. 부연하면, 제1플러그(65A)과 실리사이드화층(67)이 접하는 계면에서 실리사이드반응이 발생한다. 이에 따라, 실리사이드층이 형성된다. 실리사이드층은 오믹콘택층(70)이 된다. 어닐링(69)은 적어도 200℃ 이상의 온도에서 실시할 수 있다. 어닐링(69)은 급속어닐링(RTA)을 포함한다.
어닐링(69)을 실시함에 따라 제1플러그(65A)의 실리콘과 실리사이드화층(67)의 금속이 반응하여 금속실리사이드층이 형성된다. 금속실리사이드층은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 또는 텅스텐실리사이드를 포함할 수 있다. 제1플러그(65A)이 폴리실리콘을 포함하고, 실리사이드화층(67)이 코발트를 포함하므로, 어닐링(69)에 의해 코발트실리사이드층이 형성된다. 코발트실리사이드층을 형성하기 위해 2회의 어닐링(69)이 수행될 수 있다. 1차 어닐링에 의해 'CoSix(x=0.1∼1.5)상'의 코발트실리사이드가 형성된다. 1차 어닐링 이후에 2차 어닐링이 수행된다. 2차 어닐링은 1차 어닐링보다 높은 온도에서 진행할 수 있다. 2차 어닐링은 600∼800℃의 온도에서 진행한다. 2차 어닐링에 의해 코발트실리사이드층의 상변화가 발생한다. 예컨대, 2차 어닐링에 의해 'CoSi2 상'의 코발트실리사이드로 상변환된다. 'CoSi2 상'의 코발트실리사이드의 비저항은 CoSix(x=0.1∼1.5)상'의 코발트실리사이드보다 낮다. 'CoSi2상'의 코발트실리사이드를 형성하면, 저저항의 코발트실리사이드를 형성할 수 있다. 2차 어닐링은 미반응 실리사이드화층(67A)을 제거한 후에 수행될 수도 있다.
제1플러그(65A)의 실리콘을 소모시키면서 오믹콘택층(70)이 형성되므로, 제1플러그는 도면부호 '65'과 같이 체적이 감소될 수 있다. 어닐링(69) 이후에, 오믹콘택층(70)에 의해 제1플러그(65)이 커버링된다.
상술한 바와 같이, 실리사이드화반응에 의해 제1플러그(65)의 상부표면 및 측면을 커버링하는 오믹콘택층(70)이 형성된다.
오믹콘택층(70) 상에 미반응 실리사이드화층(67A)이 잔류할 수 있다.
도 12g에 도시된 바와 같이, 미반응 실리사이드화층(67A) 및 캡핑층(68)이 제거된다. 미반응 실리사이드화층(67A) 및 캡핑층(68)을 제거하기 위해 스트립 공정이 수행된다. 스트립 공정은 습식케미컬을 이용한 세정을 포함한다.
상술한 바와 같은 스트립 공정에 의해 미반응 실리사이드화층(67A)이 제거되고, 이에 따라 에어갭(66)이 다시 오픈된다. 에어갭(66)은 오믹콘택층(70)과 비트라인구조물(60)의 측벽 사이에 형성된다.
도 12h에 도시된 바와 같이, 오믹콘택층(70) 및 에어갭(66)을 캡핑하는 도전구조물을 형성한다. 예컨대, 배리어패턴(71), 접착패턴(72) 및 제2플러그(73)를 형성한다. 배리어패턴(71)은 에어갭(66)을 캡핑한다. 배리어패턴(71)으로 사용된 물질은 에어갭(66)을 채우지 않고 캡핑하기 위해 두께가 조절된다. 이와 같이, 두께를 조절하므로써 오믹콘택층(70)의 상부 표면을 덮고 아울러 오믹콘택층(70)의 측벽을 덮을 수 있다. 배리어패턴(71)은 티타늄층을 포함한다. 접착패턴(72)은 티타늄질화물(TiN)을 포함할 수 있다. 제2플러그(73)는 접착패턴(72) 상에서 스토리지노드콘택홀(62)의 나머지를 갭필하는 형태이다. 제2플러그(73)는 금속함유층을 포함할 수 있다. 제2플러그(73)는 텅스텐층을 포함할 수 있다. 제2플러그(73)는 금속플러그가 된다.
위와 같이, 오믹콘택층(70) 상에 배리어패턴(71), 접착패턴(72) 및 제2플러그(73)가 형성된다. 따라서, 스토리지노드콘택홀(62)에 형성되는 스토리지노드콘택플러그(74)는 제1플러그(65), 오믹콘택층(70), 배리어패턴(71), 접착패턴(72) 및 제2플러그(73)를 포함한다. 오믹콘택층(70)은 제1플러그(65)와 제2플러그(73)간의 오믹콘택을 형성한다. 제1플러그(65)가 실리콘함유층을 포함하고, 제2플러그(73)가 금속함유층을 포함하면, 제1플러그(65)와 제2플러그(73)는 세미 메탈 플러그(Semi-metal plug) 구조가 된다.
에어갭(66)은 제1플러그(65)와 스토리지노드콘택홀(62)의 측벽 사이에 형성된다. 스토리지노드콘택플러그(74)와 비트라인구조물(60) 사이에는 에어갭(66)과 스페이서(63)를 포함하는 절연구조물이 형성된다. 에어갭(66)은 배리어패턴(71)에 의해 캡핑된다.
다른 실시예로서, 제2플러그(73)만을 이용하여 에어갭(66) 및 오믹콘택층(70)을 캡핑할 수도 있다.
도 12i에 도시된 바와 같이, 스토리지노드콘택플러그(74) 상에 스토리지노드(75)를 형성한다. 도시하지 않았으나, 스토리지노드(75) 상에 유전층 및 플레이트노드를 형성할 수 있다. 스토리지노드(75)는 필라형태이며, 다른 실시예에서 실린더 형태를 가질 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 13은 메모리 카드를 보여주는 개략도이다.
도 13을 참조하면, 메모리 카드(400)는 제어기(410) 및 메모리(420)를 포함할 수 있다. 제어기(410) 및 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(410)의 명령에 따라서 메모리(420) 및 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다. 메모리(420)는 앞서 설명한 바와 같은 에어갭을 구비하는 반도체장치를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(400)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 14는 전자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 칩(520)을 포함할 수 있고, 이들은 버스(540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 전자 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 전자 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(520)은 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(510)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(520)은 앞서 설명한 에어갭을 구비하는 반도체장치를 포함할 수 있다. 전자 시스템(500)은 칩(520)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
51 : 기판 52 : 소자분리영역
53 : 활성영역 54 : 제1층간절연층
56 : 비트라인콘택플러그 57 : 비트라인
58 : 비트라인하드마스크 59 : 비트라인스페이서
60 : 비트라인구조물 62 : 스토리지노드콘택홀
63 : 스페이서 65 : 제1플러그
70 : 오믹콘택층 66 : 에어갭
71 : 배리어패턴 72 : 접착패턴
73 : 제2플러그 74 : 스토리지노드콘택플러그
75 : 스토리지노드

Claims (31)

  1. 기판의 일부 표면을 노출시키는 오픈부를 갖는 절연구조물과 상기 오픈부에 내에 형성된 도전구조물을 포함하는 반도체 장치에 있어서,
    상기 도전구조물은,
    상기 오픈부 내에 리세스되어 형성된 제1도전패턴;
    상기 제1도전패턴의 상부 표면과 측면을 커버링하는 제2도전패턴;
    상기 오픈부의 측벽과 제2도전패턴 사이에 형성된 에어갭; 및
    상기 제2도전패턴 및 에어갭을 캡핑하는 제3도전패턴
    를 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 도전구조물은 플러그를 포함하는 반도체장치.
  3. 제1항에 있어서,
    상기 제2도전패턴은 금속실리사이드를 포함하는 반도체장치.
  4. 제1항에 있어서,
    상기 제1도전패턴은 실리콘함유물질을 포함하고, 상기 제3도전패턴은 금속함유물질을 포함하며, 상기 제2도전패턴은 금속실리사이드를 포함하는 반도체장치.
  5. 제1항에 있어서,
    상기 제3도전패턴과 제2도전패턴 사이에 형성되어 상기 에어갭 및 제2도전패턴을 캡핑하는 배리어패턴; 및
    상기 배리어패턴 상에 형성된 접착패턴
    을 더 포함하는 반도체장치.
  6. 제1항에 있어서,
    상기 도전구조물에 연결되는 캐패시터 및 상기 기판에 연결되는 복수의 비트라인구조물을 더 포함하고,
    상기 오픈부는 상기 복수의 비트라인구조물 사이에 형성되며, 상기 제1도전패턴과 제2도전패턴은 상기 비트라인구조물의 측벽으로부터 상기 에어갭에 의해 이격되어 형성된 반도체장치.
  7. 제1항에 있어서,
    상기 기판에 매립된 게이트전극을 갖는 매립게이트형 트랜지스터를 더 포함하고, 상기 도전구조물은 상기 매립게이트형 트랜지스터의 소스영역 또는 드레인영역에 연결되는 반도체장치.
  8. 기판의 일부 표면을 노출시키는 오픈부를 갖는 절연구조물과 상기 오픈부에 내에 형성된 도전구조물을 포함하는 반도체 장치에 있어서,
    상기 도전구조물은,
    상기 오픈부 내에 리세스되어 형성된 금속실리사이드를 포함하는 제1도전패턴;
    상기 오픈부의 측벽과 제1도전패턴 사이에 형성된 에어갭; 및
    상기 제1도전패턴 및 에어갭을 캡핑하는 제2도전패턴
    를 포함하는 반도체장치.
  9. 제8항에 있어서,
    상기 제2도전패턴은 금속함유물질을 포함하는 반도체장치.
  10. 기판 상부에 형성된 제1도전패턴을 포함하는 복수의 도전구조물;
    상기 도전구조물 사이에 리세스되어 형성된 제2도전패턴;
    상기 제2도전패턴의 상부 표면과 측벽을 덮는 제3도전패턴;
    상기 제1도전패턴과 제3도전패턴 사이에 형성된 에어갭; 및
    상기 에어갭 및 제3도전패턴을 캡핑하는 제4도전패턴
    를 포함하는 반도체장치.
  11. 제10항에 있어서,
    상기 제3도전패턴과 제4도전패턴 사이에 형성되어 상기 에어갭 및 제3도전패턴을 캡핑하는 배리어패턴; 및
    상기 배리어패턴 상에 형성된 접착패턴
    을 더 포함하는 반도체장치.
  12. 제10항에 있어서,
    상기 제2도전패턴, 제3도전패턴 및 제4도전패턴의 적층구조는 플러그를 포함하는 반도체장치.
  13. 제10항에 있어서,
    상기 제3도전패턴은 금속실리사이드를 포함하는 반도체장치.
  14. 제10항에 있어서,
    상기 제2도전패턴은 실리콘함유물질을 포함하고, 상기 제4도전패턴은 금속함유물질을 포함하며, 상기 제3도전패턴은 금속실리사이드를 포함하는 반도체장치.
  15. 제10항에 있어서,
    상기 제1도전패턴은 비트라인을 포함하고, 제4도전패턴에 연결되는 캐패시터를 더 포함하는 반도체장치.
  16. 제10항에 있어서,
    상기 기판에 매립된 게이트전극을 갖는 매립게이트형 트랜지스터를 더 포함하고, 상기 제2도전패턴은 상기 매립게이트형 트랜지스터의 소스영역 또는 드레인영역에 연결되는 반도체장치.
  17. 기판 상부에 형성된 비트라인을 포함하는 복수의 비트라인구조물;
    상기 비트라인구조물 사이에 리세스되어 형성되고 금속실리사이드를 포함하는 제1플러그;
    상기 제1플러그와 비트라인구조물 사이에 형성된 에어갭; 및
    상기 에어갭 및 제1플러그를 캡핑하는 제2플러그
    를 포함하는 반도체장치.
  18. 기판 상에 제1도전패턴을 포함하는 복수의 도전구조물을 형성하는 단계;
    상기 도전구조물 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 도전구조물 사이에 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 오픈부에 리세스되는 제2도전패턴을 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 에어갭에 의해 분리되며 상기 제2도전패턴의 측벽 및 상부 표면을 덮는 제3도전패턴을 형성하는 단계; 및
    상기 제3도전패턴 상에 상기 에어갭을 캡핑하는 제4도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  19. 제18항에 있어서,
    상기 제3도전패턴을 형성하는 단계는,
    상기 에어갭을 갭필하도록 전면에 금속층을 형성하는 단계;
    어닐링을 실시하여 상기 금속층과 제1도전패턴을 반응시켜 실리사이드층을 형성하는 단계; 및
    미반응 상기 금속층을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  20. 제19항에 있어서,
    상기 실리사이드층을 형성하는 단계에서,
    상기 실리사이드층은 'CoSi2 상'의 코발트실리사이드를 포함하는 반도체장치 제조 방법.
  21. 제18항에 있어서,
    상기 제4도전패턴을 형성하는 단계 이전에,
    상기 에어갭 및 제3도전패턴을 캡핑하는 배리어층을 형성하는 단계;
    상기 배리어층 상에 접착층을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  22. 제18항에 있어서,
    상기 제2도전패턴은 실리콘함유물질을 포함하는 반도체장치 제조 방법.
  23. 기판 상에 제1도전패턴을 포함하는 복수의 도전구조물을 형성하는 단계;
    상기 도전구조물 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 도전구조물 사이에 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 오픈부에 리세스되는 금속실리사이드를 포함하는 제2도전패턴을 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및
    상기 제2도전패턴 상에 상기 에어갭을 캡핑하는 제3도전패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  24. 기판 상에 비트라인을 포함하는 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 콘택홀에 리세스되는 실리콘플러그를 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 에어갭에 의해 분리되며 상기 실리콘플러그의 측벽 및 상부 표면을 덮는 오믹콘택층을 형성하는 단계; 및
    상기 오믹콘택층 상에 상기 에어갭을 캡핑하는 금속플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  25. 제24항에 있어서,
    상기 오믹콘택층을 형성하는 단계는,
    상기 에어갭을 갭필하도록 전면에 금속층을 형성하는 단계;
    어닐링을 실시하여 상기 금속층과 실리콘플러그를 반응시켜 실리사이드층을 형성하는 단계; 및
    미반응 상기 금속층을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  26. 제25항에 있어서,
    상기 실리사이드층을 형성하는 단계에서,
    상기 실리사이드층은 'CoSi2 상'의 코발트실리사이드를 포함하는 반도체장치 제조 방법.
  27. 제24항에 있어서,
    상기 금속플러그를 형성하는 단계 이전에,
    상기 에어갭 및 오믹콘택층을 캡핑하는 배리어층을 형성하는 단계;
    상기 배리어층 상에 접착층을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  28. 제24항에 있어서,
    상기 비트라인구조물을 형성하는 단계 이전에,
    상기 기판에 매립된 게이트전극을 포함하는 매립게이트형 트랜지스터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  29. 제24항에 있어서,
    상기 금속플러그를 형성하는 단계 이후에,
    상기 금속플러그 상에 메모리요소를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  30. 기판 상에 비트라인을 포함하는 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 비트라인구조물 사이에 오픈부를 형성하는 단계;
    상기 오픈부의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 오픈부에 리세스되는 실리사이드플러그를 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계; 및
    상기 실리사이드플러그 상에 상기 에어갭을 캡핑하는 금속플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  31. 기판에 제1영역과 제2영역을 분리시키는 소자분리영역을 형성하는 단계;
    상기 제1영역과 제2영역 상에 각각 비트라인구조물과 게이트구조물을 형성하는 단계;
    상기 비트라인구조물 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 비트라인구조물 사이에 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 콘택홀에 리세스되는 실리콘플러그를 형성하는 단계;
    상기 희생스페이서를 제거하여 에어갭을 형성하는 단계;
    상기 에어갭에 의해 분리되며 상기 실리콘플러그의 측벽 및 상부 표면을 덮는 오믹콘택층을 형성하는 단계;
    상기 오믹콘택층 상에 상기 에어갭을 캡핑하는 금속플러그를 형성하는 단계; 및
    상기 금속플러그 상에 캐패시터를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
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