KR102290382B1 - 반도체 메모리 장치의 제조 방법 - Google Patents
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Abstract
반도체 메모리 장치의 제조 방법을 제공한다. 이 방법은, 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 단계; 상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 덮는 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서의 측벽과 접하며 상기 제 1 스페이서의 상단보다 낮은 상부면을 가지되 상부면에 노출되는 보이드를 포함하는 콘택플러그를 형성하는 단계; 상기 제 1 스페이서의 상부를 제거하는 단계; 상기 보이드의 적어도 입구를 막는 제 1 희생막을 형성하는 단계; 상기 비트라인 캐핑 패턴의 측벽을 덮으며, 상기 제 1 스페이서의 상부면과 접하는 하부면을 가지는 제 2 스페이서를 형성하는 단계; 및 상기 제 1 희생막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 오믹층의 불완전한 형성을 방지할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 메모리 장치의 제조 방법은, 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 단계; 상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 덮는 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서의 측벽과 접하며 상기 제 1 스페이서의 상단보다 낮은 상부면을 가지되 상부면에 노출되는 보이드를 포함하는 콘택플러그를 형성하는 단계; 상기 제 1 스페이서의 상부를 제거하는 단계; 상기 보이드의 적어도 입구를 막는 제 1 희생막을 형성하는 단계; 상기 비트라인 캐핑 패턴의 측벽을 덮으며, 상기 제 1 스페이서의 상부면과 접하는 하부면을 가지는 제 2 스페이서를 형성하는 단계; 및 상기 제 1 희생막을 제거하는 단계를 포함한다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 메모리 장치의 제조 방법은, 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 단계; 상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 덮되, 제 1 서브 스페이서와 제 2 서브 스페이서를 포함하는 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서의 측벽과 접하며 상기 제 1 스페이서의 상단보다 낮은 상부면을 가지는 콘택플러그를 형성하는 단계; 상기 제 1 스페이서의 상부를 제거하는 단계; 상기 콘택플러그의 상부를 제거하여 상기 제 2 서브 스페이서의 측벽을 노출시키는 단계; 노출된 상기 제 2 서브 스페이서의 상부를 제거하여 상기 제 1 서브 스페이서의 측벽을 노출시키는 단계; 및 상기 비트라인 캐핑 패턴의 측벽을 덮으며, 상기 제 1 스페이서의 상부면과 접하는 하부면을 가지는 제 2 스페이서와, 상기 제 1 서브 스페이서의 측벽을 덮는 제 3 스페이서를 형성하는 단계를 포함한다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 메모리 장치의 제조 방법은, 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 단계; 상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 덮는 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서의 측벽과 접하며 상기 제 1 스페이서의 상단보다 낮은 상부면을 가지는 콘택플러그를 형성하는 단계; 상기 제 1 스페이서의 상부를 제거하는 단계; 상기 콘택플러그의 상부를 제거하여 상기 제 1 스페이서의 상부 측벽을 노출시키는 단계; 상기 비트라인 캐핑 패턴의 측벽을 덮으며, 상기 제 1 스페이서의 상부면과 접하는 하부면을 가지는 제 2 스페이서를 형성하는 단계; 적어도 노출된 상기 제 1 스페이서의 상부 측벽을 덮는 보호막을 형성하는 단계; 및 세정 공정을 진행하는 단계를 포함한다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법에서는 스토리지노드 콘택플러그 상에 오믹층을 안정적으로 형성할 수 있다. 또한 비트라인을 안정적으로 보호하며, 비트라인과 스토리지 노드 콘택 간의 절연 특성을 안정적으로 유지할 수 있다.
도 1a 내지 5a 및 7a는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 나타내는 평면도들이다.
도 1b 내지 5b 및 7b는 도 1a 내지 5a 및 7a를 각각 A-A'선으로 자른 단면도들이다.
도 1c 내지 5c 및 7c는 도 1a 내지 5a 및 7a를 각각 B-B'선으로 자른 단면도들이다.
도 6a 내지 도 6d는 도 7b의 단면을 가지는 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 8a 내지 도 8f는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9a 내지 도 9e는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 14는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도이다.
도 1b 내지 5b 및 7b는 도 1a 내지 5a 및 7a를 각각 A-A'선으로 자른 단면도들이다.
도 1c 내지 5c 및 7c는 도 1a 내지 5a 및 7a를 각각 B-B'선으로 자른 단면도들이다.
도 6a 내지 도 6d는 도 7b의 단면을 가지는 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 8a 내지 도 8f는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9a 내지 도 9e는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 14는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a 내지 5a 및 7a는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 나타내는 평면도들이다. 도 1b 내지 5b 및 7b는 도 1a 내지 5a 및 7a를 각각 A-A'선으로 자른 단면도들이다. 도 1c 내지 5c 및 7c는 도 1a 내지 5a 및 7a를 각각 B-B'선으로 자른 단면도들이다. 도 6a 내지 도 6d는 도 7b의 단면을 가지는 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 1a 내지 1c를 참조하면, 기판(100)에 소자분리 패턴들(102)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 상기 기판(100)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴들(102)는 상기 소자분리 트렌치를 채울 수 있다. 평면적으로, 상기 활성부들(ACT)은 제 1 방향(D1)으로 서로 평행하도록 배열될 수 있다. 상기 활성부들(ACT) 및 소자분리 패턴들(102)을 패터닝하여, 리세스 영역들(105)을 형성할 수 있다. 상기 리세스 영역들(105)은 상기 활성부들(ACT)을 가로지른다. 한 쌍의 상기 리세스 영역들(105)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 도 1a에 개시된 바와 같이, 상기 한 쌍의 리세스 영역들(105)로 인하여 상기 각 활성부들(ACT)는 제 1 소오스/드레인 영역(SDR1) 및 한 쌍의 제 2 소오스/드레인 영역들(SDR2)로 구분될 수 있다. 상기 제 1 소오스/드레인 영역(SDR1)은 상기 한 쌍의 리세스 영역들(105) 사이에 정의될 수 있으며, 상기 한 쌍의 제 2 소오스/드레인 영역들(SDR2)은 상기 각 활성부들(ACT)의 양 가장자리 영역들에 정의될 수 있다. 게이트 유전막(107)을 상기 리세스 영역들(105)의 내면 상에 형성할 수 있다. 상기 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 이어서, 게이트 도전막이 상기 리세스 영역들(105)을 채우도록 형성될 수 있으며, 상기 게이트 도전막을 식각하여 상기 리세스 영역들(105, recess region) 내에 워드라인들(WL)을 각각 형성할 수 있다. 상기 워드라인들(WL)의 상부면들은 상기 활성부들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되도록 형성될 수 있다. 상기 기판(100) 상에 절연막을 적층하여 상기 리세스 영역들(105)을 채우고 식각하여 상기 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(110)을 형성할 수 있다.
도 2a 내지 도 2c를 참조하면, 상기 워드라인 캐핑 패턴들(110)과 상기 소자분리 패턴(102)을 마스크로 사용하여 상기 활성부들(ACT)에 도펀트들을 주입하여 제 1 및 제 2 도핑된 영역들(112a, 112b)을 형성할 수 있다. 상기 제 1 도핑된 영역(112a) 및 제 2 도핑된 영역들(112b)은 도 2a의 상기 제 1 소오스/드레인 영역(SDR1) 및 상기 제 2 소오스/드레인 영역들(SDR2) 내에 각각 형성될 수 있다. 상기 기판(100)의 전면 상에 절연막을 형성하고 패터닝하여 제 1 층간 절연 패턴(5)을 형성할 수 있다. 상기 제 1 층간 절연 패턴(5)은 실리콘 산화막, 실리콘질화막 및 실리콘산화질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 제 1 층간 절연 패턴(5)은 복수개의 서로 이격된 섬 형태로 형성될 수 있다. 상기 제 1 층간 절연 패턴(5)은 이웃하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다. 상기 제 1 층간 절연 패턴(5)을 식각 마스크로 이용하여 상기 소자분리 패턴들(102), 상기 기판(100) 및 상기 워드라인 캐핑 패턴(110)의 상부를 일부 식각하여 리세스 영역인 배선-콘택개구부(7)를 형성할 수 있다. 상기 배선-콘택개구부(7)는 평면적으로 그물망 형태로 형성될 수 있다. 상기 배선-콘택개구부(7)는 상기 제 1 도핑된 영역들(112a)을 노출시킬 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 기판(100)의 전면 상에 비트 라인 폴리실리콘막(130a)을 적층하여 상기 배선-콘택개구부(7)를 채울 수 있다. 상기 비트 라인 폴리실리콘막(130a) 상에 비트 라인 금속함유막(132a)과 비트 라인 캐핑막(137a)을 차례로 적층할 수 있다. 상기 비트 라인 캐핑막(137a) 상에 비트 라인(BL)의 평면 형태를 한정하는 마스크 패턴들(139)을 형성할 수 있다. 상기 마스크 패턴들(139)는 예를 들면 실리콘 산화막이나 포토레지스트 패턴과 같이 상기 비트 라인 캐핑막(137a)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 마스크 패턴들(139)는 상기 제 1 및 제 2 방향들(D1, D2)과 모두 교차하는 제 3 방향(D3) 쪽으로 연장될 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 마스크 패턴들(139)을 식각 마스크로 이용하여 상기 비트 라인 캐핑막(137a), 상기 비트 라인 금속함유막(132a) 및 상기 비트 라인 폴리실리콘막(130a)을 차례대로 식각하여 비트 라인 폴리실리콘 패턴(130)과 비트 라인 금속 함유 패턴(132)로 이루어지는 비트 라인(BL), 상기 비트 라인 폴리실리콘 패턴(130)의 일부로 이루어지는 비트 라인 콘택플러그(DC), 및 비트 라인 캐핑 패턴(137)을 형성할 수 있다. 그리고 상기 제 1 층간 절연 패턴(5)의 상부면과 상기 배선-콘택개구부(7)의 내측벽 및 바닥면의 일부를 노출시킬 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 기판(100)의 전면 상에 제 1 서브 스페이서막을 콘포말하게 형성할 수 있다. 상기 제 1 서브 스페이서막은 상기 배선-콘택개구부(7)의 바닥면과 내측벽을 콘포말하게 덮을 수 있다. 상기 기판(100)의 전면 상에 절연막을 적층하여 상기 비트 라인 콘택플러그(DC)와 상기 배선-콘택개구부(7)의 내측벽 사이를 채우고 이방성 식각 공정을 진행하여 상기 배선-콘택개구부(7) 안에 절연 스페이서(141)을 형성하고 제 1 서브 스페이서(21a)를 형성할 수 있다. 상기 기판(100)의 전면 상에 제 2 서브 스페이서막을 콘포말하게 형성하고 이방성 식각 공정을 진행하여 제 2 서브 스페이서(23a)를 형성할 수 있다. 그리고 상기 기판(100)의 전면 상에 제 3 서브 스페이서막을 콘포말하게 형성하고 이방성 식각 공정을 진행하여 제 3 서브 스페이서(25a)를 형성할 수 있다. 상기 제 1 서브 스페이서(21a), 상기 제 2 서브 스페이서(23a) 및 상기 제 3 서브 스페이서(25a)는 제 1 스페이서(22)를 구성할 수 있다. 상기 제 1 스페이서들(22) 사이에서 상기 제 1 층간 절연 패턴(5)이 노출될 수 있다. 노출된 상기 제 1 층간 절연 패턴(5)을 식각하여 상기 기판(100)의 제 1 도핑된 영역(112a)을 노출시킬 수 있다. 그리고 상기 기판(100)의 전면 상에 절연막을 적층하고 패터닝하여 상기 제 1 스페이서(22) 사이에 스토리지 노드 콘택홀을 정의하는 스토리지노드 분리 패턴(40)을 형성할 수 있다. 상기 분리 패턴(40)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 분리 패턴(40)의 상부면은 상기 비트 라인 캐핑 패턴(137)의 상부면 높이와 같은 높이를 가질 수 있다.
도 6a를 참조하면, 상기 분리 패턴(40)이 형성된 상기 기판(100)의 전면 상에 불순물이 도핑된 폴리실리콘막을 적층하고 식각하여 이웃하는 상기 제 1 스페이서들(22) 사이에 상기 비트라인 캐핑 패턴(137)보다 낮은 상부면을 가지는 스토리지노드 콘택플러그(BC)를 형성할 수 있다. 상기 폴리실리콘막을 적층할 때, 상기 제 1 스페이서들(22) 사이의 간격이 좁아질수록, 심(seam)이나 보이드(void, 42)가 발생할 확률이 커질 수 있다. 상기 식각 공정으로 상기 스토리지노드 콘택플러그(BC) 상부면에는 상기 보이드(42)가 노출될 수 있다. 식각 공정을 진행하여 상기 스토리지노드 콘택플러그(BC)에 의해 측면이 덮이지 않은 상기 제 3 서브 스페이서(25a)와 상기 제 2 서브 스페이서(23a)를 제거하고 상기 제 1 서브 스페이서(21a)의 상부 측벽을 노출시킬 수 있다. 상기 식각 공정들로 인해 상기 스토리지노드 콘택플러그(BC)의 상부면에는 식각 손상 부분(D)이 존재할 수 있다.
이와 같이, 상기 보이드(42)가 노출된 상태에서 후속의 제 2 스페이서(27a)를 형성하는 공정을 진행하는 경우, 제 2 스페이서(27a)를 구성하는 예를 들면 실리콘 질화막이 상기 보이드(42) 안에 잔류할 수 있다. 후속으로 스토리지노드 콘택플러그(BC)의 상부면에 금속실리사이드로 이루어지는 오믹층을 형성시, 상기 보이드(42) 안에 잔류하는 실리콘 질화막 상에는 오믹층이 형성이 되지 않을 수 있다. 이로써 오믹 컨택이 완전히 이루어지지 않을 수 있다. 이를 방지하기 위하여 본 발명의 실시예들에 따라 다음의 공정들을 진행할 수 있다.
도 6b를 참조하면, 도 6a의 상태에서 상기 기판(100)의 전면 상에 산소와 탄소를 포함하는 용액을 도포하고 경화시켜 희생막(46)을 형성할 수 있다. 예를 들면, 상기 희생막(46)은 SOH(Spin on hardmask), SOC(Spin on carbon) 및 포토레지스트막 중에 하나일 수 있다. 상기 희생막(46)을 경화시킬 때, 상기 용액 속의 산소는 상기 스토리지노드 콘택플러그(BC)의 상기 식각 손상 부분(D)과 결합하여 산화막(44)을 형성할 수 있다. 즉, 상기 산화막(44)은 상기 희생막(46)과 상기 스토리지노드 콘택플러그(BC) 사이의 계면에 형성될 수 있다. 상기 산화막(44)은 상기 보이드(42)의 입구를 막도록 형성될 수 있다. 상기 용액은 미세한 틈인 상기 보이드(42) 안으로 들어가기 어려워 상기 산화막(44)은 상기 보이드(42) 안에 형성되지 않을 수 있다.
도 6c를 참조하면, 상기 희생막(46)을 제거하여 상기 산화막(44)을 노출시킬 수 있다. 상기 희생막(46)은 예를 들면 애싱 공정으로 제거될 수 있다. 상기 산화막(44)이 노출된 상태에서 상기 기판(100)의 전면 상에 제 2 스페이서막을 콘포말하게 형성할 수 있다. 상기 제 2 스페이서막은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 2 스페이서막은 상기 산화막(44)에 의해 상기 보이드(42) 안에 들어가지 않을 수 있다. 상기 제 2 스페이서막에 대해 이방성 식각 공정을 진행하여 상기 산화막(44)을 노출시키는 동시에 상기 제 1 서브 스페이서(21a)의 측벽을 덮는 제 2 스페이서(27a)를 형성할 수 있다. 상기 제 2 스페이서(27a)는 상기 제 2 서브 스페이서(23a)와 상기 제 3 서브 스페이서(25a)의 폭들의 합보다 좁은 폭을 가지도록 형성될 수 있다. 이로써 상기 비트라인 캐핑 패턴들(137) 사이에서 상기 제 2 스페이서들(27a)의 간격은 상기 제 1 스페이서들(22)의 간격보다 넓어질 수 있다. 이로써 후속의 랜딩 패드(LP)와 스토리지노드 콘택플러그(BC) 간의 연결 면적을 증가시킬 수 있다. 또한, 상기 비트라인 캐핑 패턴들(137) 사이에서 상기 제 2 스페이서들(27a)의 간격을 상기 제 1 스페이서들(22)의 간격과는 독립적으로 조절할 수 있다. 상기 제 2 스페이서(27a)는 상기 제 2 서브 스페이서(23a)의 상부면과 접하는 하부면을 가질 수 있다. 상기 제 2 서브 스페이서(23a)의 상부면은 일부 상기 제 2 스페이서(27a)로 덮이지 않고 노출될 수 있다.
도 6d를 참조하면, 상기 제 2 스페이서(27a)와 상기 비트라인 캐핑 패턴(137)을 식각 마스크로 이용하여 상기 산화막(44)을 제거하여 상기 스토리지노드 콘택플러그(BC)를 노출할 수 있다. 그리고 상기 스토리지노드 콘택플러그(BC)의 상부를 제거할 수 있다. 이때 상기 보이드(42)도 제거될 수 있다.
후속으로 도 7a 내지 도 7c를 참조하면, 도시하지는 않았지만, 상기 기판(100)의 전면 상에 보호막을 콘포말하게 덮고 세정 공정을 진행할 수 있다. 상기 보호막은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 세정 공정으로 상기 보호막은 모두 제거될 수 있다. 상기 보호막은 상기 세정 공정에서 상기 제 3 서브 스페이서(25a)가 제거되는 것을 방지할 수 있다. 이로써 상기 제 1 스페이서(22)의 측벽부 손상을 막아, 비트라인(BL)이 스토리지노드 콘택플러그(BC)로부터 잘 절연될 수 있다.
상기 스토리지노드 콘택플러그(BC)의 표면에 금속막을 형성하고 열처리 공정을 진행하여 상기 스토리지노드 콘택플러그(BC) 상에 금속실리사이드막으로 이루어지는 오믹층(9)을 형성할 수 있다. 이때, 상기 제 2 스페이서(27a) 형성을 위한 실리콘 질화막이 상기 스토리지노드 콘택플러그(BC)의 표면에 없으므로, 상기 오믹층(9)의 형성이 완전하게 이루어질 수 있다.
상기 오믹층(9)이 형성된 상기 기판(100)의 전면 상에 확산방지막을 콘포말하게 형성할 수 있다. 그리고 상기 확산방지막 상에 금속함유막을 형성할 수 있다. 상기 금속함유막, 상기 확산방지막 및 상기 비트라인(BL)의 일측의 상기 제 2 스페이서(27a)를 차례대로 패터닝하여 확산 방지 패턴들(11a)과 랜딩 패드들(LP)을 형성하고, 상기 랜딩 패드들(LP) 사이에 갭 영역을 형성할 수 있다. 이때 상기 제 2 서브 스페이서(23a)를 제거하고 에어 갭(air gap)을 형성할 수도 있다. 상기 랜딩 패드들(LP)과 상기 확산 방지 패턴들(11a)은 평면적으로 섬 형태로 형성될 수 있다. 상기 갭 영역을 절연 물질로 채운 후 평탄화 식각하여 랜딩 패드들(LP)을 서로 분리시키는 랜딩 패드 분리 패턴(150)을 형성할 수 있다. 상기 랜딩 패드 분리 패턴(150)과 상기 랜딩 패드(LP) 상에 제 2 층간 절연막(173)을 형성할 수 있다. 상기 제 2 층간 절연막(173)을 관통하여 상기 랜딩 패드(LP)와 접하는 비아-플러그(175)를 형성할 수 있다. 상기 제 2 층간 절연막(173) 상에 상기 비아-플러그(175)와 접하는 데이터 저장부(DSP)를 형성할 수 있다. 상기 데이터 저장부(DSP)는 하부전극, 유전막 및 상부전극을 포함하는 커패시터일 수 있다. 또는 상기 데이터 저장부(DSP)는 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 또는 상기 데이터 저장부(DSP)는 상변화물질 또는 가변저항물질을 포함할 수 있다.
도 8a 내지 도 8f는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 8a를 참조하면, 도 6a의 상태에서 상기 기판(100)의 전면 상에 제 1 희생막(48)을 콘포말하게 형성하여 상기 보이드(42)를 채울 수 있다. 상기 제 1 희생막(48)은 바람직하게는 상기 스토리지노드 콘택플러그(BC)와 동일한 물질 또는 동일한 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 1 희생막(48)은 예를 들면 폴리실리콘 또는 실리콘게르마늄막으로 형성될 수 있다. 상기 제 1 희생막(48) 상에 제 2 희생막(50)을 콘포말하게 형성할 수 있다. 상기 제 2 희생막(50)은 상기 제 1 희생막(48)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 2 희생막(50)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 1 희생막(48)과 상기 제 2 희생막(50)은 증착 공정으로 형성될 수 있다. 상기 제 1 희생막(48)과 상기 제 2 희생막(50)의 두께의 합은 상기 제 2 서브 스페이서(23a)와 상기 제 3 서브 스페이서(25a)의 폭들의 합과 같거나 보다 두껍게 형성될 수 있다.
도 8b를 참조하면, 상기 제 2 희생막(50)과 상기 제 1 희생막(48)에 대해 이방성 식각 공정을 진행하여 상기 비트라인 캐핑 패턴(137)의 측벽을 차례로 덮는 제 1 희생 스페이서(48a)와 제 2 희생 스페이서(50a)를 형성하고 상기 스토리지노드 콘택플러그(BC)의 상부면을 노출시킬 수 있다. 이때 상기 보이드(42) 안에 제 1 희생 잔여막(48r)이 남을 수 있다. 상기 제 1 희생 스페이서(48a)는 상기 제 2 서브 스페이서(23a)와 상기 제 3 서브 스페이서(25a)의 상부면을 덮도록 형성될 수 있다.
도 8c를 참조하면, 상기 제 2 희생 스페이서(50a)를 식각 마스크로 이용하여 상기 스토리지노드 콘택플러그(BC)의 상부를 리세스시킬 수 있다. 이때 상기 제 1 희생 잔여막(48r)도 같이 제거될 수 있다. 또한 상기 제 1 및 제 2 희생 스페이서들(48a, 50a)의 측벽들과 상기 제 3 서브 스페이서(25a)의 측벽이 자기정렬되는 구조를 가지므로, 상기 제 3 서브 스페이서(25a)의 식각 손상도 상대적으로 적을 수 있다. 상기 스토리지노드 콘택플러그(BC)의 상부를 원하는 높이로 리세스시킨 후에, 상기 제 2 희생 스페이서(50a)를 제거할 수 있다. 또는 상기 스토리지노드 콘택플러그(BC)를 리세스시키는 동안 상기 제 2 희생 스페이서(50a)도 동시에 제거될 수 있다.
도 8d를 참조하면, 상기 제 1 희생 스페이서(48a)를 제거하여 상기 제 1 서브 스페이서(21a)의 상부 측벽을 노출시킬 수 있다. 또한 상기 스토리지노드 콘택플러그(BC)에 의해 측벽이 덮이지 않는 제 3 서브 스페이서(25a)의 상부를 제거하여 상기 제 2 서브 스페이서(23a)의 상부 측벽을 노출시킬 수 있다.
도 8e를 참조하면, 상기 기판(100)의 전면 상에 제 2 스페이서막을 콘포말하게 적층하고 이방성 식각 공정을 진행하여 상기 제 1 서브 스페이서(21a)의 측벽을 덮는 제 2 스페이서(27a)를 형성하는 동시에 상기 제 2 서브 스페이서(23a)의 측벽을 덮는 제 3 스페이서(27b)를 형성할 수 있다. 상기 제 3 스페이서(27b)는 상기 스토리지노드 콘택플러그(BC)의 상부를 식각하는 공정등에서 식각 손상을 받지 않았기에, 상기 제 3 서브 스페이서(25a)의 제거된 부분 보다 막질이 더 우수할 수 있다. 이로써, 보호막의 형성 없이, 상기 스토리지노드 콘택플러그(BC)의 상부면에 대한 세정공정을 진행할 수 있다. 즉, 상기 세정 공정 동안, 상기 제 3 스페이서(27b)가 제거되지 않고 잘 버틸 수 있다. 이로써 보호막을 형성할 필요가 없이 세정공정을 진행하므로, 상기 스토리지노드 콘택플러그(BC)의 상부면을 보다 깨끗하게 세정할 수 있다. 이로써 상기 스토리지노드 콘택플러그(BC)의 상부면에 남아 있을 수 있는 식각 부산물 등에 의해 오믹층이 불완전하게 형성되는 것을 방지할 수 있다.
도 7a, 8f 및 7c를 참조하면, 보호막의 형성 없이 상기 스토리지노드 콘택플러그(BC)의 상부면에 대해 세정 공정을 진행할 수 있다. 그리고 도 7a 내지 도 7c를 참조하여 설명한 바와 같이 후속 공정을 진행할 수 있다. 도 8f는 본 발명의 실시예들에 따라 도 7a를 A-A'선으로 자른 단면에 대응될 수 있다. 도 8f를 참조하면, 제 2 서브 스페이서(23a)의 상부 측벽이 제 3 스페이서(27b)로 덮일 수 있다. 상기 제 3 스페이서(27b)의 하부면은 상기 제 3 서브 스페이서(25a)의 상부면과 접할 수 있다. 상기 제 3 스페이서(27b)은 상기 제 3 서브 스페이서(25a)와 다른 폭을 가질 수 있다.
도 9a 내지 도 9e는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9a를 참조하면, 도 6a의 상태에서 상기 기판(100)의 전면 상에 제 1 희생막(52)을 콘포말하게 형성하여 상기 보이드(42)를 채울 수 있다. 상기 제 1 희생막(52)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 1 희생막(52)은 증착 공정으로 형성될 수 있다.
도 9b를 참조하면, 식각 공정을 진행하여 상기 제 1 희생막(52)을 제거하되 상기 보이드(42) 안에 제 1 희생 잔여막(52r)을 남기고 상기 스토리지노드 콘택플러그(BC)의 상부면을 노출시킬 수 있다. 상기 기판(100)의 전면 상에 제 2 스페이서막(27)을 콘포말하게 형성할 수 있다. 상기 보이드(42)는 상기 제 1 희생 잔여막(52r)으로 채워져 있으므로, 상기 제 2 스페이서막(27)은 상기 보이드(42) 안으로 들어갈 수가 없다. 상기 제 2 스페이서막(27) 상에 제 2 희생막(54)을 콘포말하게 형성할 수 있다. 상기 제 2 희생막(54)은 상기 제 1 희생막(52)과 동일한 물질로 형성될 수 있다. 이때 상기 제 2 스페이서막(27)의 두께와 상기 제 2 희생막(54)의 두께의 합은 상기 제 2 서브 스페이서(23a)의 폭과 상기 제 3 서브 스페이서(25a)의 폭의 합과 같거나 보다 클 수 있다.
도 9c를 참조하면, 상기 제 2 희생막(54)와 상기 제 2 스페이서막(27)에 대해 이방성 식각 공정을 진행하여 상기 제 1 서브 스페이서(21a)의 측벽을 덮는 제 2 스페이서(27c)와 제 2 희생 스페이서(54a)를 형성하고 상기 스토리지노드 콘택플러그(BC)의 상부면을 노출시킬 수 있다. 상기 제 2 스페이서(27c)는 상기 제 2 및 제 3 서브 스페이서들(23a, 25a)의 상부면을 덮도록 형성될 수 있다.
도 9d를 참조하면, 상기 제 2 희생 스페이서(54a)과 상기 제 1 희생 잔여막(52r)을 제거하여 상기 제 2 스페이서(27c)의 측면을 노출시킬 수 있다. 상기 제 2 희생 스페이서(54a)과 상기 제 1 희생 잔여막(52r)은 동일한 물질로 형성되므로 동시에 제거될 수 있다. 그리고 상기 제 2 스페이서(27c)를 식각 마스크로 사용하여 상기 스토리지노드 콘택플러그(BC)의 상부를 제거할 수 있다. 이때 상기 제 2 스페이서(27c)의 구조에 의해 상기 제 3 서브 스페이서(25a)이 식각 손상 받는 것을 최소화할 수 있다. 이로써 보호막을 형성 없이도 상기 스토리지노드 콘택플러그(BC) 상부면을 세정하는 공정에서 상기 제 3 서브 스페이서(25a)가 제거되지 않을 수 있다. 이로써 상기 제 1 스페이서(22)의 손상 없이, 세정 공정을 깨끗이 진행할 수 있다. 이에 의해 상기 스토리지노드 콘택플러그(BC)의 상부면에 남아 있을 수 있는 식각 부산물 등에 의해 오믹층이 불완전하게 형성되는 것을 방지할 수 있다.
도 7a, 9e 및 7c를 참조하면, 보호막의 형성 없이 상기 스토리지노드 콘택플러그(BC)의 상부면에 대해 세정 공정을 진행할 수 있다. 그리고 도 7a 내지 도 7c를 참조하여 설명한 바와 같이 후속 공정을 진행할 수 있다. 도 9e는 본 발명의 실시예들에 따라 도 7a를 A-A'선으로 자른 단면에 대응될 수 있다. 도 9e를 참조하면, 제 2 스페이서(27c)는 비트라인 캐핑 패턴(137)에 인접한 제 1 부분과 제 2 및 제 3 서브 스페이서들(23a, 25a)의 상부면들을 덮는 제 2 부분을 포함할 수 있으며, 상기 제 1 부분의 단면과 상기 제 2 부분의 단면은 'L'자 형태를 이룰 수 있다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10a를 참조하면, 도 6a의 상태에서, 기판(100)의 전면 상에 제 2 스페이서막(27)을 콘포말하게 형성할 수 있다. 상기 제 2 스페이서막(27)은 증착 공정으로 형성될 수 있다. 상기 제 2 스페이서막(27)은 보이드(42)를 채울 수 있다. 상기 제 2 스페이서막(27) 상에 희생막(56)을 콘포말하게 형성할 수 있다. 상기 희생막(56)은 상기 제 2 스페이서막(27)과 스토리지노드 콘택플러그(BC)에 대해 동시에 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 희생막(56)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 10b를 참조하면, 상기 희생막(56)과 상기 제 2 스페이서막(27)에 대해 이방성 식각 공정을 진행하여 제 1 서브 스페이서(21a)의 측벽을 덮는 제 2 스페이서(27c)와 희생 스페이서(56a)를 형성할 수 있다. 상기 제 2 스페이서(27c)은 상기 제 2 및 제 3 서브 스페이서들(23a, 25a)의 상부면을 덮도록 형성될 수 있다. 상기 이방성 식각 공정으로 상기 스토리지노드 콘택플러그(BC)의 상부면이 노출되고 상기 보이드(42) 안에 제 2 스페이서 잔여막(27r)이 남을 수 있다.
도 10c를 참조하면, 상기 희생 스페이서(56a)를 식각 마스크로 이용하여 상기 제 2 스페이서 잔여막(27r)과 상기 스토리지노드 콘택플러그(BC)의 상부를 제거하는 식각 공정을 진행할 수 있다. 이때 상기 식각 공정에서 상기 제 2 스페이서 잔여막(27r)과 상기 스토리지노드 콘택플러그(BC)를 동시에 식각할 수 있는 식각 가스를 사용할 수 있다. 이로써 상기 제 2 스페이서 잔여막(27r)을 제거할 수 있다. 후속으로, 도 9d를 참조하여, 상기 희생 스페이서(56a)를 제거할 수 있다. 그 외의 공정은 도 9d 및 도 9e를 참조하여 설명한 바와 동일/유사할 수 있다.
이상으로 스토리지노드 콘택플러그(BC) 내에 보이드나 심이 존재하고, 이 곳에 제 2 스페이서 형성용 실리콘 질화막이 잔류하게 됨으로써 오믹층의 불완전 형성이 되는 것을 방지하는 방법들에 대해 살펴보았다. 그러나 스토리지노드 콘택플러그(BC) 내에 보이드나 심이 존재하지 않아 위의 문제가 발생하지 않을지라도 오믹층이 불완전하게 형성될 수 있다. 즉, 도 10e를 참조하여 설명한 바와 같이, 스토리지노드 콘택플러그(BC)의 상부면에 대한 세정 공정이 깨끗하게 이루어지지 않았을 경우, 오믹층이 불완전하게 형성될 수 있다.
도 11a 및 도 11b는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11a를 참조하면, 도 6a 상태에서 스토리지노드 콘택플러그(BC)는 보이드(42)를 포함하지 않을 수 있다. 제 2 및 제 3 서브 스페이서들(23a, 25a) 상부를 제거한 후에, 상기 기판(100)의 전면 상에 희생막(58)을 콘포말하게 형성할 수 있다. 상기 희생막(58)은 제 1 서브 스페이서(21a)와 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 희생막(58)은 실리콘 산화막으로 형성될 수 있다.
도 11b를 참조하면, 상기 희생막(58)에 대해 이방성 식각 공정을 진행하여 상기 제 1 서브 스페이서(21a)의 측벽을 덮는 희생 스페이서(58a)를 형성하고 상기 스토리지노드 콘택플러그(BC)의 상부면을 노출시킬 수 있다. 상기 희생 스페이서(58a)를 식각 마스크로 이용하여 상기 스토리지노드 콘택플러그(BC)의 상부를 제거하여 상기 제 3 서브 스페이서(25a)의 상부 측벽을 노출시킬 수 있다. 이때 상기 희생 스페이서(58a)는 상기 제 1 서브 스페이서(21a)를 보호할 수 있다.
후속으로 도 8d를 참조하면, 상기 희생 스페이서(58a)를 제거할 수 있다. 그리고 상기 식각 공정 동안 식각 손상을 받은, 상기 제 3 서브 스페이서(25a)의 노출된 부분을 제거할 수 있다. 상기 제 3 서브 스페이서(25a)는 상기 희생 스페이서(58a)와 동시에 또는 별도로 제거될 수 있다. 그리고 도 8e를 참조하여, 제 2 및 제 3 스페이서들(27a, 27b)을 형성할 수 있다. 상기 제 3 스페이서(27b)의 형성에 따른 효과는 도 8e를 참조하여 설명한 바와 동일/유사할 수 있다.
도 12a 및 도 12b는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12a를 참조하면, 도 5b의 상태에서 불순물이 도핑된 폴리실리콘막을 적층하고 에치백하여 스토리지노드 콘택플러그(BC)를 형성하고 제 3 서브 스페이서(25a)의 상부 측벽을 노출시킬 수 있다. 이때 상기 스토리지노드 콘택플러그(BC)의 상부면은 제 1 높이(H1)를 가질 수 있다.
도 12b를 참조하면, 상기 제 3 서브 스페이서(25a)의 노출된 부분을 제거하여 상기 제 3 서브 스페이서(25a)의 상부면의 높이가 상기 제 1 높이(H1)가 되도록 할 수 있다. 그리고 제 2 서브 스페이서(23a)를 노출시킬 수 있다. 상기 제 2 서브 스페이서(23a)를 식각 마스크로 이용하여 상기 스토리지노드 콘택플러그(BC)의 상부를 제거하여 상기 스토리지노드 콘택플러그(BC)의 상부면이 최종적으로 원하는 제 2 높이(H2)를 가지도록 할 수 있다. 이때 상기 제 3 서브 스페이서(25a)의 측면이 추가로 노출될 수 있다.
후속으로 도 8d를 참조하면, 상기 제 3 서브 스페이서(25a)로 덮이지 않고 노출된 상기 제 2 서브 스페이서(23a)의 일부분을 제거할 수 있다. 그리고 상기 식각 공정 동안 식각 손상을 받은, 노출된 상기 제 3 서브 스페이서(25a)의 일부분을 제거할 수 있다. 상기 제 3 서브 스페이서(25a)의 일부분은 상기 제 2 서브 스페이서(23a)의 일부분과 동시에 또는 별도로 제거될 수 있다. 그리고 도 10e를 참조하여, 제 2 및 제 3 스페이서들(27a, 27b)을 형성할 수 있다. 상기 제 3 스페이서(27b)의 형성에 따른 효과는 도 8e를 참조하여 설명한 바와 동일/유사할 수 있다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 13a를 참조하면, 도 12a의 상태에서, 식각 공정을 진행하여 제 2 및 제 3 서브 스페이서들(23a, 25a)의 상부들을 제거할 수 있다. 그리고 이 상태에서 추가로 식각 공정을 진행하여 스토리지노드 콘택플러그(BC)의 상부를 제거하여 이의 상부면의 높이를 원하는 최종 높이인 제 2 높이(H2)로 만들 수 있다. 이때 제 3 서브 스페이서(25a)의 측벽이 일부 노출될 수 있다.
도 13b를 참조하면, 기판(100)의 전면 상에 제 2 스페이서막을 콘포말하게 적층하고 이방성 식각 공정을 진행하여 제 1 서브 스페이서(21a)의 측면을 덮는 제 2 스페이서(27a)를 형성하는 동시에 상기 제 3 서브 스페이서(25a)의 노출된 측벽을 덮는 제 3 스페이서(27d)를 형성할 수 있다. 상기 이방성 식각 공정으로 상기 스토리지노드 콘택플러그(BC)의 상부면이 일부 리세스될 수 있다. 그리고 보호막의 형성 없이 상기 스토리지노드 콘택플러그(BC)의 상부면에 대한 세정공정을 진행할 수 있다. 이때 상기 제 3 스페이서(27d)는 식각 손상된 상기 제 3 서브 스페이서(25a)를 덮어주어 상기 세정 공정에서 제거되는 것을 방지할 수 있다.
도 13c를 참조하면, 도 7a 내지 도 7c를 참조하여 설명한 바와 동일/유사하게 후속 공정을 진행하여 오믹층(9)을 형성할 수 있다. 보호막의 형성 없이 상기 세정 공정을 진행할 수 있으므로 상기 스토리지노드 콘택플러그(BC)의 상부면을 깨끗하게 세정할 수 있다. 이로써 상기 오믹층(9)이 불완전하게 형성되는 것을 방지할 수 있다. 후속으로 확산 방지 패턴(11a) 및 랜딩 패드(LP) 등을 형성할 수 있다. 도 13c는 본 발명의 실시예들에 따라 도 7a를 A-A'선으로 자른 단면에 대응될 수 있다. 도 13c의 반도체 메모리 장치는 상기 제 3 서브 스페이서(25a)의 상부 측벽을 덮는 상기 제 3 스페이서(27d)를 더 포함할 수 있다. 상기 스토리지노드 콘택플러그(BC)의 상부면은 오목부를 포함할 수 있다. 상기 오믹층(9)도 오목한 구조를 가질 수 있다.
도 14는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도이다.
도 14를 참조하면, 도 13a의 상태에서, 기판(100)의 전면 상에 보호막(60)을 콘포말하게 형성할 수 있다. 상기 보호막(60)은 후속의 세정 공정에서 제 2 스페이서(27a)보다 식각이 잘되는(제거율이 높은) 물질로 형성될 수 있다. 예를 들면, 상기 제 2 스페이서(27a)는 실리콘 질화막으로 형성될 수 있고, 상기 보호막(60)은 실리콘 산화막 또는 실리콘붕소질화막(SiBN)으로 형성될 수 있다. 상기 보호막(60)이 형성된 상태에서, 스토리지노드 콘택플러그(BC)의 상부면을 세정하는 세정 공정을 진행할 수 있다. 상기 세정 공정에서 상기 보호막(60)은 실리콘 질화막보다는 제거가 잘 되기에, 상기 스토리지노드 콘택플러그(BC)의 상부면의 오염 물질이, 실리콘 질화막으로 덮인 경우에 비해, 제거가 잘될 수 있다. 또한 상기 보호막(60)이 상기 세정 공정에서 식각 손상된 제 3 서브 스페이서(25a)의 상부를 보호할 수 있다. 상기 세정 공정에서 상기 보호막(60)은 모두 제거될 수 있다. 그리고 도 7a 내지 도 7c를 참조하여, 후속 공정을 동일/유사하게 진행할 수 있다.
Claims (10)
- 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 단계;
상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 덮는 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서의 측벽과 접하며 상기 제 1 스페이서의 상단보다 낮은 상부면을 가지되 상부면에 노출되는 보이드를 포함하는 콘택플러그를 형성하는 단계;
상기 제 1 스페이서의 상부를 제거하는 단계;
상기 보이드의 적어도 입구를 막는 제 1 희생막을 형성하는 단계;
상기 비트라인 캐핑 패턴의 측벽을 덮으며, 상기 제 1 스페이서의 상부면과 접하는 하부면을 가지는 제 2 스페이서를 형성하는 단계; 및
상기 제 1 희생막을 제거하는 단계를 포함하는 반도체 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 제 1 희생막은 산화막으로 형성되고,
상기 제 1 희생막을 형성하는 단계는:
산소를 포함하는 용액을 상기 반도체 기판 상에 코팅하는 단계; 및
상기 용액을 베이킹(baking)하는 단계를 포함하는 반도체 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 제 1 희생막은 상기 콘택플러그와 동일한 물질로 형성되고,
상기 제 1 희생막을 제거하는 단계는 상기 제 2 스페이서를 형성하는 단계 전에 진행되고,
상기 방법은:
상기 비트라인 캐핑 패턴의 측벽을 덮으며 상기 제 1 희생막과 동일한 물질로 형성되는 제 1 희생 스페이서를 형성하는 단계;
상기 제 1 희생 스페이서와 식각 선택비를 가지는 물질로 형성되며 상기 제 1 희생 스페이서의 측벽을 덮는 제 2 희생 스페이서를 형성하는 단계;
상기 제 2 희생 스페이서를 식각 마스크로 이용하여 상기 콘택플러그의 상부와 상기 제 1 희생막을 제거하는 단계; 및
상기 제 2 희생 스페이서와 상기 제 1 희생 스페이서를 제거하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 제 1 희생막은 상기 보이드를 채우도록 형성되며,
상기 방법은:
상기 제 2 스페이서의 측벽을 덮으며 상기 제 1 희생막과 동일한 물질로 형성되는 제 2 희생 스페이서를 형성하는 단계; 및
상기 제 2 희생 스페이서를 제거하는 단계를 더 포함하며,
상기 제 2 희생 스페이서는 상기 제 1 희생막과 동시에 제거되는 반도체 메모리 장치의 제조 방법. - 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 단계;
상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 덮는 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서의 측벽과 접하며 상기 제 1 스페이서의 상단보다 낮은 상부면을 가지되 상부면에 노출되는 보이드를 포함하는 콘택플러그를 형성하는 단계;
상기 제 1 스페이서의 상부를 제거하는 단계;
상기 기판 상에 제 2 스페이서막과 희생막을 차례로 콘포말하게 적층하는 단계, 상기 제 2 스페이서막은 상기 보이드를 채우고;
상기 희생막과 상기 제 2 스페이서막에 대해 이방성 식각 공정을 진행하여 상기 제 1스페이서 상에 제 2 스페이서와 희생 스페이서를 형성하고 상기 콘택플러그의 상부면을 노출시키는 단계; 및
상기 희생 스페이서를 식각 마스크로 이용하여 상기 제 2 스페이서 잔여막과 상기 콘택플러그의 상부를 제거하는 단계를 포함하는 반도체 메모리 장치의 제조 방법. - 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 단계;
상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 덮되, 제 2 서브 스페이서와 제 3 서브 스페이서를 포함하는 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서의 측벽과 접하며 상기 제 1 스페이서의 상단보다 낮은 상부면을 가지는 콘택플러그를 형성하는 단계;
상기 제 1 스페이서의 상부를 제거하는 단계;
상기 콘택플러그의 상부를 제거하여 상기 제 3 서브 스페이서의 측벽을 노출시키는 단계;
노출된 상기 제 3 서브 스페이서의 상부를 제거하여 상기 제 2 서브 스페이서의 측벽을 노출시키는 단계; 및
상기 비트라인 캐핑 패턴의 측벽을 덮으며, 상기 제 1 스페이서의 상부면과 접하는 하부면을 가지는 제 2 스페이서와, 상기 제 2 서브 스페이서의 측벽을 덮는 제 3 스페이서를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법. - 제 6 항에 있어서,
상기 제 1 스페이서의 상부를 제거하는 단계 후에, 상기 제 2 스페이서를 형성하는 단계 전에, 상기 방법은 상기 비트라인 캐핑 패턴의 측벽을 덮는 제 2 희생 스페이서를 형성하는 단계를 더 포함하며,
상기 콘택플러그의 상부를 제거하는 단계는 상기 제 2 희생 스페이서를 식각 마스크로 이용하여 진행되는 반도체 메모리 장치의 제조 방법. - 제 6 항에 있어서,
상기 제 1 스페이서의 상부를 제거하는 단계는 상기 제 3 서브 스페이서의 상부를 제거하여 상기 제 2 서브 스페이서의 측벽을 노출시키는 단계를 포함하며,
상기 방법은, 상기 콘택플러그의 상부를 제거하는 단계 후에, 상기 제 3 서브 스페이서로 덮이지 않고 노출된 상기 제 2 서브 스페이서의 상부를 제거하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법. - 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 단계;
상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 덮는 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서의 측벽과 접하며 상기 제 1 스페이서의 상단보다 낮은 상부면을 가지는 콘택플러그를 형성하는 단계;
상기 제 1 스페이서의 상부를 제거하는 단계;
상기 콘택플러그의 상부를 제거하여 상기 제 1 스페이서의 상부 측벽을 노출시키는 단계;
상기 비트라인 캐핑 패턴의 측벽을 덮으며, 상기 제 1 스페이서의 상부면과 접하는 하부면을 가지는 제 2 스페이서를 형성하는 단계;
적어도 노출된 상기 제 1 스페이서의 상부 측벽을 덮는 보호막을 형성하는 단계; 및
세정 공정을 진행하는 단계를 포함하는 반도체 메모리 장치의 제조 방법. - 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 단계;
상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 덮는 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서의 측벽과 접하며 상기 제 1 스페이서의 상단보다 낮은 상부면을 가지는 콘택플러그를 형성하는 단계;
상기 제 1 스페이서의 상부를 제거하는 단계;
상기 콘택플러그의 상부를 제거하여 상기 제 1 스페이서의 상부 측벽을 노출시키는 단계;
상기 비트라인 캐핑 패턴의 측벽을 덮으며, 상기 제 1 스페이서의 상부면과 접하는 하부면을 가지는 제 2 스페이서와 상기 제 1 스페이서의 상부 측벽을 덮는 제 3 스페이서를 형성하는 단계; 및
세정 공정을 진행하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
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