JP2009117429A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】SiGe層103は、第1のSiGe層103aと、第1のSiGe層103a上に形成され、Si又は第1のSiGe層103aよりもGe濃度の低い中間層103cと、第1のSiGe層103a上に中間層103cを介して形成され、第1のSiGe層103aよりもGe濃度の高い第2のSiGe層103bと、第2のSiGe層103b上に形成され、Si又は第1のSiGe層103aよりもGe濃度の低い上層103d有して構成される。
【選択図】図1
Description
一方、nチャネルMOSトランジスタでは、pチャネルMOSトランジスタと同様にソース/ドレイン領域に凹部を形成し、当該凹部内にエピタキシャル法によりSiC層を埋め込む、いわゆるエンベディッド構造のトランジスタが提案されている。
また、SiGe層の圧縮歪を強める他の方策として、SiGe層間の間隔を狭め、SiGe層が埋め込まれる凹部を深く形成する等の方法が考えられている。凹部を深く形成することにより、SiGe層は成長方向に大きく格子が伸張され、その結果としてチャネル領域の側面である(110)面の格子を大きく伸張させることができる。ところがこの場合、SiGe層内の格子歪みを緩和させないためには、予めSiGeの成長と同時に不純物、例えばホウ素(B)を導入しておく必要がある。その結果、トランジスタ電流のカットオフが困難となり、トランジスタのロールオフ特性が損なわれるという問題がある。一方、浅い凹部を形成し、SiGe層間の間隔を狭める場合、上記した(110)面の確保が不十分となるため、歪み印加の効率が低下する。
先ず、本実施形態における半導体装置の基本構成について説明する。ここでは、半導体装置として、pチャネルMOSトランジスタを例に採る。
本基本構成では、典型的には、シリコン基板100上にゲート絶縁膜101を介してゲート電極102が形成され、ゲート電極102の両側に位置するソース/ドレイン領域に半導体層、例えばSiGe層103が埋め込み形成され、ゲート電極102の側面にサイドウォール104が形成されている。
第1のサイドウォール104aは、収縮性の絶縁膜、例えばSiNからなり、第2のSiGe層101bの端部と接するように(第1のサイドウォール104aを介してゲート電極102と第2のSiGe層103bとが離間するように)形成されている。
第2のサイドウォール104bは、第1のサイドウォール104aよりの応力の小さい絶縁膜、例えばSiO2からなり、第1のサイドウォール104a上及び第2のサイドウォール104bの一部上に形成されている。
このpチャネルMOSトランジスタでは、SiGe層103のうち、第2のSiGe層103bは、自身が伸張することでチャネル領域の鉛直方向を伸張し、その結果としてチャネル領域をチャネル長方向に収縮させ、チャネル領域のチャネル長方向に対して圧縮歪みを与える。ここで第2のSiGe層103bは、Ge濃度が高いことで低抵抗化及び圧縮歪みを増加させるも、浅く(薄く)形成されているため、トランジスタ電流のカットオフが容易となり、十分なロールオフ特性が確保される。
更に、第2のSiGe層103b上に上層103dを形成することにより、第2のSiGe層103bから外部への転位の伝播がより確実に防止されることになる。
即ち、SiGe層103に加えて第1のサイドウォール104aを設けることにより、両者による圧縮応力の合算により、十分に大きい圧縮歪みをチャネル領域のチャネル長方向に与えることができる。
図3及び図4において、比較例1が従来のSiGe層を有するエンベテッド構造のものを、比較例2がSiGe層の端部がエクステンション部にまで張り出した構造のものを、比較例3が比較例2の構造に圧縮歪みの印加用のサイドウォールが加わったものをそれぞれ示す。また、図4において、参照例はSiGe層の代わりにSi層を形成したものであり、σxxがチャネル長方向の圧縮応力を、σyyが鉛直方向の圧縮応力を、Δμ/μが比較例3を基準にした移動度増加率をそれぞれ示す。
中間層103cのGe濃度は、Si1-xGexとした場合に0.20<x≦0.30程度とされている。Ge濃度が30%より大きいとSiGe内部への結晶欠陥貫入が、20%より低いと更に大きいストレスをチャネルに対して印加する作用が多き聞く低下してしまう。
この場合、SiGeC層では、Ge濃度及びC濃度は、Si1-xGexCyで0.20≦x≦0.30程度、y≦0.01程度とされる。膜厚は、25nm〜40nmとされる。
SiGeC層では、Ge濃度が24%より小さい、又は膜厚が25nmより薄いと応力不足であり、Ge濃度が35%より大きい、又は膜厚が40nmより厚いと転位の発生が懸念される。また、C濃度が1%より大きいとストレス不足となる。従って、24%以上35%以下程度のGe濃度、1%以下程度のC濃度、及び25nm以上40nm以下程度の膜厚が、深い領域にある低Ge濃度のSiGeC層としての適正範囲である。
Ge濃度が35%より大きい、又は膜厚が20nmより厚いとSiGeC層内に積層欠陥が貫入する。また、C濃度が1%より大きいとストレス不足となる。一方、膜厚が10nmより薄い場合でもストレス不足となる。従って、24%以上35%以下のGe濃度且つ1%以下のC濃度を有し、膜厚が10nm〜20nmが中間層としてのSiGeC層の適正範囲である。
この場合、SiGeC層では、Ge濃度及びC濃度は、Si1-xGexCyでx≦0.01程度、0.008<y≦0.015程度とされる。膜厚は、25nm〜40nm程度とされる。
SiGeC層では、C濃度が0.8%より小さい、又は膜厚が25nmより薄いと応力不足であり、Ge濃度が1%より大きいとC導入による格子縮小効果がGeにより相殺され、その結果ストレス印加量が低下してしまうことになる。従って、0.8%以上1.5%以下程度のC濃度、1%以下程度のGe濃度、及び25nm以上40nm以下程度の膜厚が、浅い高C濃度のSiGeC層としての適正範囲である。
C濃度が2.5%より大きい、又は膜厚が20nmより厚いとSiC中の欠陥貫入が抑止できなくなり、かつSiC形成後の熱処理により格子位置から格子間位置へCが析出してしまう懸念がある。Ge濃度が1%より大きいとC導入による格子縮小効果がGeにより相殺され、その結果ストレス印加量が低下してしまうことになる。従って、1.5%以上、2.5%以下程度のC濃度、1%程度以下のGe濃度、及び10nm以上20nm以下程度の膜厚が、中間層としてのSiGeC層の適正範囲である。
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。なお、以下の諸実施形態では半導体装置としてnチャネルMOSトランジスタ及びpチャネルMOSトランジスタを備えたCMOSトランジスタについて例示するが、本発明はこれに限定されるものではなく、ゲート電極を有する他の半導体装置にも適用可能である。
以下、本実施形態によるCMOSトランジスタの構成について、その製造方法と共に説明する。
図5〜図15は、第1の実施形態によるCMOSトランジスタの製造方法を工程順に示す概略断面図である。図16〜図18は、図5〜図15のうちの主要工程におけるpチャネルMOSトランジスタのゲート電極付近の様子を拡大して示す概略断面図である。
詳細には、先ず、例えばドライ酸化法により、シリコン基板1上に900℃で例えば膜厚10nm程度のシリコン酸化膜2を形成する。
次に、例えばCVD法により、例えばSiH2Cl2・NH3をソースガスに用いて、750℃でシリコン酸化膜2上に例えば膜厚112nm程度のシリコン窒化膜3を形成する。
詳細には、シリコン窒化膜3及びシリコン酸化膜2でシリコン基板1の素子分離領域上に相当する部分をリソグラフィー及びドライエッチングにより加工し、シリコン窒化膜3及びシリコン酸化膜2に開口4を形成する。
詳細には、開口4が形成されたシリコン酸化膜2及びシリコン窒化膜3をマスクとして、シリコン基板1をドライエッチングし、シリコン基板1の開口4から露出する部分に分離溝1aを形成する。
詳細には、開口4から露出する、開口4内及び分離溝1a内を埋め込むように絶縁物、ここでは例えばプラズマCVD法によりシリコン酸化膜5を堆積する。
詳細には、化学機械研磨(Chemical Mechanical Polishing:CMP)により、シリコン窒化膜3の表面が露出するまでシリコン酸化膜5を研磨して平坦化する。その後、シリコン酸化膜5をウェットエッチングにより除去し、更に露出するシリコン酸化膜2をフッ化水素酸を用いたウェットエッチングによりにより除去する。
これにより、シリコン基板1上で活性領域、ここではnMOS領域11及びpMOS領域12を画定するSTI(Shallow Trench Isolation)素子分離構造6が形成される。
詳細には、先ず、pMOS領域12を覆うレジストマスク(不図示)を形成し、このレジストマスクを用いてnMOS領域11のみにp型不純物、ここではホウ素(B+)を加速エネルギー100keV、ドーズ量1×1013/cm2の条件でイオン注入する。
次に、レジストマスクを灰化処理等により除去した後、活性化アニールを行う。これにより、STI素子分離構造6の一部を取り囲むように、nMOS領域11にはpウェル7が、pMOS領域12にはnウェル8がそれぞれ形成される。
次に、ゲート絶縁膜9上に、CVD法等により多結晶シリコン膜10を例えば膜厚100nm程度に堆積する。
詳細には、nMOS領域11を覆うレジストマスク13を形成し、このレジストマスク13を用いて多結晶シリコン膜10のpMOS領域12に相当する部分のみにp型不純物、ここではホウ素(B+)を加速エネルギー6keV、ドーズ量6×1015/cm2の条件でイオン注入する。その後、レジストマスク13を灰化処理等により除去する。
詳細には、pMOS領域12を覆うレジストマスク14を形成し、このレジストマスク14を用いて多結晶シリコン膜10のnMOS領域11に相当する部分のみにn型不純物、ここではリン(P+)を加速エネルギー8keV、ドーズ量8×1015/cm2の条件でイオン注入する。その後、レジストマスク14を灰化処理等により除去する。
詳細には、多結晶シリコン膜10及びゲート絶縁膜9をリソグラフィー及びドライエッチングにより加工する。これにより、nMOS領域11及びpMOS領域12において、シリコン基板1上でゲート絶縁膜9を介してなるゲート電極15が形成される。
詳細には、nMOS領域11を覆うレジストマスク21を形成し、このレジストマスク22を用いてpMOS領域12のみにp型不純物、ここではホウ素(B+)を加速エネルギー0.5keV、ドーズ量1×1015/cm2の条件でイオン注入する。これにより、pMOS領域12では、ゲート電極15の両側におけるシリコン基板1の表層にpエクステンション領域17が形成される。
次に、不図示のポケット領域を形成するため、レジストマスク21を用いてpMOS領域12のみにn型不純物、ここでは砒素(As+)を加速エネルギー10keV、ドーズ量2×1013/cm2の条件でイオン注入する。
その後、レジストマスク21を灰化処理等により除去する。
詳細には、pMOS領域12を覆うレジストマスク22を形成し、このレジストマスク21を用いてnMOS領域11のみにn型不純物、ここでは砒素(As+)を加速エネルギー3keV、ドーズ量1×1015/cm2の条件でイオン注入する。これにより、nMOS領域11では、ゲート電極15の両側におけるシリコン基板1の表層にnエクステンション領域16が形成される。
その後、レジストマスク22を灰化処理等により除去する。
詳細には、シリコン基板1の全面に、CVD法等により低温(400℃〜550℃程度)でシリコン酸化膜(不図示)を膜厚30nm程度に堆積する。そして、このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、nMOS領域11を覆いpMOS領域12を露出させる酸化膜マスク23が形成される。
詳細には、先ず、シリコン基板1の全面に収縮性を有する膜、ここではシリコン窒化膜(不図示)を全面に形成する。具体的には、600〜650℃処理温度で、SiH4,NH3を用いる減圧CVD方式により、収縮性を有するシリコン窒化膜が例えば膜厚10nm程度に形成される。
次に、シリコン窒化膜上のnMOS領域11を覆うレジストマスク(不図示)を形成し、pMOS領域12で露出するシリコン窒化膜の全面を異方性ドライエッチング(エッチバック)して、ゲート電極15の側面のみにシリコン窒化膜を残す。これにより、pMOS領域12のゲート電極15の側面に第1のサイドウォール19が形成される。
その後、レジストマスクを灰化処理等により除去する。
詳細には、pMOS領域12のシリコン基板1の表面を例えば深さ10nm程度にドライエッチングする。このときpMOS領域12では、ゲート電極15及びサイドウォール19がマスクとなり、シリコン基板1の表面に浅い凹部25が形成される。
詳細には、先ず、酸化膜マスク23から露出するpMOS領域12のシリコン基板1の表面に、例えばCVD法により薄いシリコン酸化膜24を形成する。
次に、プラズマCVD法により、500℃以上600℃未満の処理温度でシリコン基板1の全面にシリコン窒化膜(不図示)を例えば膜厚20nm程度に形成する。
次に、シリコン窒化膜上のnMOS領域11を覆うレジストマスク(不図示)を形成し、pMOS領域12で露出するシリコン窒化膜の全面を異方性ドライエッチング(エッチバック)して、酸化膜マスク23から露出するpMOS領域12のゲート電極15の側面のみにシリコン窒化膜を残す。
これにより、pMOS領域12において、第1のサイドウォール19及びシリコン酸化膜24を介したゲート電極15の側面及び凹部25の端部に、サイドウォール26が形成される。このサイドウォール26の形成とともに、シリコン酸化膜24は当該サイドウォール26下に形成された部分を残して除去される。
詳細には、pMOS領域12のシリコン基板1の表面を例えば深さ30nm程度にドライエッチングする。このときpMOS領域12では、ゲート電極15、第1のサイドウォール19、シリコン酸化膜24及びサイドウォール26がマスクとなって凹部25の底面がエッチングされ、深い凹部29が形成される。
その後、凹部29の内壁面のスムーズ処理のため、例えばアルカリ酸(TMAH等)を用いて、凹部29の内壁面を10nm程度ウェットエッチングする。これにより、凹部29の深さは、シリコン基板1の表面を基準として40nm程度となる。
詳細には、選択エピタキシャル成長法により、ソースガスとしてSiH4及びB2H6/GeH4・H2/HClの混合ガスを用い、成長温度を600℃以下として、シリコン面が露出する凹部29にSiGe、具体的にはSi1-xGexとして例えば0.20≦x≦0.30、ここではSi0.80Ge0.20(x=0.20:Geを20%含有する。)を選択成長させる。これにより、凹部29に所定深さに、ここでは後述する中間Si層と合わせて凹部29を埋め込む程度の膜厚、例えば膜厚30nm程度に、第1のSiGe層31が形成される。このとき、第1のSiGe層31へのホウ素(B)のドーピング量は抵抗率換算で例えば1mΩ・cm程度となる。
詳細には、選択エピタキシャル成長法により、ソースガスとしてSiH4及びB2H6/HClの混合ガスを用い、成長温度を600℃以下として、第1のSiGe層31上にSiを選択成長させる。これにより、凹部29を第1のSiGe層31と合わせて埋め込む程度の膜厚、ここでは膜厚10nm程度に、中間Si層32が形成される。
詳細には、化学ドライエッチングによりpMOS領域12のサイドウォール26を除去する。このときnMOS領域11では、積層マスク28の窒化膜マスク27も同時に除去される。これにより、pMOS領域12では、浅い凹部25に相当する部分が現れる。また、当該化学ドライエッチングにより薄いシリコン酸化膜24も同時に除去され、第1のサイドウォール19が露出する。
詳細には、先ず、中間Si層32上の酸化膜(不図示)を、HFを用いたウェットエッチングにより除去する。
次に、選択エピタキシャル成長法により、ソースガスとしてSiH4及びB2H6・H2/HClの混合ガスを用い、成長温度を600℃以下として、シリコン面が露出する凹部25に相当する部分にSiのシード層を膜厚2nm程度に形成する。その後、ソースガスとしてGeH4のガスを用い、SiGe、具体的にはSi1-xGexとして例えば0.24≦x≦0.35、ここではSi0.72Ge0.28(x=0.28:Geを28%含有する。)を選択成長させる。これにより、凹部25に相当する部分を埋め込むように、中間Si層32上に膜厚10nm程度に第2のSiGe層33が形成される。
詳細には、選択エピタキシャル成長法により、ソースガスとしてSiH4及びB2H6/HClの混合ガスを用い、成長温度を600℃以下として、第2のSiGe層33上にSiを選択成長させる。これにより、第2のSiGe層33上に膜厚5nm程度に上部Si層34が形成される。
詳細には、先ず、pMOS領域12を覆うレジストマスク(不図示)を形成し、nMOS領域11の酸化膜マスク23を除去する。具体的には、例えばHFを用いたウェットエッチングにより下層の酸化膜マスク23を除去する。
その後、レジストマスクを灰化処理等により除去する。
そして、シリコン酸化膜の全面を異方性ドライエッチング(エッチバック)して、各ゲート電極15の側面のみにシリコン酸化膜を残す。これにより、nMOS領域11ではゲート電極15の側面に、pMOS領域12では第1のサイドウォール19を介したゲート電極15の側面及び上部Si層34の端部上に、それぞれ第2のサイドウォール35が形成される。
詳細には、先ず、pMOS領域12を覆うレジストマスク(不図示)を形成し、nMOS領域11のみにn型不純物、ここではリン(P+)を加速エネルギー6.0keV、ドーズ量8×1015/cm2の条件でイオン注入する。
そして、シリコン基板1に、最高温度950℃で極短時間のアニール処理、例えばスパイクアニール処理を施し、イオン注入された不純物を活性化する。これにより、nMOS領域11では、第2のサイドウォール35に隣接するようにシリコン基板1の表層でnエクステンション領域16と一部重畳されてなるnソース/ドレイン領域36が形成される。このアニール処理により、前工程でイオン注入された各種の不純物(エクステンション領域16,17の不純物、及び各ポケット領域の不純物)も同時に活性化させる。
その後、レジストマスクを灰化処理等により除去する。
なお、上記の層間絶縁膜を形成する前に、当該層間絶縁膜に上記のコンタクト孔を形成する際のエッチングストッパーとしても機能する応力膜を形成しても良い。
詳細には、nMOS領域11には収縮性を有する膜(シリコン窒化膜)を、pMOS領域12には膨張性を有する膜(シリコン窒化膜)を、それぞれ形成すれば良い。
以下、本実施形態によるCMOSトランジスタの構成について、その製造方法と共に説明する。
図19〜図24は、第2の実施形態によるCMOSトランジスタの製造方法の主要工程を順に示す概略断面図である。
続いて、図19(a)に示すように、pMOS領域12を覆う酸化膜マスク41を形成する。
詳細には、シリコン基板1の全面に、CVD法等により低温(400℃〜550℃程度)でシリコン酸化膜(不図示)を膜厚30nm程度に堆積する。そして、このシリコン酸化膜をリソグラフィー及びドライエッチングにより加工する。これにより、pMOS領域12を覆いnMOS領域11を露出させる酸化膜マスク41が形成される。
詳細には、先ず、シリコン基板1の全面に膨張性を有する膜、ここではシリコン窒化膜(不図示)を全面に形成する。具体的には、500℃以上600℃未満の処理温度で( )の条件により、収縮性を有するシリコン窒化膜が例えば膜厚10nm程度に形成される。
次に、シリコン窒化膜上のpMOS領域12を覆うレジストマスク(不図示)を形成し、nMOS領域11で露出するシリコン窒化膜の全面を異方性ドライエッチング(エッチバック)して、ゲート電極15の側面のみにシリコン窒化膜を残す。これにより、nMOS領域11のゲート電極15の側面に第1のサイドウォール42が形成される。
その後、レジストマスクを灰化処理等により除去する。
詳細には、nMOS領域11のシリコン基板1の表面を例えば深さ10nm程度にドライエッチングする。このときnMOS領域11では、ゲート電極15及びサイドウォール42がマスクとなり、シリコン基板1の表面に浅い凹部43が形成される。
この凹部43の形成とともに、シリコン酸化膜44は第1のサイドウォール42上に形成された部分を残して除去される。
詳細には、先ず、酸化膜マスク41から露出するnMOS領域11のシリコン基板1の表面に、例えばCVD法により薄いシリコン酸化膜44を形成する。
次に、プラズマCVD法により、500℃以上600℃未満の処理温度でシリコン基板1の全面にシリコン窒化膜(不図示)を例えば膜厚20nm程度に形成する。
次に、シリコン窒化膜上のpMOS領域12を覆うレジストマスク(不図示)を形成し、nMOS領域11で露出するシリコン窒化膜の全面を異方性ドライエッチング(エッチバック)して、酸化膜マスク41から露出するnMOS領域11のゲート電極15の側面のみにシリコン窒化膜を残す。これにより、nMOS領域11において、第1のサイドウォール42及びシリコン酸化膜44を介したゲート電極15の側面及び凹部43の端部に、サイドウォール45が形成される。このサイドウォール45の形成とともに、シリコン酸化膜44は当該サイドウォール45下に形成された部分を残して除去される。
詳細には、nMOS領域11のシリコン基板1の表面を例えば深さ30nm程度にドライエッチングする。このときnMOS領域11では、ゲート電極15、第1のサイドウォール42、シリコン酸化膜44及びサイドウォール45がマスクとなって凹部43の底面がエッチングされ、深い凹部48が形成される。
その後、凹部48の内壁面のスムーズ処理のため、例えばアルカリ酸(TMAH等)を用いて、凹部48の内壁面を10nm程度ウェットエッチングする。これにより、凹部48の深さは、シリコン基板1の表面を基準として40nm程度となる。
詳細には、選択エピタキシャル成長法により、ソースガスとして(SiH4,SiCH6、PH3、H2)の混合ガスを用い、成長温度を600℃以下として、シリコン面が露出する凹部48にSiC、具体的にはSi1-yCyとして例えば0.008≦y≦0.015、ここではSi0.992C0.008(y=0.008:Cを0.8%含有する。)を選択成長させる。これにより、凹部48に所定深さに、ここでは後述する中間Si層と合わせて凹部48を埋め込む程度の膜厚、例えば膜厚30nm程度に、第1のSiC層49が形成される。このとき、第1のSiC層49へのリン(P+)のドーピング量は抵抗率換算で例えば1mΩ・cm程度となる。
詳細には、選択エピタキシャル成長法により、ソースガスとしてSiH4/PH3/H2の混合ガスを用い、成長温度を600℃以下として、第1のSiC層49上にSiを選択成長させる。これにより、凹部48を第1のSiC層49と合わせて埋め込む程度の膜厚、ここでは膜厚10nm程度に、中間Si層51が形成される。
詳細には、化学ドライエッチングによりnMOS領域11のサイドウォール45を除去する。このときpMOS領域12では、積層マスク47の窒化膜マスク46も同時に除去される。これにより、nMOS領域11では、浅い凹部43に相当する部分が現れる。また、当該化学ドライエッチングにより薄いシリコン酸化膜44も同時に除去され、第1のサイドウォール42が露出する。
詳細には、先ず、中間Si層51上の酸化膜(不図示)をHFを用いたウェットエッチングにより除去する。
次に、選択エピタキシャル成長法により、ソースガスとしてSiH4,PH3,H2の混合ガスを用い、成長温度を600℃以下として、シリコン面が露出する凹部43に相当する部分にSiのシード層を膜厚2nm程度に形成する。その後、ソースガスとして(SiH4,SiCH6,PH3,H2のガスを用い、SiC、具体的にはSi1-yCyとして例えば0.015≦y≦0.025、ここではSi0.98C0.02(y=0.02:Cを2%含有する。)を選択成長させる。これにより、凹部43に相当する部分を埋め込むように、中間Si層51上に膜厚10nm程度に第2のSiC層52が形成される。
詳細には、選択エピタキシャル成長法により、ソースガスとして(SiH4,PH3,H2 )の混合ガスを用い、成長温度を600℃以下として、第2のSiC層52上にSiを選択成長させる。これにより、第2のSiC層52上に膜厚5nm程度に上部Si層53が形成される。
詳細には、先ず、nMOS領域11を覆うレジストマスク(不図示)を形成し、pMOS領域12の酸化膜マスク41を除去する。具体的には、例えばHFを用いたウェットエッチングにより下層の酸化膜マスク41を除去する。
その後、レジストマスクを灰化処理等により除去する。
そして、シリコン酸化膜の全面を異方性ドライエッチング(エッチバック)して、各ゲート電極15の側面のみにシリコン酸化膜を残す。これにより、nMOS領域11では第1のサイドウォール42を介したゲート電極15の側面及び上部Si層53の端部上に、pMOS領域12ではゲート電極15の側面に、それぞれ第2のサイドウォール35が形成される。
詳細には、先ず、nMOS領域11を覆うレジストマスク(不図示)を形成し、pMOS領域12のみにp型不純物、ここではホウ素(B+)を加速エネルギー3keV、ドーズ量5×1015/cm2の条件でイオン注入する。
そして、シリコン基板1に、最高温度950℃で極短時間のアニール処理、例えばスパイクアニール処理を施し、イオン注入された不純物を活性化する。これにより、pMOS領域12では、第2のサイドウォール35に隣接するようにシリコン基板1の表層でpエクステンション領域17と一部重畳されてなるpソース/ドレイン領域54が形成される。このアニール処理により、前工程でイオン注入された各種の不純物(エクステンション領域16,17の不純物、及び各ポケット領域の不純物)も同時に活性化させる。
その後、レジストマスクを灰化処理等により除去する。
なお、上記の層間絶縁膜を形成する前に、当該層間絶縁膜に上記のコンタクト孔を形成する際のエッチングストッパーとしても機能する応力膜を形成しても良い。
詳細には、nMOS領域11には収縮性を有する膜(シリコン窒化膜)を、pMOS領域12には膨張性を有する膜(シリコン窒化膜)を、それぞれ形成すれば良い。
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の両側の部分に埋め込まれた第1の半導体層と、
前記第1の半導体層上に、当該第1の半導体層と重畳する第2の半導体層と
を含み、
前記第1の半導体層及び前記第2の半導体層は、SiとSi以外の4B属元素を含み、前記第2の半導体層中の前記Si以外の4B属元素の濃度は、前記第1の半導体層中の前記Si以外の4B属元素の濃度よりも高く、
前記第1の半導体層の端部は、前記第2の半導体層の端部よりも、前記ゲート電極から離間していることを特徴とする半導体装置。
前記第3の半導体層中の前記Si以外の4B属元素の濃度は、前記第1の半導体層中の前記Si以外の4B属元素の濃度よりも低いことを特徴とする付記3に記載の半導体装置。
前記第4の半導体層中の前記Si以外の4B属元素の濃度は、前記第1の半導体層中の前記Si以外の4B属元素の濃度よりも低いことを特徴とする付記6に記載の半導体装置。
前記ゲート電極の側面に第1のサイドウォールを形成する工程と、
前記ゲート電極及び前記第1のサイドウォールをマスクとして、前記半導体基板に第1のエッチングを施す工程と、
前記第1のサイドウォール上に第2のサイドウォールを形成する工程と、
前記ゲート電極及び前記第2のサイドウォールをマスクとして、前記半導体基板に第2のエッチングを施す工程と、
次いで、前記半導体基板に第1の半導体層を成長させる工程と、
前記第2のサイドウォールを除去した後、前記第1の半導体層上に第2の半導体層を成長させる工程と
を含むことを特徴とする半導体装置の製造方法。
前記第3の半導体層中の前記Si以外の4B属元素の濃度は、前記第1の半導体層中の前記Si以外の4B属元素の濃度よりも低いことを特徴とする付記15に記載の半導体装置の製造方法。
前記第4の半導体層中の前記Si以外の4B属元素の濃度は、前記第1の半導体層中の前記Si以外の4B属元素の濃度よりも低いことを特徴とする付記18に記載の半導体装置の製造方法。
1a 分離溝
2,5,24 シリコン酸化膜
3 シリコン窒化膜
4 開口
6 STI素子分離構造
7 pウェル
8 nウェル
9 ゲート絶縁膜
10 多結晶シリコン膜
11 nMOS領域
12 pMOS領域
13,14,21,22 レジストマスク
15 ゲート電極
16 nエクステンション領域
17 pエクステンション領域
23,41,44 酸化膜マスク
19,42,104a 第1のサイドウォール
25,43 浅い凹部
26,45 サイドウォール
27,46 窒化膜マスク
28,47 積層マスク
29,48 深い凹部
31,103a 第1のSiGe層
32,51 中間Si層
33,103b 第2のSiGe層
34,53 上部Si層
35,104b 第2のサイドウォール
36 nソース/ドレイン領域
37 シリサイド層
49 第1のSiC層
52 第2のSiC層
54 pソース/ドレイン領域
101 ゲート絶縁膜
102 ゲート電極
103 SiGe
103b 第2のSiGe層
103c 中間層
103d 上層
104 サイドウォール
Claims (10)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の両側の部分に埋め込まれた第1の半導体層と、
前記第1の半導体層上に、当該第1の半導体層と重畳する第2の半導体層と
を含み、
前記第1の半導体層及び前記第2の半導体層は、SiとSi以外の4B属元素を含み、前記第2の半導体層中の前記Si以外の4B属元素の濃度は、前記第1の半導体層中の前記Si以外の4B属元素の濃度よりも高く、
前記第1の半導体層の端部は、前記第2の半導体層の端部よりも、前記ゲート電極から離間していることを特徴とする半導体装置。 - 前記第1の半導体層と前記第2の半導体層との間に形成された第3の半導体層を更に含むことを特徴とする請求項1に記載の半導体装置。
- 前記第2の半導体層上に形成された第4の半導体層を更に含むことを特徴とする請求項2に記載の半導体装置。
- 前記ゲート電極の側壁に形成された、絶縁膜からなる第1のサイドウォールを更に含むことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記第2の半導体層は、前記第1のサイドウォールに接していることを特徴とする請求項4に記載の半導体装置。
- 前記第1のサイドウォール上且つ前記第2半導体層上に形成された第2のサイドウォールを更に含むことを特徴とする請求項5に記載の半導体装置。
- 半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側面に第1のサイドウォールを形成する工程と、
前記ゲート電極及び前記第1のサイドウォールをマスクとして、前記半導体基板に第1のエッチングを施す工程と、
前記第1のサイドウォール上に第2のサイドウォールを形成する工程と、
前記ゲート電極及び前記第2のサイドウォールをマスクとして、前記半導体基板に第2のエッチングを施す工程と、
次いで、前記半導体基板に第1の半導体層を成長させる工程と、
前記第2のサイドウォールを除去した後、前記第1の半導体層上に第2の半導体層を成長させる工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第1の半導体層及び前記第2の半導体層は、SiとSi以外の4B属元素とを含み、前記第2の半導体層中の前記Si以外の4B属元素の濃度は、前記第1の半導体層中の前記Si以外の4B属元素の濃度よりも高いことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第1の半導体層を形成する工程の後、前記第2の半導体層を形成する工程の前に、前記第1の半導体層上に第3の半導体層形成する工程を更に含むことを特徴とする請求項7又は8に記載の半導体装置の製造方法。
- 前記第2の半導体層を形成する工程の後、前記第2の半導体層上に第4の半導体層を形成する工程を更に含むことを特徴とする請求項9に記載の半導体装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012514317A (ja) * | 2008-12-31 | 2012-06-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 段階的な形状の構造を有する埋め込み歪誘起材質を伴うトランジスタ |
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Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5381382B2 (ja) * | 2009-06-19 | 2014-01-08 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US8999798B2 (en) * | 2009-12-17 | 2015-04-07 | Applied Materials, Inc. | Methods for forming NMOS EPI layers |
CN102820320B (zh) * | 2011-06-09 | 2015-03-04 | 中芯国际集成电路制造(北京)有限公司 | 半绝缘体上硅半导体器件及其制造方法 |
CN104051263A (zh) * | 2013-03-11 | 2014-09-17 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制备方法 |
US9306054B2 (en) * | 2013-05-24 | 2016-04-05 | Samsung Electronics Co., Ltd. | Semiconductor device and a method of fabricating the same |
CN105304481A (zh) * | 2014-06-10 | 2016-02-03 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
KR102202754B1 (ko) | 2014-08-14 | 2021-01-15 | 삼성전자주식회사 | 반도체 장치 |
US9947788B2 (en) * | 2016-02-09 | 2018-04-17 | Globalfoundries Inc. | Device with diffusion blocking layer in source/drain region |
US20190131454A1 (en) * | 2017-11-01 | 2019-05-02 | Qualcomm Incorporated | Semiconductor device with strained silicon layers on porous silicon |
WO2019132858A1 (en) * | 2017-12-26 | 2019-07-04 | Intel Corporation | Non-selective epitaxial source/drain deposition to reduce dopant diffusion for germanium nmos transistors |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008078347A (ja) * | 2006-09-21 | 2008-04-03 | Sony Corp | 半導体装置の製造方法および半導体装置 |
JP2008177319A (ja) * | 2007-01-18 | 2008-07-31 | Sony Corp | 半導体装置の製造方法および半導体装置 |
JP2008192989A (ja) * | 2007-02-07 | 2008-08-21 | Fujitsu Ltd | 半導体装置とその製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6869866B1 (en) * | 2003-09-22 | 2005-03-22 | International Business Machines Corporation | Silicide proximity structures for CMOS device performance improvements |
US7105393B2 (en) * | 2004-01-30 | 2006-09-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained silicon layer fabrication with reduced dislocation defect density |
US7247583B2 (en) * | 2004-01-30 | 2007-07-24 | Toshiba Ceramics Co., Ltd. | Manufacturing method for strained silicon wafer |
JP2005244187A (ja) | 2004-01-30 | 2005-09-08 | Toshiba Ceramics Co Ltd | 歪みシリコンウエハおよびその製造方法 |
JP4369359B2 (ja) * | 2004-12-28 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
JP4561419B2 (ja) | 2005-03-16 | 2010-10-13 | ソニー株式会社 | 半導体装置の製造方法 |
JP2007281038A (ja) * | 2006-04-03 | 2007-10-25 | Toshiba Corp | 半導体装置 |
US7554110B2 (en) * | 2006-09-15 | 2009-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with partial stressor channel |
US7750338B2 (en) * | 2006-12-05 | 2010-07-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual-SiGe epitaxy for MOS devices |
US8344447B2 (en) * | 2007-04-05 | 2013-01-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon layer for stopping dislocation propagation |
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-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008078347A (ja) * | 2006-09-21 | 2008-04-03 | Sony Corp | 半導体装置の製造方法および半導体装置 |
JP2008177319A (ja) * | 2007-01-18 | 2008-07-31 | Sony Corp | 半導体装置の製造方法および半導体装置 |
JP2008192989A (ja) * | 2007-02-07 | 2008-08-21 | Fujitsu Ltd | 半導体装置とその製造方法 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012514317A (ja) * | 2008-12-31 | 2012-06-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 段階的な形状の構造を有する埋め込み歪誘起材質を伴うトランジスタ |
US9129952B2 (en) | 2012-11-22 | 2015-09-08 | Samsung Electronics Co., Ltd. | Semiconductor devices including a stressor in a recess and methods of forming the same |
US9214530B2 (en) | 2012-11-22 | 2015-12-15 | Samsung Electronic Co., Ltd. | Methods of forming semiconductor devices including a stressor in a recess |
US9257520B2 (en) | 2012-11-22 | 2016-02-09 | Samsung Electronics Co, Ltd. | Semiconductor devices including a stressor in a recess and methods of forming the same |
US9397216B2 (en) | 2012-11-22 | 2016-07-19 | Samsung Electronics Co., Ltd. | Semiconductor devices including a stressor in a recess and methods of forming the same |
US9520497B2 (en) | 2012-11-22 | 2016-12-13 | Samsung Electronics Co., Ltd. | Semiconductor devices including a stressor in a recess and methods of forming the same |
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