JP2009111145A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲート電極周辺の基板に生じるエッチングによる基板掘れを低減又は解消し、短チャネル効果を抑制しうる半導体装置の製造方法を提供することにある。
【解決手段】シリコン基板10上にゲート絶縁膜12を介してゲート電極14を形成する工程と、シリコン基板10上及びゲート電極14上に、シリコン基板10及びゲート電極14を覆うように、引張応力を有する引張応力膜22を形成する工程と、引張応力膜22を除去する工程と、引張応力膜22が除去されたゲート電極14をマスクとして不純物をシリコン基板10内に導入し、ゲート電極14の両側のシリコン基板10内に不純物層24を形成する工程とを有している。
【選択図】 図2
【解決手段】シリコン基板10上にゲート絶縁膜12を介してゲート電極14を形成する工程と、シリコン基板10上及びゲート電極14上に、シリコン基板10及びゲート電極14を覆うように、引張応力を有する引張応力膜22を形成する工程と、引張応力膜22を除去する工程と、引張応力膜22が除去されたゲート電極14をマスクとして不純物をシリコン基板10内に導入し、ゲート電極14の両側のシリコン基板10内に不純物層24を形成する工程とを有している。
【選択図】 図2
Description
本発明は、半導体装置の製造方法に係り、特に、電界効果トランジスタを有する半導体装置の製造方法に関する。
近年、半導体集積回路の高集積化に伴い、MISFETの微細化が進行し、そのゲート長は短くなっている。MISFETにおいて、ゲート長が短くなると、ソースとドレインの間に電流が流れたままになってしまうパンチスルー等の短チャネル効果が顕在化してくる。
MISFETの微細化には、かかる短チャネル効果を抑制することが不可欠である。そのための手法としては、現在、極浅接合形成技術が用いられている。極浅接合形成技術としては、基板表面の極浅い部分に不純物を導入するために、クラスターイオン注入法や低エネルギーイオン注入法等のイオン注入技術が用いられている。また、基板に導入された不純物をその拡散を抑制しつつ活性化するために、フラッシュランプアニールやレーザアニール等の熱処理技術が用いられている。
特開2001−156286号公報
特開平10−270569号公報
しかしながら、ゲート長が例えば30nmのように短いと、イオン注入における打ち込みエネルギーの低エネルギー化に限界が生じ、低抵抗な状態を維持しつつソース/ドレイン領域のエクステンション領域等を構成する拡散層の接合位置を浅くすることが困難であった。
この原因の一つとして、ゲート電極やサイドウォール絶縁膜を形成する際のエッチングの際にゲート電極周辺の基板に生じる基板掘れがある。この基板掘れにより不純物層の接合位置が実質的に深いものとなってしまう。すなわち、エッチングによりゲート電極周辺の基板が掘れると、イオン注入の際の打ち込みエネルギーを低エネルギー化しても、ゲート絶縁膜と基板との界面からみて、基板掘れの分だけ接合位置が深くなってしまう。この結果、短チャネル効果を抑制することが困難になる。
本発明の目的は、ゲート電極周辺の基板に生じるエッチングによる基板掘れを低減又は解消し、短チャネル効果を抑制しうる半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板及び前記ゲート電極を覆う引張応力膜を形成する工程と、前記引張応力膜を除去する工程と、前記引張応力膜が除去された前記ゲート電極をマスクとして第1の不純物を前記半導体基板内に導入する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、半導体基板上及びゲート電極上に、半導体基板及びゲート電極を覆うように、引張応力を有する引張応力膜を形成し、引張応力膜を除去してからゲート電極をマスクとして不純物を半導体基板内に導入し、ゲート電極の両側の半導体基板内に不純物層を形成するので、ゲート電極周辺の基板に生じるエッチングによる基板掘れを低減又は解消し、短チャネル効果を抑制することができる。
また、本発明によれば、N型MISFETについて、引張応力膜によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
[第1実施形態]
本発明の第1実施形態による半導体装置の製造方法について図1乃至図5を用いて説明する。図1乃至図3及び図5は本実施形態による半導体装置の製造方法を示す工程断面図、図4は引張応力膜によりゲート電極周辺の基板掘れが低減される様子を示す透過型電子顕微鏡写真である。
本発明の第1実施形態による半導体装置の製造方法について図1乃至図5を用いて説明する。図1乃至図3及び図5は本実施形態による半導体装置の製造方法を示す工程断面図、図4は引張応力膜によりゲート電極周辺の基板掘れが低減される様子を示す透過型電子顕微鏡写真である。
まず、シリコン基板10上に、例えば熱酸化法により、例えば膜厚1nmのシリコン酸化膜を形成する。これにより、シリコン酸化膜よりなるゲート絶縁膜12を形成する。ゲート絶縁膜12は、シリコン窒化酸化膜等、他の絶縁膜であってもよい。
次いで、ゲート絶縁膜12上に、例えばCVD法により、例えば膜厚100nmのポリシリコン膜14を堆積する(図1(a))。
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜14をパターニングし、ポリシリコン膜よりなるゲート電極14を形成する(図1(b))。ゲート電極14のゲート長は、例えば30nm以下とする。ドライエッチングとしては、例えばRIE法を用いる。なお、ポリシリコン膜の代わりにアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるゲート電極14を形成してもよい。また、ゲート電極14を構成するポリシリコン膜又はアモルファスシリコン膜には、必要に応じて、そのパターニング前又はパターニング後に、イオン注入法等により不純物を適宜導入する。
このゲート電極14を形成するためのドライエッチングの際には、ゲート電極14の周辺のシリコン基板10がエッチングされる。この結果、図1(b)に示すように、ゲート電極14の周辺のシリコン基板10に2nm〜10nm程度の基板掘れ15が生じる。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン窒化膜18を堆積する(図1(c))。
次いで、例えばRIE法等のドライエッチングにより、シリコン窒化膜18を異方性エッチングする。これにより、ゲート電極14の側壁部分に、シリコン窒化膜よりなるオフセットサイドウォール絶縁膜18を形成する(図2(a))。オフセットサイドウォール絶縁膜18の幅は、例えば10nm以下、具体的には5nm程度となるようにする。RIE法によるシリコン窒化膜18のエッチング条件は、例えば、O2流量を10sccm、Ar流量を100sccm、CHF3流量を50sccm、パワーを200Wとする。なお、オフセットサイドウォール絶縁膜18は、ゲート電極14と後述するエクステンション領域を構成する不純物層24との間にオフセットを設けるためのものである。
オフセットサイドウォール絶縁膜18を形成するためのドライエッチングの際にも、ゲート電極14の周辺のシリコン基板10がエッチングされる。この結果、図2(a)に示すように、ゲート電極14の周辺のシリコン基板10に生じていた基板掘れ15が更に深くなる。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜20を堆積する。
次いで、シリコン酸化膜20上に、例えば膜厚50nmのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜22を形成する(図2(b))。引張応力膜22は、例えば、LPCVD法により、成膜温度を700℃、ジクロロシラン(DCS;SiH2Cl2)流量を100sccm、アンモニア(NH3)流量を1000sccm、圧力を30Paとした条件で成膜を行い、1.2GPaの引張応力を有するシリコン窒化膜を堆積する。なお、引張応力膜22として形成するシリコン窒化膜は、1GPa〜2GPaの引張応力が適切である。
こうして、シリコン基板10上及びオフセットサイドウォール絶縁膜18が形成されたゲート電極14上に、シリコン酸化膜20を介して、シリコン基板10及びゲート電極14を覆うように引張応力膜22を形成する。シリコン酸化膜20は、オフセットサイドウォール絶縁膜18及び引張応力膜22とエッチング特性が異なっている。
次いで、引張応力膜22が形成されたシリコン基板10に対して、例えば1000℃、30秒間の熱処理を行う。この熱処理により、引張応力膜22として形成したシリコン窒化膜が有する引張応力は、成膜後の1.2GPaから1.6GPaに増加する。
こうして熱処理を行うことで、図2(c)中に矢印で示すように、引張応力膜22により、ゲート電極14下のシリコン基板10に対しては圧縮する方向に応力が働き、ゲート電極14周辺のシリコン基板10に対しては伸張する方向に応力が働く。このようにシリコン基板10に対して働く応力により、ゲート電極14周辺のシリコン基板10に生じていた基板掘れ15が十分に低減されてほぼ解消する。
次いで、例えばウェットエッチングにより引張応力膜22を除去する(図3(a))。例えば、引張応力膜22が膜厚50nmのシリコン窒化膜よりなる場合、熱燐酸を用いて1500秒処理した後、アンモニア過水を用いて処理することによりシリコン窒化膜を完全に除去する。
次いで、例えば希弗酸を用いたウェットエッチングにより、シリコン酸化膜20を除去する(図3(b))。こうして、オフセットサイドウォール絶縁膜18が形成されたゲート電極14及びゲート電極14周辺のシリコン基板10が露出する。
本実施形態による半導体装置の製造方法では、ゲート電極14の側壁部分にシリコン窒化膜よりなるオフセットサイドウォール絶縁膜18を形成した後、シリコン基板10上及びゲート電極14上にシリコン基板10及びゲート電極14を覆うように引張応力膜22を形成し、その後に熱処理を行う。
シリコン酸化膜22を除去することにより露出したゲート電極14周辺のシリコン基板10の基板掘れ15は、上述のように、引張応力膜22によりシリコン基板10に対して働く応力により、十分に低減されてほぼ解消されている(図3(b)を参照)。このように基板掘れ15をほぼ解消することができるので、ゲート絶縁膜12とシリコン基板10との界面からみて、ソース/ドレイン領域のエクステンション領域を構成する後述の不純物層24の接合位置を浅くすることができる。したがって、MISFETにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
図4(a)は、ゲートエッチング後のシリコン基板10に生じた基板掘れ15を示す透過型電子顕微鏡写真である。図示するように、ゲート電極14周辺のシリコン基板10には基板掘れ15が生じている。
他方、図4(b)は、図4(a)に示すゲート電極14上及びシリコン基板10上にシリコン窒化膜よりなる引張応力膜22を形成し、続いて熱処理を行った後の様子を示す透過型電子顕微鏡写真である。図示するように、ゲート電極14周辺のシリコン基板10に生じていた基板掘れ15は十分に低減されてほぼ解消されている。
本実施形態による半導体装置の製造方法は、オフセットサイドウォール絶縁膜18の形成後に、このような引張応力膜22を形成して熱処理を行うことにより、ゲート電極14を形成するためのエッチング及びオフセットサイドウォール絶縁膜18を形成するためのエッチングによる基板掘れ15を十分に低減してほぼ解消するものである。
なお、引張応力膜22が形成されたシリコン基板10に対する熱処理は、エクステンション領域を構成する不純物層24を形成する前に行うため、この熱処理により不純物層24の不純物が基板横方向に拡散することもなく、ロールオフ特性が劣化することもない。
また、本実施形態による半導体装置の製造方法では、シリコン基板10におけるMISFETのチャネル領域に、引張応力膜22により所定の応力が印加され、この応力が引張応力膜22を除去した後も記憶される。このようにチャネル領域に記憶された応力により、N型MISFETの場合には、チャネルを流れる電子の移動度を向上することができる(ストレスメモライゼーション(SMT)効果)。これにより、N型MISFETの駆動電流を増加し、高速動作を実現することができる。
こうしてゲート電極14周辺の基板掘れ15を十分に低減してほぼ解消した後、ゲート電極14及びオフセットサイドウォール絶縁膜18をマスクとしてイオン注入を行い、ゲート電極14の両側のシリコン基板10内にエクステンション領域となる不純物層24を形成する(図3(c))。上述のようにゲート電極14周辺のシリコン基板10の基板掘れ15がほぼ解消されているため、ゲート絶縁膜12とシリコン基板10との界面からみて、不純物層24の接合位置を浅くすることができる。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜26と例えば膜厚30nmのシリコン窒化膜28とを堆積してエッチバックし、ゲート電極14の側壁部分にシリコン酸化膜26及びシリコン窒化膜28よりなるサイドウォール絶縁膜30を形成する(図5(a))。
次いで、ゲート電極14、オフセットサイドウォール絶縁膜18、及びサイドウォール絶縁膜30をマスクとしてイオン注入を行い、ゲート電極14の両側のシリコン基板10内に不純物層32を形成する(図5(b))。
なお、この後、ゲート電極14の側壁部分にサイドウォール絶縁膜を更に形成してからイオン注入を行い、ゲート電極14の両側のシリコン基板10内に、ソース/ドレイン領域を構成する不純物層を更に形成してもよい。
次いで、例えば1000℃、10秒間の熱処理を行うことにより、不純物層24、32に導入された不純物を活性化する。こうして、ゲート電極14の両側のシリコン基板10内に、エクステンション領域を構成する浅い不純物層24と、深い不純物層32とにより構成されるソース/ドレイン領域34が形成される(図5(c))。
このように、本実施形態によれば、ゲート電極14の側壁部分にオフセットサイドウォール絶縁膜18を形成した後、シリコン基板10上及びゲート電極14上にシリコン基板10及びゲート電極14を覆うように引張応力膜22を形成し、その後に熱処理を行うので、エッチングによるゲート電極14周辺のシリコン基板10の基板掘れ15を十分に低減してほぼ解消することができる。これにより、ソース/ドレイン領域34のエクステンション領域を構成する不純物層24の接合位置を浅くすることができる。したがって、本実施形態によれば、MISFETにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
また、本実施形態によれば、N型MISFETについて、引張応力膜22によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
[第2実施形態]
本発明による第2実施形態による半導体装置の製造方法について図6乃至図8を用いて説明する。図6乃至図8は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明による第2実施形態による半導体装置の製造方法について図6乃至図8を用いて説明する。図6乃至図8は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態による半導体装置の製造方法は、ゲート電極14の側壁部分に、シリコン窒化膜よりなる引張応力膜22とはエッチング特性の異なるシリコン酸化膜よりなるオフセットサイドウォール絶縁膜36を形成する点を除き、第1実施形態による半導体装置の製造方法とほぼ同様である。
まず、図1(a)及び図1(b)に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、ゲート絶縁膜12を介して、ポリシリコン膜よりなるゲート電極14を形成する(図6(a))。第1実施形態による半導体装置の製造方法の場合と同様に、ゲート電極14の周辺のシリコン基板10には基板掘れ15が生じる。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜36を形成する(図6(b))。
次いで、例えばRIE法等のドライエッチングにより、シリコン酸化膜36を異方性エッチングする。これにより、ゲート電極14の側壁部分に、シリコン酸化膜よりなるオフセットサイドウォール絶縁膜36を形成する(図6(c))。オフセットサイドウォール絶縁膜36の幅は、第1実施形態におけるオフセットサイドウォール絶縁膜18と同様に、例えば10nm以下、具体的には5nm程度となるようにする。RIE法によるシリコン酸化膜36のエッチング条件は、例えば、Ar流量を500sccm、C4F8流量を10sccm、パワーを500Wとする。
オフセットサイドウォール絶縁膜36を形成するためのドライエッチングの際にも、第1実施形態による半導体装置の製造方法の場合と同様に、図6(c)に示すように、ゲート電極14の周辺のシリコン基板10に生じていた基板掘れ15が更に深くなる。
次いで、全面に、第1実施形態による半導体装置の製造方法と同様に、例えばLPCVD法により、例えば膜厚50nmのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜22を形成する(図7(a))。
こうして、シリコン基板10上、及び引張応力膜22とはエッチング特性の異なるオフセットスペーサ36が形成されたゲート電極14上に、シリコン基板10及びゲート電極14を覆うように引張応力膜22を形成する。
次いで、引張応力膜22が形成されたシリコン基板10に対して、例えば1000℃、30秒間の熱処理を行う。こうして熱処理を行うことで、図7(b)中に矢印で示すように、引張応力膜22により、第1実施形態による半導体装置の製造方法の場合と同様にシリコン基板10に対して応力が働き、ゲート電極14周辺のシリコン基板10に生じていた基板掘れ15が十分に低減されてほぼ解消する。
次いで、例えばウェットエッチングにより引張応力膜22を除去する(図7(c))。こうして、オフセットサイドウォール絶縁膜36が形成されたゲート電極14及びゲート電極14周辺のシリコン基板10が露出する。
本実施形態による半導体装置の製造方法では、ゲート電極14の側壁部分にシリコン酸化膜よりなるオフセットサイドウォール絶縁膜36を形成した後、シリコン基板10上及びゲート電極14上にシリコン基板10及びゲート電極14を覆うように引張応力膜22を形成し、その後に熱処理を行う。
引張応力膜22を除去することにより露出したゲート電極14周辺のシリコン基板10の基板掘れ15は、上述のように、引張応力膜22によりシリコン基板10に対して働く応力により、十分に低減されてほぼ解消されている(図7(c)を参照)。
したがって、本実施形態による半導体装置の製造方法によれば、第1実施形態による半導体装置の製造方法と同様に、ゲート絶縁膜12とシリコン基板10との界面からみて、ソース/ドレイン領域のエクステンション領域を構成する不純物層24の接合位置を浅くすることができる。したがって、MISFETにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
また、本実施形態による半導体装置の製造方法においても、第1実施形態による半導体装置の製造方法と同様に、N型MISFETの場合には、引張応力膜22によるSMT効果により、N型MISFETの駆動電流を増加し、高速動作を実現することができる。
次いで、ゲート電極14及びオフセットサイドウォール絶縁膜36をマスクとしてイオン注入を行い、ゲート電極14の両側のシリコン基板10内にエクステンション領域となる不純物層24を形成する(図8(a))。上述のようにゲート電極14周辺のシリコン基板10の基板掘れ15がほぼ解消されているため、ゲート絶縁膜12とシリコン基板10との界面からみて、不純物層24の接合位置を浅くすることができる。
以後、図5(a)乃至図5(c)に示す第1実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜30、ソース/ドレイン領域34を形成する(図8(b))。
このように、本実施形態によれば、ゲート電極14の側壁部分にオフセットサイドウォール絶縁膜36を形成した後、シリコン基板10上及びゲート電極14上にシリコン基板10及びゲート電極14を覆うように引張応力膜22を形成し、その後に熱処理を行うので、エッチングによるゲート電極14周辺のシリコン基板10の基板掘れ15を十分に低減してほぼ解消することができる。これにより、ソース/ドレイン領域34のエクステンション領域を構成する不純物層24の接合位置を浅くすることができる。したがって、本実施形態によれば、MISFETにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
また、本実施形態によれば、N型MISFETについて、引張応力膜22によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
[第3実施形態]
本発明の第3実施形態による半導体装置の製造方法について図9乃至図12を用いて説明する。図9、図10及び図12は本実施形態による半導体装置の製造方法を示す工程断面図、図11は引張応力膜を形成して熱処理を行ってからオフセットサイドウォール絶縁膜を形成した後の基板掘れとゲートエッチング後の基板掘れとを比較して示す透過型電子顕微鏡写真である。なお、第1及び第2実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第3実施形態による半導体装置の製造方法について図9乃至図12を用いて説明する。図9、図10及び図12は本実施形態による半導体装置の製造方法を示す工程断面図、図11は引張応力膜を形成して熱処理を行ってからオフセットサイドウォール絶縁膜を形成した後の基板掘れとゲートエッチング後の基板掘れとを比較して示す透過型電子顕微鏡写真である。なお、第1及び第2実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態による半導体装置の製造方法では、ゲート電極14を形成した後、オフセットサイドウォール絶縁膜38を形成する前に、シリコン基板10上及びゲート電極14上にシリコン基板10及びゲート電極14を覆うように引張応力膜22を形成し、その後に熱処理を行う。
まず、図1(a)及び図1(b)に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、ゲート絶縁膜12を介して、ポリシリコン膜よりなるゲート電極14を形成する(図9(a))。第1実施形態による半導体装置の製造方法の場合と同様に、ゲート電極14の周辺のシリコン基板10には基板掘れ15が生じる。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン窒化膜38を堆積する。
次いで、シリコン窒化膜38上に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜40を堆積する。
次いで、シリコン酸化膜40上に、第1実施形態による半導体装置の製造方法と同様に、例えばLPCVD法により、例えば膜厚50nmのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜22を形成する(図9(b))。
こうして、シリコン基板10上及びゲート電極14上に、シリコン窒化膜38及びシリコン酸化膜40を介して、シリコン基板10及びゲート電極14を覆うように引張応力膜22を形成する。シリコン酸化膜40は、シリコン窒化膜38及び引張応力膜22とエッチング特性が異なっている。
次いで、引張応力膜22が形成されたシリコン基板10に対して、例えば1000℃、30秒間の熱処理を行う。こうして熱処理を行うことで、図9(c)中に矢印で示すように、引張応力膜22により、第1実施形態による半導体装置の製造方法の場合と同様にシリコン基板10に対して応力が働き、ゲート電極14周辺のシリコン基板10に生じていた基板掘れ15が十分に低減されてほぼ解消する。
次いで、例えばウェットエッチングにより引張応力膜22を除去する(図10(a))。シリコン窒化膜よりなる引張応力膜22は、例えば、第1実施形態による半導体装置の製造方法と同様に熱燐酸とアンモニア過水とを用いたウェットエッチングにより除去する。
次いで、例えば希弗酸を用いたウェットエッチングによりシリコン酸化膜40を除去する(図10(b))。
次いで、例えばRIE法等のドライエッチングにより、シリコン窒化膜38を異方性エッチングする。これにより、ゲート電極14の側壁部分に、シリコン窒化膜よりなるオフセットサイドウォール絶縁膜38を形成する(図10(c))。オフセットサイドウォール絶縁膜38の幅は、第1実施形態におけるオフセットサイドウォール絶縁膜18と同様に、例えば10nm以下、具体的には5nm程度となるようにする。RIE法によるシリコン窒化膜38のエッチング条件は、例えば、第1実施形態におけるシリコン窒化膜18のエッチング条件と同様にする。
オフセットサイドウォール絶縁膜38を形成するためのドライエッチングの際には、ゲート電極14の周辺のシリコン基板10がエッチングされる。この結果、図2(a)に示すように、ゲート電極14の周辺のシリコン基板10に基板掘れ41が生じる。
しかしながら、本実施形態による半導体装置の製造方法では、上述のように、ゲート電極14を形成するためのエッチングの際に生じた基板掘れ15をほぼ解消している。したがって、本実施形態によれば、ゲートエッチングによる基板掘れ15を解消していない場合と比較して、オフセットサイドウォール絶縁膜38を形成するためのエッチングの際にゲート電極14の周辺のシリコン基板10に生じる基板掘れ41を低減することができる。
図11(a)は、本実施形態による半導体装置の製造方法のように、引張応力膜を形成して熱処理を行ってからオフセットサイドウォール絶縁膜を形成した後の基板掘れを示す透過型電子顕微鏡写真である。
これに対して、図11(b)は、ゲートエッチング後の基板掘れを示す透過型電子顕微鏡写真である。
図11(a)と図11(b)とを比較すると、図11(a)では、引張応力膜を形成して熱処理を行ってからオフセットサイドウォール絶縁膜38を形成した後の基板掘れ41の深さが、ゲートエッチング後の基板掘れ15の深さよりも僅かに浅くなっていることがわかる。また、ゲートエッチング後の基板掘れ15が解消されていないならば、オフセットスペーサ38により、基板掘れ15と基板掘れ41との段差が生じるはずだが、図11(a)にはそのような段差は観察されていない。これら結果は、引張応力膜を形成して熱処理を行うことによりゲートエッチングによる基板掘れ15がほぼ解消されていることを示している。
こうして、本実施形態による半導体装置の製造方法によれば、ゲート電極14周辺の基板掘れ41を低減することができるので、ゲート絶縁膜12とシリコン基板10との界面からみて、ソース/ドレイン領域のエクステンション領域を構成する不純物層24の接合位置を浅くすることができる。したがって、MISFETにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
また、本実施形態による半導体装置の製造方法においても、第1実施形態による半導体装置の製造方法と同様に、N型MISFETの場合には、引張応力膜22によるSMT効果により、N型MISFETの駆動電流を増加し、高速動作を実現することができる。
次いで、ゲート電極14及びオフセットサイドウォール絶縁膜38をマスクとしてイオン注入を行い、ゲート電極14の両側のシリコン基板10内にエクステンション領域となる不純物層24を形成する(図12(a))。上述のようにゲート電極14周辺のシリコン基板10の基板掘れ41が低減されているため、ゲート絶縁膜12とシリコン基板10との界面からみて、不純物層24の接合位置を浅くすることができる。
以後、図5(a)乃至図5(c)に示す第1実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜30、ソース/ドレイン領域34を形成する(図12(b))。
このように、本実施形態によれば、ゲート電極14を形成した後、シリコン基板10上及びゲート電極14上にシリコン基板10及びゲート電極14を覆うように引張応力膜22を形成し、その後に熱処理を行ってからオフセットサイドウォール絶縁膜38を形成するので、エッチングによるゲート電極14周辺のシリコン基板10の基板掘れ41を低減することができる。これにより、ソース/ドレイン領域34のエクステンション領域を構成する不純物層24の接合位置を浅くすることができる。したがって、本実施形態によれば、MISFETにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
また、本実施形態によれば、N型MISFETについて、引張応力膜22によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
[第4実施形態]
本発明の第4実施形態による半導体装置の製造方法について図13乃至図18を用いて説明する。図13乃至図15は本実施形態による半導体装置の製造方法を示す工程断面図、図16乃至図18は本実施形態による半導体装置の製造方法により製造されたMISFETの諸特性を示すグラフである。なお、第1乃至第3実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第4実施形態による半導体装置の製造方法について図13乃至図18を用いて説明する。図13乃至図15は本実施形態による半導体装置の製造方法を示す工程断面図、図16乃至図18は本実施形態による半導体装置の製造方法により製造されたMISFETの諸特性を示すグラフである。なお、第1乃至第3実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態による半導体装置の製造方法は、ゲート電極14を形成した後、シリコン窒化膜38を形成せずに、シリコン酸化膜42と引張応力膜22とを堆積し、シリコン酸化膜よりなるオフセットサイドウォール絶縁膜42を形成する点を除き、第3実施形態による半導体装置の製造方法とほぼ同様である。
まず、図1(a)及び図1(b)に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、ゲート絶縁膜12を介して、ポリシリコン膜よりなるゲート電極14を形成する(図13(a))。第1実施形態による半導体装置の製造方法の場合と同様に、ゲート電極14の周辺のシリコン基板10には基板掘れ15が生じる。
次いで、シリコン窒化膜38上に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜42を堆積する。
次いで、シリコン酸化膜40上に、第1実施形態による半導体装置の製造方法と同様に、例えばLPCVD法により、例えば膜厚50nmのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜22を形成する(図13(b))。
こうして、シリコン基板10上及びゲート電極14上に、引張応力膜22とはエッチング特性の異なるシリコン酸化膜42を介して、シリコン基板10及びゲート電極14を覆うように引張応力膜22を形成する。
次いで、引張応力膜22が形成されたシリコン基板10に対して、例えば1000℃、30秒間の熱処理を行う。こうして熱処理を行うことで、図13(c)中に矢印で示すように、引張応力膜22により、第1実施形態による半導体装置の製造方法の場合と同様にシリコン基板10に対して応力が働き、ゲート電極14周辺のシリコン基板10に生じていた基板掘れ15が十分に低減されてほぼ解消する。
次いで、例えばウェットエッチングにより引張応力膜22を除去する(図14(a))。シリコン窒化膜よりなる引張応力膜22は、例えば、第1実施形態による半導体装置の製造方法と同様に熱燐酸とアンモニア過水とを用いたウェットエッチングにより除去する。
次いで、例えばRIE法等のドライエッチングにより、シリコン酸化膜42を異方性エッチングする。これにより、ゲート電極14の側壁部分に、シリコン酸化膜よりなるオフセットサイドウォール絶縁膜42を形成する(図14(b))。オフセットサイドウォール絶縁膜42の幅は、第1実施形態におけるオフセットサイドウォール絶縁膜18と同様に、例えば10nm以下、具体的には5nm程度となるようにする。RIE法によるシリコン酸化膜42のエッチング条件は、例えば、第2実施形態におけるシリコン酸化膜36のエッチング条件と同様にする。
オフセットサイドウォール絶縁膜42を形成するためのドライエッチングの際には、第3実施形態による半導体装置の製造方法の場合と同様に、図14(b)に示すように、ゲート電極14の周辺のシリコン基板10に基板掘れ41が生じる。
しかしながら、本実施形態による半導体装置の製造方法でも、上述のように、第3実施形態による半導体装置の製造方法と同様、ゲート電極14を形成するためのエッチングの際に生じた基板掘れ15をほぼ解消している。したがって、本実施形態によれば、第3実施形態と同様に、オフセットサイドウォール絶縁膜42を形成するためのエッチングの際にゲート電極14の周辺のシリコン基板10に生じる基板掘れ41を低減することができる。
このように、本実施形態による半導体装置の製造方法によれば、第3実施形態による半導体装置の製造方法と同様にシリコン基板10に生じる基板掘れ41を低減することができるので、ゲート絶縁膜12とシリコン基板10との界面からみて、ソース/ドレイン領域のエクステンション領域を構成する不純物層24の接合位置を浅くすることができる。したがって、MISFETにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
また、本実施形態による半導体装置の製造方法においても、第1実施形態による半導体装置の製造方法と同様に、N型MISFETの場合には、引張応力膜22によるSMT効果により、N型MISFETの駆動電流を増加し、高速動作を実現することができる。
次いで、ゲート電極14及びオフセットサイドウォール絶縁膜42をマスクとしてイオン注入を行い、ゲート電極14の両側のシリコン基板10内にエクステンション領域となる不純物層24を形成する(図15(a))。上述のようにゲート電極14周辺のシリコン基板10の基板掘れ41が低減されているため、ゲート絶縁膜12とシリコン基板10との界面からみて、不純物層24の接合位置を浅くすることができる。
以後、図5(a)乃至図5(c)に示す第1実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜30、ソース/ドレイン領域34を形成する(図15(b))。
次に、本実施形態による半導体装置の製造方法により製造されたN型MISFETの諸特性を測定した結果について図16乃至図18を用いて説明する。
図16はN型MISFETのゲート長Lgと閾値電圧Vthとの関係(ロールオフ特性)を測定した結果を示すグラフである。また、図17はN型MISFETの駆動電流Ionとオフ電流Ioffとの関係(Ion−Ioff曲線)を測定した結果を示すグラフである。また、図18はゲート長Lgとゲートリーク電流Igとの関係を測定した結果を示すグラフである。図16乃至図18に示すグラフ中、●印は、本実施形態による半導体装置の製造方法により製造されたMISFETの場合を示している。○印は、引張応力膜による基板掘れの低減を行っていない従来のMISFETの場合を示している。なお、引張応力膜としては膜厚10nmのシリコン窒化膜を形成した。また、ゲート長Lgは走査型電子顕微鏡により計測した。また、図18に示すゲートリーク電流Igの測定では、ゲート電圧を1Vに設定した。
図16に示すように、ロールオフ特性は、本実施形態による半導体装置の製造方法により製造されたMISFETと従来のMISFETとで大きな変化はみられない。これは、本実施形態による半導体装置の製造方法では、ゲートエッチング後の基板掘れは解消されるものの、オフセットサイドウォール絶縁膜を形成するためのエッチングの際に基板掘れが生じるためであると考えられる。
一方、図17に示すように、Ion−Ioff曲線を比較すると、同一オフ電流Ioffでの駆動電流Ionは、オフ電流Ioffの広い範囲にわたって、本実施形態による半導体装置の製造方法により製造されたMISFETの方が従来のMISFETよりも大きくなっている。
また、図18に示すように、ゲートリーク電流Igは、本実施形態による半導体装置の製造方法により製造されたMISFETの方が従来のMISFETよりも小さくなっている。
このように、本実施形態によれば、ゲート電極14を形成した後、シリコン基板10上及びゲート電極14上にシリコン基板10及びゲート電極14を覆うように引張応力膜22を形成し、その後に熱処理を行ってからオフセットサイドウォール絶縁膜42を形成するので、エッチングによるゲート電極14周辺のシリコン基板10の基板掘れ41を低減することができる。これにより、ソース/ドレイン領域34のエクステンション領域を構成する不純物層24の接合位置を浅くすることができる。したがって、本実施形態によれば、MISFETにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
また、本実施形態によれば、N型MISFETについて、引張応力膜22によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
[第5実施形態]
本発明の第5実施形態による半導体装置の製造方法について図19乃至図26を用いて説明する。図19乃至図26は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1乃至第4実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本発明の第5実施形態による半導体装置の製造方法について図19乃至図26を用いて説明する。図19乃至図26は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1乃至第4実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
本実施形態では、第3実施形態による半導体装置の製造方法を用いて、N型MISFETとP型MISFETとを有する半導体装置を製造する場合について説明する。
まず、例えばSTI法によりシリコン基板10に素子分離膜44を形成し、N型MISFETが形成されるN型MISFET領域46と、P型MISFETが形成されるN型MISFET領域48とをシリコン基板10に画定する。
次いで、N型MISFET領域46のシリコン基板10内にP型ウェル50を形成し、P型MISFET領域48のシリコン基板10内にN型ウェル52を形成する。
次いで、例えば図1(a)及び図1(b)に示す第1実施形態による半導体装置の製造方法と同様にして、N型MISFET領域46及びP型MISFET領域48のシリコン基板10上に、ゲート絶縁膜12を介して、それぞれポリシリコン膜よりなるゲート電極14n、14pを形成する(図19(a))。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン窒化膜38を堆積する。
次いで、シリコン窒化膜38上に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜40を堆積する。
次いで、シリコン酸化膜40上に、第1実施形態による半導体装置の製造方法と同様に、例えばLPCVD法により、例えば膜厚50nmのシリコン窒化膜を堆積し、引張応力を有するシリコン窒化膜よりなる引張応力膜22を形成する(図19(b))。
こうして、シリコン基板10上及びゲート電極14n、14p上に、シリコン窒化膜38及びシリコン酸化膜40を介して、シリコン基板10及びゲート電極14n、14pを覆うように引張応力膜22を形成する。
次いで、引張応力膜22が形成されたシリコン基板10に対して、例えば1000℃、30秒間の熱処理を行う(図20(a))。こうして熱処理を行うことで、第3実施形態による半導体装置の製造方法の場合と同様に、ゲート電極14n、14p周辺のシリコン基板10に生じていた基板掘れが十分に低減されてほぼ解消する。
次いで、例えばウェットエッチングにより引張応力膜22を除去する。シリコン窒化膜よりなる引張応力膜22は、例えば、第1実施形態による半導体装置の製造方法と同様に熱燐酸とアンモニア過水とを用いたウェットエッチングにより除去する。
次いで、例えば希弗酸を用いたウェットエッチングによりシリコン酸化膜40を除去する(図20(b))。
次いで、例えばRIE法等のドライエッチングにより、シリコン窒化膜38を異方性エッチングする。これにより、ゲート電極14n、14pの側壁部分に、シリコン窒化膜よりなるオフセットサイドウォール絶縁膜38を形成する(図21(a))。
次いで、フォトリソグラフィにより、N型MISFET領域46を露出し、他の領域を覆うフォトレジスト膜54を形成する。
次いで、ゲート電極14n、オフセットサイドウォール絶縁膜38、及びフォトレジスト膜54をマスクとして燐(P)、砒素(As)等のN型不純物をイオン注入し、ゲート電極14nの両側のシリコン基板10内にエクステンション領域となる不純物層24nを形成する。
次いで、ゲート電極14n、オフセットサイドウォール絶縁膜38、及びフォトレジスト膜54をマスクとしてボロン(B)等のP型不純物をイオン注入し、不純物層24n下にポケット領域56pを形成する(図21(b))。
不純物層24n及びポケット領域56pを形成した後、マスクとして用いたフォトレジスト膜54を除去する。
次いで、フォトリソグラフィにより、P型MISFET領域48を露出し、他の領域を覆うフォトレジスト膜58を形成する。
次いで、ゲート電極14p、オフセットサイドウォール絶縁膜38、及びフォトレジスト膜58をマスクとしてB、弗化ボロン(BF2)等のP型不純物をイオン注入し、ゲート電極14pの両側のシリコン基板10内にエクステンション領域となる不純物層24pを形成する。
次いで、ゲート電極14p、オフセットサイドウォール絶縁膜38、及びフォトレジスト膜58をマスクとしてAs等のN型不純物をイオン注入し、不純物層24p下にポケット領域56nを形成する(図22(a))。
不純物層24p及びポケット領域56nを形成した後、マスクとして用いたフォトレジスト膜58を除去する。
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜と例えば膜厚30nmのシリコン窒化膜とを堆積してエッチバックし、ゲート電極14n、14pの側壁部分にシリコン酸化膜及びシリコン窒化膜よりなるサイドウォール絶縁膜30を形成する(図22(b))。
次いで、フォトリソグラフィにより、N型MISFET領域46を露出し、他の領域を覆うフォトレジスト膜60を形成する。
次いで、ゲート電極14n、オフセットサイドウォール絶縁膜38、サイドウォール絶縁膜30、及びフォトレジスト膜60をマスクとしてP、As等のN型不純物をイオン注入し、ゲート電極14nの両側のシリコン基板10内に不純物層32nを形成する(図23(a))。
不純物層32を形成した後、マスクとして用いたフォトレジスト膜60を除去する。
次いで、フォトリソグラフィにより、P型MISFET領域48を露出し、他の領域を覆うフォトレジスト膜62を形成する。
次いで、ゲート電極14p、オフセットサイドウォール絶縁膜38、サイドウォール絶縁膜30、及びフォトレジスト膜62をマスクとしてB、BF2等のP型不純物をイオン注入し、ゲート電極14pの両側のシリコン基板10内に不純物層32pを形成する(図23(b))。
次いで、全面に、例えばCVD法により、例えば膜厚50nmのシリコン酸化膜を堆積してエッチバックし、ゲート電極14n、14pの側壁部分にシリコン酸化膜よりなるサイドウォール絶縁膜64を形成する(図24(a))。
次いで、フォトリソグラフィにより、N型MISFET領域46を露出し、他の領域を覆うフォトレジスト膜66を形成する。
次いで、ゲート電極14n、オフセットサイドウォール絶縁膜38、サイドウォール絶縁膜30、64、及びフォトレジスト膜66をマスクとしてP、As等のN型不純物をイオン注入し、ゲート電極14nの両側のシリコン基板10内に不純物層68nを形成する(図24(b))。
不純物層68nを形成した後、マスクとして用いたフォトレジスト膜66を除去する。
次いで、フォトリソグラフィにより、P型MISFET領域48を露出し、他の領域を覆うフォトレジスト膜70を形成する。
次いで、ゲート電極14p、オフセットサイドウォール絶縁膜38、サイドウォール絶縁膜30、64、及びフォトレジスト膜70をマスクとしてB、BF2等のP型不純物をイオン注入し、ゲート電極14pの両側のシリコン基板10内に不純物層68pを形成する(図25(a))。
不純物層68pを形成した後、マスクとして用いたフォトレジスト膜70を除去する。
次いで、例えば1000℃、10秒間の熱処理を行うことにより、不純物層24n、24p、32n、32p、68n、68p及びポケット領域56p、56nに導入された不純物を活性化する。こうして、ゲート電極14nの両側のシリコン基板10内に、不純物層24n、32n、68nにより構成されるソース/ドレイン領域34nが形成される。また、ゲート電極14pの両側のシリコン基板10内に、不純物層24p、32p、68pにより構成されるソース/ドレイン領域34pが形成される(図25(b))。
次いで、サリサイドプロセスにより、ゲート電極14n、14p上及びソース/ドレイン領域34n、34p上に、コバルトシリサイド膜よりなる金属シリサイド膜72を形成する(図26)。コバルトシリサイド膜の代わりに、金属シリサイド膜72としてニッケルシリサイド膜を形成してもよい。
このように、本実施形態によれば、ゲート電極14n、14pを形成した後、シリコン基板10上及びゲート電極14n、14p上にシリコン基板10及びゲート電極14n、14pを覆うように引張応力膜22を形成し、その後に熱処理を行ってからオフセットサイドウォール絶縁膜38を形成するので、ゲート電極14n、14p周辺のシリコン基板10の基板掘れを低減することができる。これにより、ソース/ドレイン領域34n、34pのエクステンション領域を構成する不純物層24n、24pの接合位置を浅くすることができる。したがって、本実施形態によれば、N型MISFET及びP型MISFETのそれぞれにおける短チャネル効果を抑制することができ、そのロールオフ特性を向上することができる。
また、本実施形態によれば、N型MISFETについて、引張応力膜22によりチャネル領域に記憶される応力により、駆動電流を増加し、高速動作を実現することができる。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、引張応力膜22としてシリコン窒化膜を形成する場合について説明したが、引張応力膜22はこれに限定されるものではない。引張応力膜22として、シリコン窒化膜に代えて、シリコン酸化膜等の絶縁膜を形成してもよい。なお、これら引張応力膜22として形成する絶縁膜が有する引張応力は、1GPa以上であることが望ましい。
また、上記実施形態では、引張応力膜22が形成されたシリコン基板10に対して、1000℃、30秒間の熱処理を行う場合について説明したが、熱処理の条件はこれに限定されるものではない。この熱処理の条件は、引張応力膜22の種類等に応じて適宜設定することができる。引張応力膜22としてシリコン窒化膜を形成した場合には、熱処理温度は例えば600〜1100℃、熱処理時間は1秒以下の急峻な温度プロファイルであるスパイクのように短時間な処理時間から108000秒の間に設定すればよい。
また、上記実施形態では、引張応力膜22を形成した後に、引張応力膜22が形成されたシリコン基板10に対して別個独立に熱処理を行う場合について説明したが、引張応力膜22の成膜時にもシリコン基板10及び形成される引張応力膜22が成膜温度に加熱されるため、この別個独立の熱処理は必ずしも行わなくてもよい。
また、上記第1乃至第4実施形態ではサイドウォール絶縁膜18、30、サイドウォール絶縁膜36、30、サイドウォール絶縁膜38、30、サイドウォール絶縁膜42、30をそれぞれ二段階に分けて形成し、ソース/ドレイン領域34を不純物層24、32により構成する場合について説明したが、サイドウォール絶縁膜及びソース/ドレイン領域の構造はこれらに限定されるものではない。
また、上記第5実施形態ではサイドウォール絶縁膜38、30、64を三段階に分けて形成し、ソース/ドレイン領域34n、34pをそれぞれ不純物層24n、32n、68n、不純物層24p、32p、68pにより構成する場合について説明したが、サイドウォール絶縁膜及びソース/ドレイン領域の構造は、これらに限定されるものではない。
また、上記実施形態では、サイドウォール絶縁膜18、36、30、38、42、64をシリコン窒化膜又はシリコン酸化膜により構成する場合について説明したが、これらサイドウォール絶縁膜を構成する絶縁膜は、シリコン窒化膜、シリコン酸化膜に限定されるものではない。
また、上記実施形態では、オフセットサイドウォール絶縁膜18、36、38、42を形成して、ゲート電極14、14n、14pとエクステンション領域を構成する不純物層24、24n、24pとの間にオフセットを設ける場合について説明したが、これらオフセットサイドウォール絶縁膜を形成しなくてもよい。
また、上記第1乃至第4実施形態では、ソース/ドレイン領域34を形成するまでを説明したが、第5実施形態と同様に、ゲート電極14上及びソース/ドレイン領域34上に金属シリサイド膜を形成してもよい。
また、上記実施形態では、ソース/ドレイン領域34を形成するまで又は金属シリサイド膜72を形成するまでを説明したが、その後、サイドウォール絶縁膜が形成されたゲート電極14、14n、14p上に、サイドウォール絶縁膜が形成されたゲート電極14、14n、14pを覆うように所定の応力を有する応力膜を形成し、MISFETのチャネル領域に所定の応力を印加するようにしてもよい。これにより、チャネルを流れるキャリアの移動度を向上することができ、MISFETの高速動作を実現することができる。具体的には、N型MISFETの場合、サイドウォール絶縁膜が形成されたゲート電極14、14nを覆うように引張応力を有する引張応力膜を形成する。また、P型MISFETの場合、サイドウォール絶縁膜が形成されたゲート電極14、14pを覆うように圧縮応力を有する圧縮応力膜を形成する。
また、上記実施形態では、エクステンション領域を有するエクステンション構造のソース/ドレイン領域34、34n、34pを形成する場合について説明したが、ソース/ドレイン領域の構造は、これに限定されるものではない。例えば、ソース/ドレイン領域の構造をLDD構造としてもよい。
以上詳述したように、本発明の特徴をまとめると以下のようになる。
(付記1) 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板及び前記ゲート電極を覆う引張応力膜を形成する工程と、
前記引張応力膜を除去する工程と、
前記引張応力膜が除去された前記ゲート電極をマスクとして第1の不純物を前記半導体基板内に導入する工程と
を有することを特徴とする半導体装置の製造方法。
前記半導体基板及び前記ゲート電極を覆う引張応力膜を形成する工程と、
前記引張応力膜を除去する工程と、
前記引張応力膜が除去された前記ゲート電極をマスクとして第1の不純物を前記半導体基板内に導入する工程と
を有することを特徴とする半導体装置の製造方法。
(付記2) 付記1記載の半導体装置の製造方法において、
前記引張応力膜を形成する工程の後、前記引張応力膜を除去する工程の前に、前記半導体基板を熱処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記引張応力膜を形成する工程の後、前記引張応力膜を除去する工程の前に、前記半導体基板を熱処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記3) 付記1又は2記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記ゲート電極の側壁部分に第1の絶縁膜よりなる第1のサイドウォール絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記ゲート電極の側壁部分に第1の絶縁膜よりなる第1のサイドウォール絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記4) 付記3記載の半導体装置の製造方法において、
前記第1のサイドウォール絶縁膜を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に、前記第1のサイドウォール絶縁膜及び前記引張応力膜とエッチング特性が異なる第2の絶縁膜を形成する工程と、
前記引張応力膜を除去する工程の後、前記第1の不純物を前記半導体基板内に導入する工程の前に、前記第2の絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
前記第1のサイドウォール絶縁膜を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に、前記第1のサイドウォール絶縁膜及び前記引張応力膜とエッチング特性が異なる第2の絶縁膜を形成する工程と、
前記引張応力膜を除去する工程の後、前記第1の不純物を前記半導体基板内に導入する工程の前に、前記第2の絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
(付記5) 付記3記載の半導体装置の製造方法において、
前記第1のサイドウォール絶縁膜は、前記引張応力膜とエッチング特性が異なる
ことを特徴とする半導体装置の製造方法。
前記第1のサイドウォール絶縁膜は、前記引張応力膜とエッチング特性が異なる
ことを特徴とする半導体装置の製造方法。
(付記6) 付記1又は2記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に第1の絶縁膜を堆積する工程と、
前記引張応力膜を除去する工程の後、前記第1の不純物を前記半導体基板内に導入する工程の前に、前記第1の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記第1の絶縁膜よりなる第1のサイドウォール絶縁膜を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に第1の絶縁膜を堆積する工程と、
前記引張応力膜を除去する工程の後、前記第1の不純物を前記半導体基板内に導入する工程の前に、前記第1の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記第1の絶縁膜よりなる第1のサイドウォール絶縁膜を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
(付記7) 付記6記載の半導体装置の製造方法において、
前記第1の絶縁膜を堆積する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に、前記第1の絶縁膜及び前記引張応力膜とエッチング特性の異なる第2の絶縁膜を堆積する工程と、
前記引張応力膜を除去する工程の後、前記第1のサイドウォール絶縁膜を形成する工程の前に、前記第2の絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
前記第1の絶縁膜を堆積する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に、前記第1の絶縁膜及び前記引張応力膜とエッチング特性の異なる第2の絶縁膜を堆積する工程と、
前記引張応力膜を除去する工程の後、前記第1のサイドウォール絶縁膜を形成する工程の前に、前記第2の絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
(付記8) 付記6記載の半導体装置の製造方法において、
前記第1の絶縁膜は、前記引張応力膜とエッチング特性が異なる
ことを特徴とする半導体装置の製造方法。
前記第1の絶縁膜は、前記引張応力膜とエッチング特性が異なる
ことを特徴とする半導体装置の製造方法。
(付記9) 付記3乃至8のいずれか1項に記載の半導体装置の製造方法において、
前記第1のサイドウォール絶縁膜の幅は、10nm以下である
ことを特徴とする半導体装置の製造方法。
前記第1のサイドウォール絶縁膜の幅は、10nm以下である
ことを特徴とする半導体装置の製造方法。
(付記10) 付記1乃至9のいずれか1項に記載の半導体装置の製造方法において、
前記第1の不純物を前記半導体基板内に導入する工程の後、前記半導体基板上に第3の絶縁膜を堆積し、前記第3の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に第2のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記第2のサイドウォール絶縁膜をマスクとして第2の不純物を前記半導体基板内に導入する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
前記第1の不純物を前記半導体基板内に導入する工程の後、前記半導体基板上に第3の絶縁膜を堆積し、前記第3の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に第2のサイドウォール絶縁膜を形成する工程と、
前記ゲート電極及び前記第2のサイドウォール絶縁膜をマスクとして第2の不純物を前記半導体基板内に導入する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
(付記11) 付記1乃至10のいずれか1項に記載の半導体装置の製造方法において、
前記引張応力膜は、1GPa以上の引張応力を有するシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
前記引張応力膜は、1GPa以上の引張応力を有するシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
10…シリコン基板
12…ゲート絶縁膜
14、14n、14p…ゲート電極
15、41…基板掘れ
18、36、38、42…オフセットサイドウォール絶縁膜
20、40…シリコン酸化膜
22…引張応力膜
24、24n、24p…不純物層
26…シリコン酸化膜
28…シリコン窒化膜
30、64…サイドウォール絶縁膜
32、32n、32p…不純物層
34、34n、34p…ソース/ドレイン領域
44…素子分離膜
46…N型MISFET領域
48…P型MISFET領域
50…P型ウェル
52…N型ウェル
54、58、60、62、66、70…フォトレジスト膜
56p、56n…ポケット領域
68n、68p…不純物層
72…金属シリサイド膜
12…ゲート絶縁膜
14、14n、14p…ゲート電極
15、41…基板掘れ
18、36、38、42…オフセットサイドウォール絶縁膜
20、40…シリコン酸化膜
22…引張応力膜
24、24n、24p…不純物層
26…シリコン酸化膜
28…シリコン窒化膜
30、64…サイドウォール絶縁膜
32、32n、32p…不純物層
34、34n、34p…ソース/ドレイン領域
44…素子分離膜
46…N型MISFET領域
48…P型MISFET領域
50…P型ウェル
52…N型ウェル
54、58、60、62、66、70…フォトレジスト膜
56p、56n…ポケット領域
68n、68p…不純物層
72…金属シリサイド膜
Claims (5)
- 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板及び前記ゲート電極を覆う引張応力膜を形成する工程と、
前記引張応力膜を除去する工程と、
前記引張応力膜が除去された前記ゲート電極をマスクとして第1の不純物を前記半導体基板内に導入する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記引張応力膜を形成する工程の後、前記引張応力膜を除去する工程の前に、前記半導体基板を熱処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記ゲート電極の側壁部分に第1の絶縁膜よりなる第1のサイドウォール絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記第1のサイドウォール絶縁膜を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に、前記第1のサイドウォール絶縁膜及び前記引張応力膜とエッチング特性が異なる第2の絶縁膜を形成する工程と、
前記引張応力膜を除去する工程の後、前記第1の不純物を前記半導体基板内に導入する工程の前に、前記第2の絶縁膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記引張応力膜を形成する工程の前に、前記半導体基板上に第1の絶縁膜を堆積する工程と、
前記引張応力膜を除去する工程の後、前記第1の不純物を前記半導体基板内に導入する工程の前に、前記第1の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁部分に前記第1の絶縁膜よりなる第1のサイドウォール絶縁膜を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007281698A JP2009111145A (ja) | 2007-10-30 | 2007-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007281698A JP2009111145A (ja) | 2007-10-30 | 2007-10-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009111145A true JP2009111145A (ja) | 2009-05-21 |
Family
ID=40779319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007281698A Withdrawn JP2009111145A (ja) | 2007-10-30 | 2007-10-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009111145A (ja) |
-
2007
- 2007-10-30 JP JP2007281698A patent/JP2009111145A/ja not_active Withdrawn
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A621 | Written request for application examination |
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A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20101208 |