JPH1174522A - 絶縁体上にソースとドレインと共にプレーナー型ｆｅｔを形成する方法および装置 - Google Patents
絶縁体上にソースとドレインと共にプレーナー型ｆｅｔを形成する方法および装置Info
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- JPH1174522A JPH1174522A JP9370073A JP37007397A JPH1174522A JP H1174522 A JPH1174522 A JP H1174522A JP 9370073 A JP9370073 A JP 9370073A JP 37007397 A JP37007397 A JP 37007397A JP H1174522 A JPH1174522 A JP H1174522A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 絶縁体上にソースおよびドレインを有する電
界効果トランジスタの製造方法を提供する。 【解決手段】 本方法は、半導体母体１０の外表面に第
１のボイド領域１１を形成する工程、および第１のボイ
ド領域から半導体母体１０の一部分によって分離された
第２のボイド領域１１を半導体母体１０の外表面に形成
する工程を含む。本方法は、更に、第１のボイド領域中
へ誘電材料を堆積して第１の絶縁領域１６を形成する工
程、および第２のボイド領域中へ誘電材料を堆積して第
２の絶縁領域１６を形成する工程、更には、第１および
第２の絶縁領域を平坦化してプレーナーな表面１７を定
義する工程、また、第１の絶縁領域を覆って導電性ソー
ス領域３４を形成する工程、第２の絶縁領域を覆って導
電性ドレイン領域３６を形成する工程、および導電性ソ
ース領域および導電性ドレイン領域から間隔をおいて、
プレーナーな表面上へ導電性ゲート母体を形成する工程
を含む。
界効果トランジスタの製造方法を提供する。 【解決手段】 本方法は、半導体母体１０の外表面に第
１のボイド領域１１を形成する工程、および第１のボイ
ド領域から半導体母体１０の一部分によって分離された
第２のボイド領域１１を半導体母体１０の外表面に形成
する工程を含む。本方法は、更に、第１のボイド領域中
へ誘電材料を堆積して第１の絶縁領域１６を形成する工
程、および第２のボイド領域中へ誘電材料を堆積して第
２の絶縁領域１６を形成する工程、更には、第１および
第２の絶縁領域を平坦化してプレーナーな表面１７を定
義する工程、また、第１の絶縁領域を覆って導電性ソー
ス領域３４を形成する工程、第２の絶縁領域を覆って導
電性ドレイン領域３６を形成する工程、および導電性ソ
ース領域および導電性ドレイン領域から間隔をおいて、
プレーナーな表面上へ導電性ゲート母体を形成する工程
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に電子デバイ
ス分野に関するものであって、更に詳細には絶縁体上に
ソースおよびドレインを有するプレーナー型電界効果ト
ランジスタの製造方法と、それによって作製されるデバ
イスとに関する。
ス分野に関するものであって、更に詳細には絶縁体上に
ソースおよびドレインを有するプレーナー型電界効果ト
ランジスタの製造方法と、それによって作製されるデバ
イスとに関する。
【０００２】
【従来の技術】電界効果トランジスタはドープされたソ
ースおよびドレイン領域を含む。これらのドープされた
ソースおよびドレイン領域は、従来から、半導体材料の
基板上に形成されている。そのようなデバイスでは、ソ
ースおよびドレインと基板との間に接合のために、寄生
的なソース／ドレイン接合容量が生ずる。接合容量は、
電流を流す前にそれらを充電しなければならないことか
ら、電界効果トランジスタの動作速度を低下させるので
好ましくない。
ースおよびドレイン領域を含む。これらのドープされた
ソースおよびドレイン領域は、従来から、半導体材料の
基板上に形成されている。そのようなデバイスでは、ソ
ースおよびドレインと基板との間に接合のために、寄生
的なソース／ドレイン接合容量が生ずる。接合容量は、
電流を流す前にそれらを充電しなければならないことか
ら、電界効果トランジスタの動作速度を低下させるので
好ましくない。
【０００３】
【発明が解決しようとする課題】ソースおよびドレイン
と基板との間の接合のために生ずる、電界効果トランジ
スタの接合容量を減ずるために、これまで、ソースと基
板との間に酸化物領域を設け、ドレインと基板との間に
別の酸化物を設ける試みがなされてきた。そのような努
力の中で、ゲート長とほとんど同じチャンネル長を有す
る電界効果トランジスタが作製された。そのような方法
を用いた結果、酸化物領域を追加したことでチャンネル
付近に非プレーナーなゲート酸化物が形成されることに
なった。非プレーナーなゲート酸化物は不利である。例
えば、非プレーナーなゲート酸化物を備えて形成される
デバイスは、ゲート酸化物の完全性の問題に悩まされる
ことになろう。
と基板との間の接合のために生ずる、電界効果トランジ
スタの接合容量を減ずるために、これまで、ソースと基
板との間に酸化物領域を設け、ドレインと基板との間に
別の酸化物を設ける試みがなされてきた。そのような努
力の中で、ゲート長とほとんど同じチャンネル長を有す
る電界効果トランジスタが作製された。そのような方法
を用いた結果、酸化物領域を追加したことでチャンネル
付近に非プレーナーなゲート酸化物が形成されることに
なった。非プレーナーなゲート酸化物は不利である。例
えば、非プレーナーなゲート酸化物を備えて形成される
デバイスは、ゲート酸化物の完全性の問題に悩まされる
ことになろう。
【０００４】別のやり方においては、ソースおよびドレ
インを酸化物領域の上に有する電界効果トランジスタが
作製され、そこでは、それら酸化物領域間の最小距離は
ゲート長より大きいかあるいははるかに大きくなってい
る。そのような方法では、酸化物領域は、ソースおよび
ドレイン領域を基板から完全に分離することができない
であろう。従って、それらのデバイスに付随する接合容
量は、バルクのＣＭＯＳデバイスと比べて、わずかに勝
る程度にしかすぎない。更に、酸化物領域はソースおよ
びドレインの深さを制限しない。このため、短チャンネ
ル効果は、バルクのＣＭＯＳデバイスに付随するものと
同程度となる。
インを酸化物領域の上に有する電界効果トランジスタが
作製され、そこでは、それら酸化物領域間の最小距離は
ゲート長より大きいかあるいははるかに大きくなってい
る。そのような方法では、酸化物領域は、ソースおよび
ドレイン領域を基板から完全に分離することができない
であろう。従って、それらのデバイスに付随する接合容
量は、バルクのＣＭＯＳデバイスと比べて、わずかに勝
る程度にしかすぎない。更に、酸化物領域はソースおよ
びドレインの深さを制限しない。このため、短チャンネ
ル効果は、バルクのＣＭＯＳデバイスに付随するものと
同程度となる。
【０００５】
【課題を解決するための手段】従って、接合容量を減ず
るために、絶縁体上にソースおよびドレインを有する電
界効果トランジスタが必要となる。本発明の教えるとこ
ろに従えば、従来のシステムおよびプロセス方法に付随
する不利な点を克服する、絶縁体上にソースおよびドレ
インを備えた電界効果トランジスタを形成する方法およ
びそれによって形成される装置が提供される。
るために、絶縁体上にソースおよびドレインを有する電
界効果トランジスタが必要となる。本発明の教えるとこ
ろに従えば、従来のシステムおよびプロセス方法に付随
する不利な点を克服する、絶縁体上にソースおよびドレ
インを備えた電界効果トランジスタを形成する方法およ
びそれによって形成される装置が提供される。
【０００６】本発明の１つの態様に従えば、トランジス
タ製造方法は、半導体母体の外表面に第１のボイド領域
を形成する工程および半導体母体の外表面に第２のボイ
ド領域を形成する工程を含む。前記第１のボイド領域
は、前記第２のボイド領域から前記半導体母体の一部分
によって分離されている。本方法は、更に、前記第１の
ボイド領域中へ誘電体材料を堆積させて第１の絶縁領域
を形成する工程、および前記第２のボイド領域中へ誘電
体材料を堆積させて第２の絶縁領域を形成する工程を含
む。本方法は、更に、前記第１および第２の絶縁領域を
平坦化してプレーナーな表面を定義する工程を含む。本
方法は、また、前記第１の絶縁領域を覆って導電性のソ
ース領域を形成する工程、前記第２の絶縁領域を覆って
導電性のドレイン領域を形成する工程、および前記プレ
ーナーな表面を覆い、前記導電性ソース領域および前記
導電性ドレイン領域から間隔をおいて、導電性ゲート母
体を形成する工程を含む。
タ製造方法は、半導体母体の外表面に第１のボイド領域
を形成する工程および半導体母体の外表面に第２のボイ
ド領域を形成する工程を含む。前記第１のボイド領域
は、前記第２のボイド領域から前記半導体母体の一部分
によって分離されている。本方法は、更に、前記第１の
ボイド領域中へ誘電体材料を堆積させて第１の絶縁領域
を形成する工程、および前記第２のボイド領域中へ誘電
体材料を堆積させて第２の絶縁領域を形成する工程を含
む。本方法は、更に、前記第１および第２の絶縁領域を
平坦化してプレーナーな表面を定義する工程を含む。本
方法は、また、前記第１の絶縁領域を覆って導電性のソ
ース領域を形成する工程、前記第２の絶縁領域を覆って
導電性のドレイン領域を形成する工程、および前記プレ
ーナーな表面を覆い、前記導電性ソース領域および前記
導電性ドレイン領域から間隔をおいて、導電性ゲート母
体を形成する工程を含む。
【０００７】本発明の別の実施例に従えば、基板を有す
る電界効果トランジスタデバイスが提供される。本トラ
ンジスタは、導電性ゲート母体と、前記導電性ゲート母
体に隣接するプレーナーな外表面およびプレーナーな内
表面を有するゲート絶縁体層を含む。本トランジスタ
は、更に、前記基板上に形成された第１および第２の絶
縁領域を含む。本トランジスタはまた、前記第２の絶縁
領域上に形成された導電性ドレイン領域、および前記導
電性ドレイン領域と対向するように前記導電性ゲート母
体から間隔をおいて前記第１の絶縁領域上に形成された
導電性ソース領域を含む。前記導電性ドレイン領域およ
び導電性ソース領域は前記プレーナーな内表面の一部を
定義する。
る電界効果トランジスタデバイスが提供される。本トラ
ンジスタは、導電性ゲート母体と、前記導電性ゲート母
体に隣接するプレーナーな外表面およびプレーナーな内
表面を有するゲート絶縁体層を含む。本トランジスタ
は、更に、前記基板上に形成された第１および第２の絶
縁領域を含む。本トランジスタはまた、前記第２の絶縁
領域上に形成された導電性ドレイン領域、および前記導
電性ドレイン領域と対向するように前記導電性ゲート母
体から間隔をおいて前記第１の絶縁領域上に形成された
導電性ソース領域を含む。前記導電性ドレイン領域およ
び導電性ソース領域は前記プレーナーな内表面の一部を
定義する。
【０００８】本発明はいくつかの技術的特徴を提供す
る。例えば、本発明は、ソース・基板接合およびドレイ
ン・基板接合に付随する接合容量を低減した電界効果ト
ランジスタを提供する。従って、そのような電界効果ト
ランジスタを組み込んだデバイスは、より高速な動作が
できる。更に、ソースと基板の間、およびドレインと基
板の間に絶縁領域を設けることによって、ソースおよび
ドレインの深さが制限され、そのため短チャンネル効果
防止の助けとなる。更に、従来の電界効果トランジスタ
と違って、本発明に従う電界効果トランジスタの容量
は、設計上の制約に縛られるのではなく、ソースおよび
ドレイン下の絶縁領域の厚さを変化させることで、設計
パラメータに基づいて自由に調整することができる。
る。例えば、本発明は、ソース・基板接合およびドレイ
ン・基板接合に付随する接合容量を低減した電界効果ト
ランジスタを提供する。従って、そのような電界効果ト
ランジスタを組み込んだデバイスは、より高速な動作が
できる。更に、ソースと基板の間、およびドレインと基
板の間に絶縁領域を設けることによって、ソースおよび
ドレインの深さが制限され、そのため短チャンネル効果
防止の助けとなる。更に、従来の電界効果トランジスタ
と違って、本発明に従う電界効果トランジスタの容量
は、設計上の制約に縛られるのではなく、ソースおよび
ドレイン下の絶縁領域の厚さを変化させることで、設計
パラメータに基づいて自由に調整することができる。
【０００９】本発明のより完全な理解は、添付図面を参
照することによって得られよう。図面には、同様な構造
を指すために同じ参照符号が用いられている。
照することによって得られよう。図面には、同様な構造
を指すために同じ参照符号が用いられている。
【００１０】
【発明の実施の形態】図１Ａないし図１Ｊは、絶縁体上
にソースおよびドレインを有する電界効果トランジスタ
を構築するためのプレーナーな表面を構築するために用
いることのできる逐次的なプロセス工程を示している。
図１Ａを参照すると、基板１０は、ホウ素のような、ｐ
＋基板を形成するために十分なｐ形イオンをドープされ
ている。図１Ａないし図１Ｊに示される本発明の実施例
は、ｐ＋基板上に形成されるものとして説明する。しか
し、本発明に従って形成されるトランジスタは、ｎ＋基
板となるようにｎ形イオンをドープされた基板上にも形
成できることを理解されるべきである。基板１０の外表
面上に、薄いパッド酸化物層１２が堆積される。パッド
酸化物層１２は、後で形成される窒化物マスク領域１４
から基板１０を絶縁できる適当な材料の層で置き換える
こともできる。パッド酸化物層１２は約１００−２００
Åの厚さでよいが、その他適当な厚さのパッド酸化物層
を使用することもできる。パッド酸化物層１２の外表面
上には、窒化物層またはその他のマスク材料の層が堆積
され、従来のフォトリソグラフィ技術を用いてパターニ
ングおよびエッチングされて、窒化物マスク領域１４が
形成される。窒化物マスク領域１４は、基板１０の部分
を覆うマスクとなって、基板１０上への不必要な酸化物
の成長を防止する。
にソースおよびドレインを有する電界効果トランジスタ
を構築するためのプレーナーな表面を構築するために用
いることのできる逐次的なプロセス工程を示している。
図１Ａを参照すると、基板１０は、ホウ素のような、ｐ
＋基板を形成するために十分なｐ形イオンをドープされ
ている。図１Ａないし図１Ｊに示される本発明の実施例
は、ｐ＋基板上に形成されるものとして説明する。しか
し、本発明に従って形成されるトランジスタは、ｎ＋基
板となるようにｎ形イオンをドープされた基板上にも形
成できることを理解されるべきである。基板１０の外表
面上に、薄いパッド酸化物層１２が堆積される。パッド
酸化物層１２は、後で形成される窒化物マスク領域１４
から基板１０を絶縁できる適当な材料の層で置き換える
こともできる。パッド酸化物層１２は約１００−２００
Åの厚さでよいが、その他適当な厚さのパッド酸化物層
を使用することもできる。パッド酸化物層１２の外表面
上には、窒化物層またはその他のマスク材料の層が堆積
され、従来のフォトリソグラフィ技術を用いてパターニ
ングおよびエッチングされて、窒化物マスク領域１４が
形成される。窒化物マスク領域１４は、基板１０の部分
を覆うマスクとなって、基板１０上への不必要な酸化物
の成長を防止する。
【００１１】図１Ｂを参照すると、パッド酸化物１２お
よび基板１０の領域が浅いトレンチエッチによってエッ
チされ、ボイド領域１１が形成される。ボイド領域１１
は、後に酸化物や窒化物などの適当な誘電材料で以て充
填されよう。次に、誘電体材料を覆うように、ソースお
よびドレインが形成されて、絶縁体上にソースおよびド
レインを有する電界効果トランジスタが提供される。
よび基板１０の領域が浅いトレンチエッチによってエッ
チされ、ボイド領域１１が形成される。ボイド領域１１
は、後に酸化物や窒化物などの適当な誘電材料で以て充
填されよう。次に、誘電体材料を覆うように、ソースお
よびドレインが形成されて、絶縁体上にソースおよびド
レインを有する電界効果トランジスタが提供される。
【００１２】図１Ｃは、電界効果トランジスタ形成中
の、いくつかの付加的なプロセス工程の後の中間的な構
造を示している。酸化物層１５が基板１０を覆って熱成
長される。一実施例では、層１５は、約１００−４００
Åの厚さに成長されるが、その他適当な厚さであっても
よい。層１５および窒化物領域１４を覆って誘電体が堆
積されて、ボイド領域１１が充填され、絶縁領域１６が
形成される。絶縁領域１６は、例えば、酸化物のような
誘電材料を低圧またはプラズマＣＶＤ（化学的蒸着法）
を用いて堆積させることで形成できる。層１５は表面を
提供し、その上に絶縁領域１６を形成するための誘電体
の堆積が行われる。層１５の１つの目的は、絶縁領域１
６に堆積される材料から基板１０を分離することであ
る。絶縁領域１６は、後に形成される電界効果トランジ
スタのソースおよびドレイン領域と基板１０との間に絶
縁領域を提供する。絶縁領域１６は約０．５−０．９μ
ｍの厚さに形成されようが、その他適当な厚さを用いて
もよい。絶縁領域１６は、酸化物を含む多様な誘電材料
から形成することができる。
の、いくつかの付加的なプロセス工程の後の中間的な構
造を示している。酸化物層１５が基板１０を覆って熱成
長される。一実施例では、層１５は、約１００−４００
Åの厚さに成長されるが、その他適当な厚さであっても
よい。層１５および窒化物領域１４を覆って誘電体が堆
積されて、ボイド領域１１が充填され、絶縁領域１６が
形成される。絶縁領域１６は、例えば、酸化物のような
誘電材料を低圧またはプラズマＣＶＤ（化学的蒸着法）
を用いて堆積させることで形成できる。層１５は表面を
提供し、その上に絶縁領域１６を形成するための誘電体
の堆積が行われる。層１５の１つの目的は、絶縁領域１
６に堆積される材料から基板１０を分離することであ
る。絶縁領域１６は、後に形成される電界効果トランジ
スタのソースおよびドレイン領域と基板１０との間に絶
縁領域を提供する。絶縁領域１６は約０．５−０．９μ
ｍの厚さに形成されようが、その他適当な厚さを用いて
もよい。絶縁領域１６は、酸化物を含む多様な誘電材料
から形成することができる。
【００１３】図１Ｄを参照すると、絶縁領域１６および
窒化物領域１４に対して平坦化工程が実施されて、絶縁
領域１６および窒化物領域１４で定義されるプレーナー
な表面が得られている。平坦化は、化学・機械研磨（Ｃ
ＭＰ）を含むことができるが、プラズマ源を使用したエ
ッチバック処理のような、その他の平坦化技術を用いて
プレーナーな外表面を提供することもできる。平坦化の
後で、窒化物領域１４が剥離され、パッド酸化物層１２
および絶縁領域１６の一部が酸化物デグレーズ（ｄｅｇ
ｌａｚｅ）によって除去され、プレーナーな外表面１７
が提供される。あるいは、平坦化処理は、窒化物領域１
４およびパッド酸化粒領域１２が除去されるような深さ
に平坦化を行って、プレーナーな外表面１７を得るよう
にしてもよい。プレーナーな外表面１７がプレーナーな
表面を提供し、酸化物上にソースおよびドレインを有す
る電界効果トランジスタがその上に形成される。平坦化
工程は、その上にソースおよびドレインが形成される絶
縁領域１６の所望の部分のみを残すように、また、２つ
の絶縁領域１６間に所望の最小距離１８を提供するよう
に調整することができる（図１Ｅ）。一実施例では、絶
縁領域１６間の最小距離１９は約０．１−０．２μｍで
あるが、電界効果トランジスタに使用するのに適したそ
の他のチャンネル長を用いることもできる。プレーナー
な外表面１７は、プレーナーな表面上へのゲート酸化物
の形成を許容し、そのことによって非プレーナーなゲー
ト酸化物に付随する問題は解消する。更に、プレーナー
な外表面１７が表面を提供し、その上に絶縁領域１６間
の最小距離１９とほぼ同じゲート長を有する電界効果ト
ランジスタが形成できる。従って、ソースおよびドレイ
ンは基板から効果的に分離できて、接合容量は、酸化物
領域間の最小距離がゲート長よりも大きいかあるいはは
るかに大きいような酸化物上にソース／ドレインを有す
るデバイスに付随する接合容量の場合よりも大幅な低減
化が図れる。
窒化物領域１４に対して平坦化工程が実施されて、絶縁
領域１６および窒化物領域１４で定義されるプレーナー
な表面が得られている。平坦化は、化学・機械研磨（Ｃ
ＭＰ）を含むことができるが、プラズマ源を使用したエ
ッチバック処理のような、その他の平坦化技術を用いて
プレーナーな外表面を提供することもできる。平坦化の
後で、窒化物領域１４が剥離され、パッド酸化物層１２
および絶縁領域１６の一部が酸化物デグレーズ（ｄｅｇ
ｌａｚｅ）によって除去され、プレーナーな外表面１７
が提供される。あるいは、平坦化処理は、窒化物領域１
４およびパッド酸化粒領域１２が除去されるような深さ
に平坦化を行って、プレーナーな外表面１７を得るよう
にしてもよい。プレーナーな外表面１７がプレーナーな
表面を提供し、酸化物上にソースおよびドレインを有す
る電界効果トランジスタがその上に形成される。平坦化
工程は、その上にソースおよびドレインが形成される絶
縁領域１６の所望の部分のみを残すように、また、２つ
の絶縁領域１６間に所望の最小距離１８を提供するよう
に調整することができる（図１Ｅ）。一実施例では、絶
縁領域１６間の最小距離１９は約０．１−０．２μｍで
あるが、電界効果トランジスタに使用するのに適したそ
の他のチャンネル長を用いることもできる。プレーナー
な外表面１７は、プレーナーな表面上へのゲート酸化物
の形成を許容し、そのことによって非プレーナーなゲー
ト酸化物に付随する問題は解消する。更に、プレーナー
な外表面１７が表面を提供し、その上に絶縁領域１６間
の最小距離１９とほぼ同じゲート長を有する電界効果ト
ランジスタが形成できる。従って、ソースおよびドレイ
ンは基板から効果的に分離できて、接合容量は、酸化物
領域間の最小距離がゲート長よりも大きいかあるいはは
るかに大きいような酸化物上にソース／ドレインを有す
るデバイスに付随する接合容量の場合よりも大幅な低減
化が図れる。
【００１４】以下に述べる工程に従えば、酸化物上にソ
ースおよびドレインを有する電界効果トランジスタを、
プレーナーなゲート酸化物を有し、より低い接合容量を
有するプレーナーな外表面１７上に形成できるため、そ
のトランジスタのスイッチング速度は増大し、また非プ
レーナーなゲート酸化物に付随するゲート酸化物の完全
性の問題で悩むことがなくなる。図１Ｅを参照すると、
非選択的なエピタキシャル成長プロセスによって、基板
１０の外表面上へｐ形半導体材料のエピタキシャル領域
１８が成長される。同時に、図１Ｅに示されるように、
絶縁領域１６の外表面上にはポリシリコン領域２１およ
び２３が成長される。非選択的なエピタキシャル成長プ
ロセスは、基板１０を覆ってエピタキシャルシリコンを
形成し、また絶縁領域１６を覆ってポリシリコンを形成
することになろう。エピタキシャル領域１８と、ポリシ
リコン領域２１および２３の厚さの一例は約３００−１
５００Åであるが、その他の厚さとすることもできる。
ースおよびドレインを有する電界効果トランジスタを、
プレーナーなゲート酸化物を有し、より低い接合容量を
有するプレーナーな外表面１７上に形成できるため、そ
のトランジスタのスイッチング速度は増大し、また非プ
レーナーなゲート酸化物に付随するゲート酸化物の完全
性の問題で悩むことがなくなる。図１Ｅを参照すると、
非選択的なエピタキシャル成長プロセスによって、基板
１０の外表面上へｐ形半導体材料のエピタキシャル領域
１８が成長される。同時に、図１Ｅに示されるように、
絶縁領域１６の外表面上にはポリシリコン領域２１およ
び２３が成長される。非選択的なエピタキシャル成長プ
ロセスは、基板１０を覆ってエピタキシャルシリコンを
形成し、また絶縁領域１６を覆ってポリシリコンを形成
することになろう。エピタキシャル領域１８と、ポリシ
リコン領域２１および２３の厚さの一例は約３００−１
５００Åであるが、その他の厚さとすることもできる。
【００１５】本発明に従う電界効果トランジスタのソー
スおよびドレインは、それぞれポリシリコン領域２１お
よび２３中に形成できよう。本発明に従う電界効果トラ
ンジスタのチャンネルは、エピタキシャル領域１８中に
形成できよう。チャンネルは単結晶シリコン中にできる
ので、チャンネルに多結晶シリコンを使用することによ
るキャリア移動度の低下は回避できる。
スおよびドレインは、それぞれポリシリコン領域２１お
よび２３中に形成できよう。本発明に従う電界効果トラ
ンジスタのチャンネルは、エピタキシャル領域１８中に
形成できよう。チャンネルは単結晶シリコン中にできる
ので、チャンネルに多結晶シリコンを使用することによ
るキャリア移動度の低下は回避できる。
【００１６】本発明に従う電界効果トランジスタの形成
のための活性領域２７を定義する一方法について、図１
Ｆおよび図１Ｇを参照しながら説明しよう。しかし、こ
れ以外の活性領域の定義方法を採用することもでき、そ
の中には後で図２Ａないし図２Ｅに関連して説明する方
法も含まれる。エピタキシャル領域１８の外表面上に酸
化物層２０が堆積される。酸化物層２０は、エピタキシ
ャル領域１８と、ポリシリコン領域２１および２３と
を、後で形成される窒化物マスク領域２２から分離す
る。酸化物層２０は、別の適当な絶縁材料の層で以て置
き換えることもできる。層２０の外表面上には、窒化物
層が堆積されて、従来のフォトリソグラフィ技術を用い
てパターニングおよびエッチングされて、窒化物マスク
領域２２が形成される。酸化物層２０はまた、窒化物層
のエッチング中にもエッチされる。窒化物マスク領域２
２は、エピタキシャル領域１８の部分と、ポリシリコン
領域２１および２３の部分とを覆うマスクを提供して、
エピタキシャル領域１８上と、ポリシリコン領域２１お
よび２３の部分上とに不必要な酸化物が成長するのを防
止する。次に、シリコンの局部酸化（ＬＯＣＯＳ）プロ
セスによって、絶縁領域１６を覆ってフィールド酸化物
領域４６が形成されて、図１Ｈに示されるように、結果
のトランジスタを隣接する半導体デバイスから分離し、
またトランジスタのための活性領域２７が定義される。
次に、図１Ｈに示されるように、窒化物領域２２および
パッド酸化物層２０が剥離される。活性領域２７は、結
果のトランジスタが形成されるエリアを定義する。
のための活性領域２７を定義する一方法について、図１
Ｆおよび図１Ｇを参照しながら説明しよう。しかし、こ
れ以外の活性領域の定義方法を採用することもでき、そ
の中には後で図２Ａないし図２Ｅに関連して説明する方
法も含まれる。エピタキシャル領域１８の外表面上に酸
化物層２０が堆積される。酸化物層２０は、エピタキシ
ャル領域１８と、ポリシリコン領域２１および２３と
を、後で形成される窒化物マスク領域２２から分離す
る。酸化物層２０は、別の適当な絶縁材料の層で以て置
き換えることもできる。層２０の外表面上には、窒化物
層が堆積されて、従来のフォトリソグラフィ技術を用い
てパターニングおよびエッチングされて、窒化物マスク
領域２２が形成される。酸化物層２０はまた、窒化物層
のエッチング中にもエッチされる。窒化物マスク領域２
２は、エピタキシャル領域１８の部分と、ポリシリコン
領域２１および２３の部分とを覆うマスクを提供して、
エピタキシャル領域１８上と、ポリシリコン領域２１お
よび２３の部分上とに不必要な酸化物が成長するのを防
止する。次に、シリコンの局部酸化（ＬＯＣＯＳ）プロ
セスによって、絶縁領域１６を覆ってフィールド酸化物
領域４６が形成されて、図１Ｈに示されるように、結果
のトランジスタを隣接する半導体デバイスから分離し、
またトランジスタのための活性領域２７が定義される。
次に、図１Ｈに示されるように、窒化物領域２２および
パッド酸化物層２０が剥離される。活性領域２７は、結
果のトランジスタが形成されるエリアを定義する。
【００１７】図１Ｉは、活性領域２７中へトランジスタ
を形成することに付随するいくつかのプロセス工程と、
結果の構造とを示している。図１Ｉを参照すると、エピ
タキシャル領域１８と、ポリシリコン領域２１および２
３との外表面上へゲート酸化物層３２が成長される。一
実施例では、ゲート酸化物３２は約２５−１００Åの厚
さに成長されるが、その他の厚さのゲート酸化物３２を
使用することもできる。次に、ポリシリコン層が堆積さ
れ、従来のフォトリソグラフィ技術を用いてパターニン
グおよびエッチングされて、ポリシリコンのゲート母体
２４が形成される。一実施例では、ポリシリコンゲート
母体２４は、絶縁領域１６間の最小距離１９にほぼ等し
いか、それよりも長いゲート長２９を有するが、ゲート
長２９が絶縁領域１６間の最小距離１９よりも短くても
構わない。次に、ポリシリコンゲート母体２４に隣接し
て側壁２６および２８が形成される。ポリシリコンゲー
ト母体２４は、例えば、低圧またはプラズマＣＶＤ（化
学的蒸着法）を用いて、酸化物や窒化物のような絶縁材
料を堆積させることによって形成することができる。次
に、絶縁材料は、ゲート酸化物３２の所望の部分が露出
するまで、異方性エッチされる。次に、ゲート酸化物３
２を通して、ポリシリコン領域２１および２３中へ自己
整合的にイオン打ち込みを行って、図１Ｊに示されるよ
うに、ソース領域３４およびドレイン領域３６が形成さ
れる。ソース領域３４、ドレイン領域３６、およびエピ
タキシャル領域３７がプレーナーな外表面３９を定義す
る。後続のプロセス工程には、例えば、ソース、ドレイ
ン、およびゲートのコンタクト形成（明示的には示され
ていない）が含まれよう。
を形成することに付随するいくつかのプロセス工程と、
結果の構造とを示している。図１Ｉを参照すると、エピ
タキシャル領域１８と、ポリシリコン領域２１および２
３との外表面上へゲート酸化物層３２が成長される。一
実施例では、ゲート酸化物３２は約２５−１００Åの厚
さに成長されるが、その他の厚さのゲート酸化物３２を
使用することもできる。次に、ポリシリコン層が堆積さ
れ、従来のフォトリソグラフィ技術を用いてパターニン
グおよびエッチングされて、ポリシリコンのゲート母体
２４が形成される。一実施例では、ポリシリコンゲート
母体２４は、絶縁領域１６間の最小距離１９にほぼ等し
いか、それよりも長いゲート長２９を有するが、ゲート
長２９が絶縁領域１６間の最小距離１９よりも短くても
構わない。次に、ポリシリコンゲート母体２４に隣接し
て側壁２６および２８が形成される。ポリシリコンゲー
ト母体２４は、例えば、低圧またはプラズマＣＶＤ（化
学的蒸着法）を用いて、酸化物や窒化物のような絶縁材
料を堆積させることによって形成することができる。次
に、絶縁材料は、ゲート酸化物３２の所望の部分が露出
するまで、異方性エッチされる。次に、ゲート酸化物３
２を通して、ポリシリコン領域２１および２３中へ自己
整合的にイオン打ち込みを行って、図１Ｊに示されるよ
うに、ソース領域３４およびドレイン領域３６が形成さ
れる。ソース領域３４、ドレイン領域３６、およびエピ
タキシャル領域３７がプレーナーな外表面３９を定義す
る。後続のプロセス工程には、例えば、ソース、ドレイ
ン、およびゲートのコンタクト形成（明示的には示され
ていない）が含まれよう。
【００１８】本発明に従って形成され、図１Ｊに示され
る結果のトランジスタ５０は、絶縁領域１６上にソース
３４およびドレイン３６を有し、従って、ソース／ドレ
インと基板との間の接合に付随する寄生容量を低減化し
た電界効果トランジスタを提供する。更に、ゲート酸化
物３２は、プレーナーな表面上に形成されるので、ゲー
ト酸化物の完全性に関する問題が起こる可能性は低い。
更に、本発明の一実施例に従って形成される結果の構造
は、ゲート母体２４のゲート長２９とほとんど同じ長さ
の絶縁領域１６間最小距離１９を採用しているので、絶
縁領域間の長い距離に付随する増大したソース／ドレイ
ン接合深さが回避され、その結果、ソース３４およびド
レイン３６は益々基板１０から絶縁されることになり、
ソース／ドレインの基板との接合に付随する寄生容量が
低減される。更に、結果のトランジスタ５０の容量は、
絶縁領域１６の厚さを変化させることで、設計要望に基
づいて調整することができる。
る結果のトランジスタ５０は、絶縁領域１６上にソース
３４およびドレイン３６を有し、従って、ソース／ドレ
インと基板との間の接合に付随する寄生容量を低減化し
た電界効果トランジスタを提供する。更に、ゲート酸化
物３２は、プレーナーな表面上に形成されるので、ゲー
ト酸化物の完全性に関する問題が起こる可能性は低い。
更に、本発明の一実施例に従って形成される結果の構造
は、ゲート母体２４のゲート長２９とほとんど同じ長さ
の絶縁領域１６間最小距離１９を採用しているので、絶
縁領域間の長い距離に付随する増大したソース／ドレイ
ン接合深さが回避され、その結果、ソース３４およびド
レイン３６は益々基板１０から絶縁されることになり、
ソース／ドレインの基板との接合に付随する寄生容量が
低減される。更に、結果のトランジスタ５０の容量は、
絶縁領域１６の厚さを変化させることで、設計要望に基
づいて調整することができる。
【００１９】図２Ａないし図２Ｅは、本発明の別の一実
施例に従って、酸化物上にソースおよびドレインを有す
る電界効果トランジスタを構築するための逐次的なプロ
セス工程を示している。図２Ａないし図２Ｅに示される
本発明の実施例に従いながら、絶縁体上にソースおよび
ドレインを有する電界効果トランジスタの製造プロセス
工程について、図１Ａないし図１Ｅと関連させながら説
明する。平坦化によって、図１Ｅに示される構造が得ら
れた後、最終的なトランジスタは、隣接する半導体デバ
イスから半導体メサ構造の形成によって分離されよう。
そのような手順に付随するプロセス工程の例について下
記に説明する。
施例に従って、酸化物上にソースおよびドレインを有す
る電界効果トランジスタを構築するための逐次的なプロ
セス工程を示している。図２Ａないし図２Ｅに示される
本発明の実施例に従いながら、絶縁体上にソースおよび
ドレインを有する電界効果トランジスタの製造プロセス
工程について、図１Ａないし図１Ｅと関連させながら説
明する。平坦化によって、図１Ｅに示される構造が得ら
れた後、最終的なトランジスタは、隣接する半導体デバ
イスから半導体メサ構造の形成によって分離されよう。
そのような手順に付随するプロセス工程の例について下
記に説明する。
【００２０】図２Ａは、窒化物マスク層１２２の形成を
示している。層２０の外表面上に窒化物層１２２が堆積
され、従来のフォトリソグラフィ技術を用いてパターニ
ングおよびエッチングされて、窒化物マスク領域１２２
が形成される。次に、半導体メサ１２１が、図２Ｂに示
されるように異方性エッチングによって、ポリシリコン
領域２１および２３と、エピタキシャル領域１８とから
形成される。窒化物マスク領域１２２は、半導体メサ１
２１の形成のためのマスクとして働く。次に、図２Ｃに
示されるように、窒化物領域１２２が剥離され、メサ１
２１を覆うパッド酸化物１２０および絶縁領域１６上に
酸化物層１２５が堆積される。層１２５はまた、窒化物
を含むように形成しても、あるいはその他の絶縁材料を
含むように形成してもよい。層１２５は、半導体メサ１
２１に隣接する絶縁性側壁を形成するために使用される
材料を提供する。
示している。層２０の外表面上に窒化物層１２２が堆積
され、従来のフォトリソグラフィ技術を用いてパターニ
ングおよびエッチングされて、窒化物マスク領域１２２
が形成される。次に、半導体メサ１２１が、図２Ｂに示
されるように異方性エッチングによって、ポリシリコン
領域２１および２３と、エピタキシャル領域１８とから
形成される。窒化物マスク領域１２２は、半導体メサ１
２１の形成のためのマスクとして働く。次に、図２Ｃに
示されるように、窒化物領域１２２が剥離され、メサ１
２１を覆うパッド酸化物１２０および絶縁領域１６上に
酸化物層１２５が堆積される。層１２５はまた、窒化物
を含むように形成しても、あるいはその他の絶縁材料を
含むように形成してもよい。層１２５は、半導体メサ１
２１に隣接する絶縁性側壁を形成するために使用される
材料を提供する。
【００２１】図２Ｄは、半導体メサ１２１に隣接する側
壁１２６および１２８の形成を示している。側壁１２６
および１２８は、半導体メサ１２１に隣接する層１２５
を異方性エッチすることによって形成することができ
て、それにより結果のトランジスタは隣接するデバイス
から更に分離されることになる。側壁１２６および１２
８の形成後、結果のトランジスタのソース、ドレイン、
およびゲートが形成されるが、図２Ｅに示されるよう
に、ソースおよびドレイン領域は絶縁領域１６上の半導
体メサ１２１中に位置するようにされる。ソース領域１
３２、ドレイン領域１３４、およびゲート領域１２４を
形成するための工程は、例えば、エピタキシャル領域１
１８とポリシリコン領域１２１および１２３の外表面上
へ酸化物層１３１を成長させる工程、従来のフォトリソ
グラフィ技術を用いてポリシリコン層を堆積、パターニ
ング、およびエッチングして、ゲート母体１２４を形成
する工程、ゲート母体１２４に隣接して側壁１３６およ
び１３８を形成する工程、およびポリシリコン領域１２
１および１２３に対して打ち込みを行ってソース領域１
３２およびドレイン領域１３４を形成する工程、を含む
ことができる。ソース領域１３２、ドレイン領域１３
４、およびエピタキシャル領域１３７は、プレーナーな
外表面１３９を定義する。絶縁領域１６間の最小距離
は、図２Ｅ中に参照符号１１９で示されている。これら
の工程は、先に図１Ｇおよび図１Ｊに関連して説明した
のと同じように実行することができる。後続の工程に
は、例えば、ソース、ドレイン、およびゲートのコンタ
クト形成が含まれよう（明示的には示されていない）。
壁１２６および１２８の形成を示している。側壁１２６
および１２８は、半導体メサ１２１に隣接する層１２５
を異方性エッチすることによって形成することができ
て、それにより結果のトランジスタは隣接するデバイス
から更に分離されることになる。側壁１２６および１２
８の形成後、結果のトランジスタのソース、ドレイン、
およびゲートが形成されるが、図２Ｅに示されるよう
に、ソースおよびドレイン領域は絶縁領域１６上の半導
体メサ１２１中に位置するようにされる。ソース領域１
３２、ドレイン領域１３４、およびゲート領域１２４を
形成するための工程は、例えば、エピタキシャル領域１
１８とポリシリコン領域１２１および１２３の外表面上
へ酸化物層１３１を成長させる工程、従来のフォトリソ
グラフィ技術を用いてポリシリコン層を堆積、パターニ
ング、およびエッチングして、ゲート母体１２４を形成
する工程、ゲート母体１２４に隣接して側壁１３６およ
び１３８を形成する工程、およびポリシリコン領域１２
１および１２３に対して打ち込みを行ってソース領域１
３２およびドレイン領域１３４を形成する工程、を含む
ことができる。ソース領域１３２、ドレイン領域１３
４、およびエピタキシャル領域１３７は、プレーナーな
外表面１３９を定義する。絶縁領域１６間の最小距離
は、図２Ｅ中に参照符号１１９で示されている。これら
の工程は、先に図１Ｇおよび図１Ｊに関連して説明した
のと同じように実行することができる。後続の工程に
は、例えば、ソース、ドレイン、およびゲートのコンタ
クト形成が含まれよう（明示的には示されていない）。
【００２２】図２Ｅに示される、結果の半導体デバイス
１５０は、先に半導体デバイス５０の関連して説明した
のと同じ特徴を有するトランジスタを提供しており、従
って、ソース／ドレイン接合による寄生容量を低減化
し、その結果高速なスイッチング速度を有するトランジ
スタを提供する。
１５０は、先に半導体デバイス５０の関連して説明した
のと同じ特徴を有するトランジスタを提供しており、従
って、ソース／ドレイン接合による寄生容量を低減化
し、その結果高速なスイッチング速度を有するトランジ
スタを提供する。
【００２３】本発明について詳細に説明してきたが、こ
こに述べた本発明の教えるところに対して各種の変更、
代替、修正、および置換が、特許請求の範囲によっての
み定義される本発明の精神およびスコープから外れるこ
となく可能であることを理解されたい。
こに述べた本発明の教えるところに対して各種の変更、
代替、修正、および置換が、特許請求の範囲によっての
み定義される本発明の精神およびスコープから外れるこ
となく可能であることを理解されたい。
【関連出願へのクロスリファレンス】本出願は、弁理士
事件整理番号ＴＩ−１９９８０の、「酸化物上にソース
およびドレインを有するプレーナー型電界効果トランジ
スタの製造方法およびそれによって作製されるデバイ
ス」と題する同時係属出願に関連する。これらの出願の
譲受人は同じである。
事件整理番号ＴＩ−１９９８０の、「酸化物上にソース
およびドレインを有するプレーナー型電界効果トランジ
スタの製造方法およびそれによって作製されるデバイ
ス」と題する同時係属出願に関連する。これらの出願の
譲受人は同じである。
【図１】ＡないしＪは、本発明の教えるところに従って
構築される電界効果トランジスタの一実施例およびそれ
を構築するための本発明の方法を示す、一連の模式的断
面図。
構築される電界効果トランジスタの一実施例およびそれ
を構築するための本発明の方法を示す、一連の模式的断
面図。
【図２】ＡないしＥは、本発明の教えるところに従って
構築される電界効果トランジスタの別の一実施例および
それを構築するための本発明の方法を示す、一連の模式
的断面図。
構築される電界効果トランジスタの別の一実施例および
それを構築するための本発明の方法を示す、一連の模式
的断面図。
１０ 基板 １２ パッド酸化物層 １４ 窒化物マスク領域 １５ 酸化物層 １６ 絶縁領域 １７ プレーナーな外表面 １８ エピタキシャル領域 １９ 最小距離 ２０ 酸化物層 ２１ ポリシリコン領域 ２２ 窒化物マスク層 ２３ ポリシリコン領域 ２４ ポリシリコンゲート母体 ２６ 側壁 ２７ 活性領域 ２８ 側壁 ２９ ゲート長 ３２ ゲート酸化物 ３４ ソース領域 ３６ ドレイン領域 ３７ エピタキシャル領域 ３９ プレーナーな外表面 ４６ フィールド酸化物領域 ５０ トランジスタ １１８ エピタキシャル領域 １１９ 最小距離 １２０ パッド酸化物 １２２ 窒化物マスク層 １２３ ポリシリコン領域 １２４ ゲート領域 １２５ 酸化物層 １２６ 側壁 １２７ 半導体メサ １２８ 側壁 １３１ 酸化物層 １３２ ソース領域 １３４ ドレイン領域 １３７ エピタキシャル領域 １５０ 半導体デバイス
Claims (20)
- 【請求項１】 トランジスタ形成方法であって、 半導体母体の外表面に第１のボイド領域を形成し、 前記第１のボイド領域から前記半導体母体の一部分によ
って分離された第２のボイド領域を半導体母体の外表面
に形成し、 前記第１のボイド領域中へ誘電材料を堆積させて第１の
絶縁領域を形成し、 前記第２のボイド領域中へ誘電材料を堆積させて第２の
絶縁領域を形成し、 前記第１および第２の絶縁領域を平坦化してプレーナー
表面を定め、 前記第１の絶縁領域を覆って導電性のソース領域を形成
し、 前記第２の絶縁領域を覆って導電性のドレイン領域を形
成し、 前記プレーナー表面を覆い、前記導電性ソース領域およ
び前記導電性ドレイン領域から離れた導電性ゲート母体
を形成する、トランジスタ形成方法。 - 【請求項２】 請求項第１項記載の方法であって、前記
第１のボイド領域および前記第２のボイド領域を形成す
る前記工程が、トレンチ分離エッチングを含む。 - 【請求項３】 請求項第１項記載の方法であって、前記
第１および第２の絶縁領域を平坦化する前記工程が、化
学・機械研磨（ＣＭＰ）を含む。 - 【請求項４】 請求項第１項記載の方法であって、導電
性ソース領域、導電性ドレイン領域、および導電性ゲー
ト母体を形成する前記工程が、前記プレーナー表面を覆
って半導体材料のメサを形成する工程を含む。 - 【請求項５】 請求項第１項記載の方法であって、更
に、前記トランジスタを隣接する半導体デバイスから分
離するために、ＬＯＣＯＳプロセスを実行する工程を含
む。 - 【請求項６】 請求項第１項記載の方法であって、導電
性ソース領域、導電性ドレイン領域、および導電性ゲー
ト母体を形成する前記工程が、前記プレーナー表面を覆
ってエピタキシャルシリコンを非選択的に堆積させる工
程を含む。 - 【請求項７】 請求項第１項記載の方法であって、前記
プレーナー表面を覆って、前記導電性ソース領域および
前記導電性ドレイン領域から間隔をおいた導電性ゲート
母体を形成する前記工程が、更に、前記導電性ゲート母
体と前記プレーナー表面との間に取り付けられたゲート
絶縁層を形成する工程を含む。 - 【請求項８】 電界効果トランジスタ形成方法であっ
て、 基板の第１の部分をパターニングおよびエッチングし
て、前記基板の前記第１の部分によって分離された第１
および第２のボイド領域を形成し、 前記第１のボイド領域中に酸化物層を成長させ、 前記第２のボイド領域中に酸化物層を成長させ、 前記第１のボイド領域中の前記酸化物層を覆って酸化物
を堆積させて第１の絶縁領域を形成し、 前記第２のボイド領域中の前記酸化物層を覆って酸化物
を堆積させて第２の絶縁領域を形成し、 化学・機械研磨によって、前記第１および第２の絶縁領
域を平坦化して、前記第１の絶縁領域、前記基板の前記
第１の部分、および前記第２の絶縁領域によって定めら
れたプレーナー外表面を形成し、 前記プレーナー外表面を覆ってシリコンを堆積させ、 前記半導体材料中に、前記第１の絶縁領域を覆って、導
電性ソース領域を、その長さ分だけ延びるプレーナー外
表面を持たせて形成し、 前記半導体材料中に、前記第２の絶縁領域を覆って、導
電性ドレイン領域を、その長さ分だけ延びるプレーナー
外表面を持たせて形成し、 前記プレーナー外表面を覆い、前記導電性ソース領域お
よび前記導電性ドレイン領域から間隔をおいて、前記導
電性ソース領域の前記プレーナー外表面の一部および前
記導電性ドレイン領域の前記プレーナー外表面の一部に
重畳するように、導電性ゲート母体を形成する、電界効
果トランジスタ形成方法。 - 【請求項９】 請求項第８項記載の方法であって、導電
性ソース領域、導電性ドレイン領域、および導電性ゲー
ト母体を形成する前記工程が、前記プレーナー表面を覆
って半導体材料のメサを形成する工程を含む。 - 【請求項１０】 請求項第８項記載の方法であって、前
記プレーナー外表面を覆ってシリコンを堆積する前記工
程が、エピタキシャルシリコンの非選択的な堆積工程を
含む。 - 【請求項１１】 請求項第８項記載の方法であって、更
に、前記トランジスタを隣接する半導体デバイスから分
離するために、ＬＯＣＯＳプロセスを実行する工程を含
む。 - 【請求項１２】 請求項第８項記載の方法であって、化
学・機械研磨（ＣＭＰ）によって前記第１および第２の
絶縁領域を平坦化してプレーナー外表面を形成する前記
工程が、更に、前記基板の前記第１の部分を平坦化する
工程を含む。 - 【請求項１３】 請求項第８項記載の方法であって、更
に、前記導電性ゲート母体と前記プレーナー外表面との
間にゲート酸化物層を形成する工程を含む。 - 【請求項１４】 基板を有する電界効果トランジスタデ
バイスであって、 導電性ゲート母体と、 前記導電性ゲート母体に隣接するプレーナー外表面とプ
レーナー内表面とを有するゲート絶縁体層と、 前記基板上に形成された第１の絶縁領域と、 前記基板上に形成された第２の絶縁領域と、 前記第２の絶縁領域上に形成された導電性ドレイン領域
と、 前記第１の絶縁領域上に、前記導電性ドレイン領域と対
向するように、前記導電性ゲート母体から間隔をおいて
形成された導電性ソース領域と、 を備え、 前記導電性ドレイン領域および前記導電性ソース領域
が、前記プレーナー内表面の一部を定める、電界効果ト
ランジスタデバイス。 - 【請求項１５】 請求項第１４項記載のトランジスタで
あって、前記第１および第２の絶縁母体が、前記基板上
に堆積された酸化物を含む。 - 【請求項１６】 請求項第１４項記載のトランジスタで
あって、更に、前記導電性ソース領域と前記導電性ドレ
イン領域との間に、これも前記プレーナー内表面の一部
を定めるように堆積されたエピタキシャルシリコンを含
む。 - 【請求項１７】 請求項第１４項記載のトランジスタで
あって、前記第１の絶縁領域と前記第２の絶縁領域と
が、前記導電性ゲート母体の長さとほぼ同じ最小距離だ
け離されている。 - 【請求項１８】 請求項第１４項記載のトランジスタで
あって、更に、前記導電性ゲート母体に付随する側壁絶
縁体母体を含む。 - 【請求項１９】 請求項第１４項記載のトランジスタで
あって、前記導電性ゲート母体がポリシリコンを含む。 - 【請求項２０】 請求項第１４項記載のトランジスタで
あって、前記ゲート絶縁体層が酸化物を含む。
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- 1997-12-19 EP EP97310335A patent/EP0849804A3/en not_active Withdrawn
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