JP2004063646A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】SOI構造の半導体装置において、半導体チップと基板のコンタクトを半導体チップ外に形成せずに両者のコンタクトを取る。
【解決手段】P型の半導体基板2上に形成された、多結晶シリコン層10a及び第1の酸化膜3bから成る中間層と、当該中間層上に形成された半導体層4と、当該半導体層4上に形成された第2の酸化膜12と、当該第2の酸化膜12上に形成されたゲート電極13と、を具備する半導体装置において、様々な大きさのマスクパターンを用いることで、当該半導体基板2と当該半導体層4の両方が、当該中間層の多結晶シリコン層10aを介して電気的に導通するように形成され、かつ当該多結晶シリコン層10aが半導体層4直下にくるように形成される半導体装置の製造方法を提供する。
【選択図】 図10
【解決手段】P型の半導体基板2上に形成された、多結晶シリコン層10a及び第1の酸化膜3bから成る中間層と、当該中間層上に形成された半導体層4と、当該半導体層4上に形成された第2の酸化膜12と、当該第2の酸化膜12上に形成されたゲート電極13と、を具備する半導体装置において、様々な大きさのマスクパターンを用いることで、当該半導体基板2と当該半導体層4の両方が、当該中間層の多結晶シリコン層10aを介して電気的に導通するように形成され、かつ当該多結晶シリコン層10aが半導体層4直下にくるように形成される半導体装置の製造方法を提供する。
【選択図】 図10
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置、特にSOI(Silicon on Insulator)構造及びその製造方法に関するものである。
【0002】
【従来の技術】
一般的にSOI構造とは、絶縁膜上に単結晶シリコンを形成した構造をいう。当該SOI構造を用いることによって、素子間の分離や寄生容量低減などが容易にできるという長所を有する。
【0003】
現在、このSOI構造のセルは様々な3次元構造が研究されており、その中の1つとして、スタックトキャパシタ構造がある(特開平2−83970号)。しかしこのスタックトキャパシタ構造では、製造プロセスの中でエピタキシャル層にゲートを形成する際にマスクずれが生じやすく、歩留まりが悪くなるという欠点があった。
【0004】
そこで、図19に示すようなSOI構造を持つ半導体装置100が本発明者によって提案された(特許公報2889682号)。その要旨について、図19、図20を参照して説明する。
【0005】
図19は従来例(特許公報2889682号)の半導体装置100の概略平面図であり、主要部のみを記載した図である。また、図20は図19のX―X線断面図である。尚、両図中、同一構成要素には同一の符号を付した。
【0006】
図19において、半導体基板101と半導体層102(トランジスタ活性領域)とは、第1の絶縁膜103(後述する図20参照)を介して積層されており、両者の上方にゲート104が配置されている。半導体基板101及び半導体層102の側部に周囲よりも突出した箇所(トランジスタの活性領域以外)を特別に形成し、当該箇所にコンタクトホール(以下、コンタクトC’)を設ける。
【0007】
当該コンタクトC’は、半導体基板101と半導体層102とを電気的に導通する。これにより、半導体層102に基板電位(半導体基板101)を印加することで安定して動作するSOI構造のトランジスタ(半導体層102)となる。
【0008】
図20において、コンタクトC’は上述した図19と同じものであり、第1の絶縁膜103の所望位置に形成され、その内部はシリコン等で充填されている。半導体基板101と半導体層102とは、LOCOS酸化膜105から連続した第1の絶縁膜103を介して形成される。ゲート104は半導体層102の表面上に形成された第2の絶縁膜106を介して形成される。第3の絶縁膜107は、これらの表面全面を被覆する絶縁膜であるが、半導体層102との所望位置2箇所にコンタクトホール108を設ける。当該コンタクトホール108を通して、半導体層102内のソース領域及びドレイン領域にアルミニウム等の配線がコンタクトされる。そして、ソース領域及びドレイン領域の間の半導体層102がチャネル領域となる。
【0009】
【発明が解決しようとする課題】
しかしながら、図19に示す半導体装置では、コンタクトC’は矩形の第2の半導体装置102の側部から突出した箇所(トランジスタの活性領域以外)に設けられており、自ずと半導体装置100のパターン面積が大きくなるという欠点があった。
【0010】
また、コンタクトC’を設けるために半導体層102の突出した箇所を形成するために、トランジスタの素子分離活性領域のパターンを変更する必要があり、設計上の制約が大きい。
【0011】
そこで、本発明はコンタクトC’を形成するために、特別に突出した箇所を設けることがなくパターン面積の小さい半導体装置の製造方法を提供するものである。
【0012】
【課題を解決するための手段】
本発明の請求項1では、一導電型の半導体基板上に第1の酸化膜、半導体層、第2の酸化膜、シリコン窒化膜を順次堆積して形成する工程と、前記第2の酸化膜及びシリコン窒化膜をエッチングし、エッチング表面に第1のシリコン層を形成し、前記第1のシリコン層に不純物拡散する工程と、前記第1のシリコン層及び前記半導体層をエッチングして、前記第2の酸化膜及び前記シリコン窒化膜の断面に前記第1のシリコン層の一部を残す工程と、前記半導体層をマスクとして前記第1の酸化膜をエッチングし、前記半導体基板、前記第1の酸化膜、前記半導体層、前記第1のシリコン層及び前記シリコン窒化膜の露出面にレジストを塗布して、パターニング処理を行い、開口部を形成して、前記第1の酸化膜にエッチングを行う工程と、前記半導体層の直下に形成されている前記第1の酸化膜の一部をエッチングし、前記半導体基板、前記第1の酸化膜、前記半導体層、前記第1のシリコン層及び前記シリコン窒化膜の露出面に第2のシリコン層を形成し、前記第2のシリコン層に不純物を注入し、熱処理する工程と、前記第1のシリコン層においては完全に、前記第2のシリコン層においては半導体層直下の前記第2のシリコン層を残すように、エッチングする工程と、すべてを埋設するように絶縁膜を形成し、前記絶縁膜を前記シリコン窒化膜の表面が露出するように研磨し、その後に前記第2の酸化膜、前記シリコン窒化膜及び前記絶縁膜の一部を除去し、前記半導体層の表面に第3の酸化膜及びゲート電極を形成する工程と、を具備することを特徴とした半導体装置の製造方法を提供する。
【0013】
また、請求項2では、前記開口部が、前記半導体層と前記ゲート電極とが重畳する範囲が形成する矩形の四隅の少なくとも1角を含むように形成されることを特徴とする請求項1記載の半導体装置の製造方法を提供する。
【0014】
また、請求項3では、前記開口部が、前記ゲート電極幅よりも小さな開口幅を有し、前記ゲート電極幅内に収まり、かつ前記開口部の一部が前記半導体層の外側となるように形成される、ことを特徴とする請求項1記載の半導体装置の製造方法を提供する。
【0015】
また、請求項4では、前記第1のシリコン層としてアモルファスシリコンを形成し、続く固相エピタキシャル成長によって単結晶化させることを特徴とした請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法を提供する。
【0016】
また、請求項5では、前記半導体基板が、ノンドープの真性半導体基板であることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置の製造方法を提供する。
【0017】
【発明の実施の形態】
以下、本発明の第1の実施形態である半導体装置1の製造方法について、図1乃至図9を参照しながら時系列に沿って順次説明する。尚、全図を通して同一構成要素には同一の符号を付す。
【0018】
図1(a)参照。
【0019】
最初にSOIウエハーを用意する。当該SOIウエハーは低濃度P型の半導体基板(以下、半導体基板2)であり、その表面には2000Å程度の第1の酸化膜3を形成する。当該第1の酸化膜層3の膜厚は1000Å程度である。そして、当該第1の酸化膜層3上に半導体Si層4を膜厚が1000Åと成るように形成する。
【0020】
次に、半導体層4の表面に熱酸化法等により、第2の酸化膜5(SiO2)を200Å程度の膜厚で形成する。その後、当該第2の酸化膜5の表面にシリコン窒化膜6(Si3N4)を2000Å程度形成する。
【0021】
ここで、第2の酸化膜5は後述する図9において、当該シリコン窒化膜6をエッチング除去するために形成したものである。なぜならば、半導体層4上に直接形成したシリコン窒化膜6だけをエッチングすることは困難であるため、エッチングが容易である第2の酸化膜5をシリコン窒化膜6の下層に形成することで、当該シリコン窒化膜6をエッチングする際に、一緒に半導体層4から当該第2の酸化膜5を除去するためである。
【0022】
図1(b)参照。
【0023】
次に、シリコン窒化膜6の表面にレジストを塗布し、露光・現像して所定の領域にレジストマスク7を残すようにパターニング処理を施す。
【0024】
図2参照。
【0025】
その後、当該レジストマスク7をマスクにして、第2の酸化膜5及びシリコン窒化膜6をエッチングする。このときのエッチングにおいて、当該レジストマスク下の第2の酸化膜5以外を完全に除去する。ここで、エッチングの状況により、半導体層4の表面は少しエッチングされ、第2の酸化膜5の断面と半導体層4との表面が連続した湾曲形状となる場合もある。
【0026】
図3参照。
【0027】
次に、当該レジストマスク7を除去した後、半導体層4の表面、第2の酸化膜5のエッチングされた表面、シリコン窒化膜6の表面及びエッチングされた側面に第1のポリシリコン層8を堆積させる。このときの当該第1のポリシリコン層8の膜厚は300Å程度となるように形成する。
【0028】
そして、当該第1のポリシリコン層8及び半導体層4に異方性エッチングを行う。
【0029】
図4参照。
【0030】
この結果、積層した第2の酸化膜5とシリコン窒化膜6の両側面に第1のポリシリコン層8aが残存される。当該第1のポリシリコン層8aの直下には、半導体層4が残存され、上記エッチングにより、第1のポリシリコン層8aと半導体層4との端部は一致する。
【0031】
図5(a)参照。
【0032】
次に、シリコン窒化膜6、第1のポリシリコン層8aをマスクとして、半導体基板2上の第1の酸化膜3に対して、異方性エッチングを行う。これにより、第1の酸化膜3は、図5(a)中の第1の酸化膜3aのように、半導体層4の直下のみに残存される。
【0033】
または、不図示のレジストを用いて、第1の酸化膜3を選択的にエッチングして、図5(a)の断面形状を得るようにしてもよい。
【0034】
図5(b)参照。
【0035】
その後希釈フッ酸(HF)を用いた、500Å程度の等方性エッチングを第1の酸化膜3aに対して行う。これにより、第1の酸化膜3aのエッチングは図中の矢印のように横方向に進み、図中の実線で示す第1の酸化膜3bとなる。ここで、エッチャントの希釈フッ酸(HF)は、第1の酸化膜3aをエッチングするも、下方の半導体基板2をエッチングするものではない。
【0036】
また、第1のポリシリコン層8aは、第2の酸化膜5にエッチングが進行しないように設けたものである。
【0037】
この希釈フッ酸を用いたエッチングにより、第1の酸化膜3aが後退し、半導体層4の直下に空間(以下、スペースSと称す)が形成される。
【0038】
図6参照。
【0039】
続いて、図5(b)のスペースSを完全に埋めるように、表面全体に第2のポリシリコン層10を700Å程度LPCVD法により堆積する。
【0040】
ここで、当該第2のポリシリコン層10の代わりにアモルファスシリコンを700Å程度LPCVD法により堆積し、固相エピタキシャル成長法により、アモルファスシリコンを単結晶化してもよい。このとき、当該アモルファスシリコンを用いることで、半導体基板2と半導体層4とのリーク電流を低減する。
【0041】
その後、フッ化ボロン(BF2)を斜めに注入する。このときの条件は、打ち込み速度25(KeV)で、ドーズ量5×1013(個/cm2)程度である。この注入は、スペースS内に充填した第2のポリシリコン10を電気的に活性化させるためである。そして、約900℃で10分程度のアニール(熱)処理を施す。
【0042】
図7参照。
【0043】
次に、第2のポリシリコン層10に異方性エッチングを施す。当該第2のポリシリコン層10の殆どは、エッチングされて除去されるが、第1のポリシリコン8aがマスクとなり、上述したスペースS内に充填した第2のポリシリコン10はセルフアライン的に残る。
【0044】
このエッチングにより、第1のポリシリコン層8aの全部と第2のポリシリコン層10の一部を残してすべてエッチングされる。このとき、図7に示すように半導体基板2の表面が一部エッチングされてしまう場合もある。
【0045】
ここで、上述したように残った第2のポリシリコン層10は、第1の酸化膜3bを取り囲むように第2のポリシリコン層10a(図10にて示す)と第2のポリシリコン層10b(図7にて示す)とからなる。
【0046】
本実施形態では、第1の酸化膜3bと第2のポリシリコン層10aとは連続した1つの層(以下、中間層と称す)を形成し、当該中間層を介して半導体基板2と半導体層4とは積層構造を成す。
【0047】
ここで、第2のポリシリコン層10aを介して半導体基板2と半導体層4とは電気的に導通する。第2のポリシリコン層10aは第1の酸化膜3bの周囲を取り囲むように形成される。
【0048】
その後、ボロンB+を半導体基板2にイオン注入してP型のフィールド反転防止層を形成する。
【0049】
図8参照。
【0050】
次に、CVD酸化法によりCVD酸化膜11を図7の半導体装置1が完全に埋没すように形成する。その後、上方からシリコン窒化膜6が露出するまで当該CVD酸化膜11をCMP(Chemical Mechanical Polishing)法により研磨処理を施す。これにより、CVD酸化膜はフィールド酸化膜となる。
【0051】
図9参照。
【0052】
図8の後、ホット燐酸等を用いて第2の酸化膜5、シリコン窒化膜6、及びCVD酸化膜11の一部を除去する。
【0053】
そして、半導体層4の平坦部に第3の酸化膜12(ゲート酸化膜)及びゲート電極13を形成する。そして、ゲート電極13をマスクにして、砒素AS+をイオン注入して、N+型のソース領域14、ドレイン領域15を形成する。更に、ゲート電極13の側壁部にサイドウォールスペーサ膜16を形成する。これにより図9に示す如く本実施形態の半導体装置1は完成する。
【0054】
図10は、本実施形態の半導体装置1(図9)の概略平面図である。図10中のA−A線断面図が図9に該当する。
【0055】
図10において、半導体層4の外周部に接触して第2のポリシリコン層10が形成される。そこで、当該第2のポリシリコン層10a、10bのうち、ゲート電極13の直下に該当する箇所には、第2のポリシリコン10aが形成される。また、第2のポリシリコン層のうち、ゲート電極13と重畳しない部分が第2のポリシリコン層10bである。
【0056】
このように本実施形態では、半導体層4の外周部に形成された第2のポリシリコン層10a、10bが半導体基板2とのコンタクト領域となり、半導体基板2と半導体層4とを電気的に導通させ、基板浮遊効果を防止する機能を有する(従来例図19のコンタクトC’に該当する)。
【0057】
以上より、本実施形態では第2のポリシリコン層10aが第2半導体層4直下に形成されるため、従来例に見られるようなコンタクトC’を半導体層4の有する面積以外に形成する必要はない。そのため、半導体装置1Aの面積を大きくする必要のないSOI構造の半導体装置が実現できる。
【0058】
次に本発明の第2の実施形態について説明する。上述した第1の実施形態の図5において、半導体層4の直下にスペースSを形成するためにフッ酸(HF)による2度目のエッチングを実施した。当該エッチングにより、第1の実施形態では、図10に示すような第2のポリシリコン層10a、10bが形成される。当該ポリシリコン層10aは、半導体基板2と半導体層4とを電気的に導通させるため本発明において、不可欠の要素である。
【0059】
しかし、図10のポリシリコン層10bは、ゲート電極13から離れた位置に形成されており、本発明において必ずしも必要な要素であるとは言えない。半導体基板2と半導体層4とを導通させることだけを考えると第2のポリシリコン層10aだけでその目的は達せられると言える。
【0060】
逆に半導体基板2と半導体層4とを導通している第2のポリシリコン層10bがあることで、トランジスタの寄生容量が増加するという欠点が生じてしまう。
【0061】
そこで、本発明の第2の実施形態は、第1の実施形態の上述した不具合を解消すべく成されたものである。
【0062】
本発明の第2の実施形態の特徴は、第1の実施形態の2度目のエッチングの際に第2のポリシリコン層10bにリソグラフィー工程を採用することにある。つまり、レジストマスクを用いて、エッチングすることで、不要な第2のポリシリコン層10b領域の形成を妨げる。
【0063】
その結果、第2のポリシリコン層10bを形成せずに、第2のポリシリコン層10aのみを形成できる。加えて、必要不可欠な第2のポリシリコン層10aをレジストマスクのパターンを設計変更することで、様々な設計上の制約等にも応えるものである。
【0064】
以下、本実施形態の製造過程を図1乃至図4、図11乃至図13、図6乃至図9を参照説明する。第1の実施形態と同一内容については、その説明を省略する。
【0065】
図1乃至図4参照。
【0066】
本実施形態では、第1の実施形態の図1から図5(a)までは同じ工程を経る。
【0067】
図11(a)参照。
【0068】
図5(a)の工程の後、基板全面にレジストを塗布し、所定のマスクパターンを用いて露光・現像してパターニングされ、レジストマスク16を形成する。
【0069】
図11(b)参照。
【0070】
その後、希釈フッ酸(HF)を用いた、500Å程度の等方性エッチングを第1の酸化膜3bに行うことで、当該第1の酸化膜3bは図中の第1の酸化膜3cの位置までエッチングされる。ここで、当該希釈フッ酸(HF)を用いたエッチングでは、半導体基板2はエッチングされない。
【0071】
本実施形態の特徴は、上記の希釈フッ酸(HF)を用いたときの所定のマスクパターンにある。このマスクパターンについて以下説明する。
【0072】
図12(a)〜12(e)参照。
【0073】
このときのレジストマスク16の開口部20のパターンについての実施例を、以下図12(a)〜12(e)に示す。
【0074】
図12(a)〜12(e)に共通した特徴は、当該レジストマスク16の開口部20a〜20eをゲート電極13上に形成することにある。このとき、当該開口部20a〜20eを点線で示す。
【0075】
図12(a)では、当該開口部20aを半導体層4とゲート電極13とが重畳する範囲が形成する矩形(以下、重畳範囲と称す)よりもやや大きく形成する。このマスクパターンの断面図は、図11に示すものである。
【0076】
図12(b)、(c)では、開口部20b、20cの面積が図12(a)の開口部20aよりも更に小さくなるように形成したものである。具体的には、前記重畳範囲の四隅のうちの2つの角を含むように開口部を形成したものである。開口部20bはゲート電極13の延在方向の2つの角を含むように、開口部20cは当該延在方向と垂直な方向の2つの角を含むように形成した開口部である。
【0077】
図12(d)は、開口部20dの面積が前記重畳範囲の四隅のうちの1つの角を含むように開口部を形成したものである。つまり、開口部20dが半導体層4の活性領域の一方(例えば、ソース側)だけに開口される。
【0078】
図12(e)は、開口部20eが前記ゲート電極13幅よりも小さな開口幅を有し、当該ゲート電極13幅内に収まり、かつ開口部20eの一部が前記半導体層4の外側となるように形成される、
上述した開口部20のマスクパターンはいずれも設計上の制約等によって変更可能なものであり、上述した各開口部を形成することで、図9に見られる半導体層4直下に形成される第2のポリシリコン層10aの形成される位置が特定される。
【0079】
図13は、図12の開口部20a〜20eを用いた結果、形成した図10の第2のポリシリコン層10a、10bの平面図である。図12の開口部20a〜20eは、それぞれ第2のポリシリコン層21a〜21eに対応する。
【0080】
図6乃至図9参照。
【0081】
その後、本発明の第1の実施形態の図6から図9までの工程を経て、本実施形態の半導体装置は完成する。
【0082】
以上より、本実施形態では半導体基板2と半導体層4とを電気的に導通させる第2のポリシリコン層21a〜21eは、図10の第2のポリシリコン層10bのようにゲート電極13から離れた位置に形成することがないので、半導体装置内の寄生容量を低減できる。
【0083】
次に本発明の第3の実施形態について説明する。上述した本発明の第1、2の実施形態では、コンタクトを取るための特別な領域を半導体層4以外に拡張して形成する必要はないことは述べた。しかし、第1、2の実施形態では、その製造過程が多数かつ複雑であるという欠点を有する。
【0084】
そこで、本発明の第3の実施形態では第1、2の実施形態の効果(特別なコンタクト領域半導体層4以外に設けない)に加え、更に工程数を削減したものである。
【0085】
以下、本実施形態の第3の実施形態について図1(a)、図14乃至図18を参照しながら説明する。ここで、第1、2の実施形態と同一内容についてはその説明を省略し、同一構成要素には、同一符号を付した。
【0086】
図1(a)参照。
【0087】
本実施形態では、図1(a)の過程において、半導体基板2上に第1の酸化膜3、半導体層4、第2の酸化膜5、シリコン窒化膜6を形成する過程は共通している。
【0088】
図14参照。
【0089】
その後、シリコン窒化膜6の表面にレジスト22を塗布し、露光・現像してパターニング処理を施して、当該レジスト22をマスクとして、第1の酸化膜3、半導体層4に加えて、第2の酸化膜5及びシリコン窒化膜6までをエッチングする。このときのエッチングにより、半導体基板2の表面の一部もエッチングされる。その後、当該レジスト22を除去する。
【0090】
図15参照。
【0091】
続いて、第1の酸化膜3の表面、半導体層4及び第2の酸化膜5の各断面、シリコン窒化膜6の表面全面に第4のポリシリコン層31を500Å程度堆積する。
【0092】
ここで、第4のポリシリコン層31の代わりにアモルファスシリコンを500Å程度堆積し、固相エピタキシャル成長法により、アモルファスシリコンを単結晶化してもよい。このとき、アモルファスシリコンを用いることで、半導体基板2と半導体層4とのリーク電流を低減することは、第1の実施形態と同様である。
【0093】
その後、フッ化ボロン(BF2)を斜めに注入する。このときの条件は、図6と同様である。この注入は、第4のポリシリコン31を電気的に活性化させるためである。そして、同様に約900℃で10分程度のアニール(熱)処理を施す。
【0094】
図16参照。
【0095】
次に、当該第4のポリシリコン層31に異方性エッチング(エッチバック)して、図16に示すようなサイドウォールポリシリコン層32を形成する。このときシリコン窒化膜6の表面及び側面、第2の酸化膜5の側面は完全に露出し、当該サイドウォールポリシリコン層32は第2の酸化膜5及びシリコン窒化膜6の側面(エッチング断面)に形成する。
【0096】
また、当該サイドウォールポリシリコン層32は、第2の酸化膜5及びシリコン窒化膜6の周囲を取り囲むように形成してもよいし、周囲の一部だけに形成してもよい。
【0097】
本実施形態の特徴は、当該サイドウォールポリシリコン層32を形成することであり、このサイドウォールポリシリコン層32が半導体基板2と半導体層4とを電気的に導通させる働きを有する。
【0098】
図17参照。
【0099】
その後、CVD酸化法によりCVD酸化膜11を図16の半導体装置1が完全に埋没するように形成する。その後、上方からシリコン窒化膜6が露出するまで当該CVD酸化膜11をCMP(Chemical Mechanical Polishing)法により研磨処理を施す。
【0100】
図18参照。
【0101】
図18の後、ホット燐酸を用いて第2の酸化膜5、シリコン窒化膜6、及びCVD酸化膜11の一部を除去する。
【0102】
そして、半導体層4の平坦部に第3の酸化膜12(ゲート酸化膜)及びゲート電極13を形成する。そして、ゲート電極13をマスクとして、砒素をイオン注入し、ソース領域33及びドレイン領域34を形成する。更に、ゲート電極13の側壁部にサイドウォールスペーサ膜35を形成することで、本実施形態の半導体装置の主要部は完成する。ここで、半導体層4はサイドウォールポリシリコン層32を介して半導体基板2に導通される。
【0103】
以上より、本実施形態では第1、2の実施形態の図3、図6に見られるような2度の第1のポリシリコン層8及び第2のポリシリコン層10の被覆工程を、本実施形態の図15の第4のポリシリコン層31の形成工程のように1度の被覆工程で済ませることができる。
【0104】
加えて、本発明の第1、2の実施形態の図5に見られるような2度目の異方性エッチング及び図12に見られるようなリソグラフィー工程を、本実施形態では省略できる。
【0105】
本発明の各実施形態では、基板(半導体基板2)にP型基板を用いた例を開示した。しかし本発明では、当該半導体基板2をノンドープにすることにより、不純物の殆ど含まない真性半導体基板を用いてもよい。
【0106】
更には、SOI構造がその設計の制約上、素子分離機能を有する第1の酸化膜3が薄く形成されざるを得ない場合があり、このとき当該基板(半導体基板2)がP型に帯電していることで、予期せぬ寄生容量が半導体基板2内に生じてしまう(空乏層が形成される)ことがある。そこで、本発明では、当該基板に上述したような真性半導体基板を用いることで、当該予期せぬ寄生容量を未然に防ぐことが可能となる。
【0107】
【発明の効果】
本発明によれば、トランジスタの活性領域に近接して、活性領域の半導体層と基板とを導通させるコンタクト領域を形成しているので、トランジスタの基板浮遊効果を低減できると共に、当該トランジスタのパターン面積を縮小することができる。
【0108】
更に、様々な大きさの開口を有するレジストマスクを用いることで、コンタクト領域を形成するため、トランジスタの寄生容量を低減することができる。
【0109】
更に、半導体基板に不純物の殆ど含まない真性半導体基板を用いることで、空乏層の広がりが容易となり容量を小さくできる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図4】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図5】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図6】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図7】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図8】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図9】本発明の第1の実施形態に係る半導体装置を示す断面図である。
【図10】本発明の第1の実施形態に係る半導体装置を示す平面図である。
【図11】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図12】本発明の第2の実施形態に係る半導体装置の製造方法を示す平面図である。
【図13】本発明の第2の実施形態に係る半導体装置の製造方法を示す平面図である。
【図14】本発明の第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図15】本発明の第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図16】本発明の第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図17】本発明の第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図18】本発明の第3の実施形態に係る半導体装置を示す断面図である。
【図19】従来例の半導体装置の製造方法を示す平面図である。
【図20】従来例の半導体装置の製造方法を示す断面図である。
【発明の属する技術分野】
本発明は半導体装置、特にSOI(Silicon on Insulator)構造及びその製造方法に関するものである。
【0002】
【従来の技術】
一般的にSOI構造とは、絶縁膜上に単結晶シリコンを形成した構造をいう。当該SOI構造を用いることによって、素子間の分離や寄生容量低減などが容易にできるという長所を有する。
【0003】
現在、このSOI構造のセルは様々な3次元構造が研究されており、その中の1つとして、スタックトキャパシタ構造がある(特開平2−83970号)。しかしこのスタックトキャパシタ構造では、製造プロセスの中でエピタキシャル層にゲートを形成する際にマスクずれが生じやすく、歩留まりが悪くなるという欠点があった。
【0004】
そこで、図19に示すようなSOI構造を持つ半導体装置100が本発明者によって提案された(特許公報2889682号)。その要旨について、図19、図20を参照して説明する。
【0005】
図19は従来例(特許公報2889682号)の半導体装置100の概略平面図であり、主要部のみを記載した図である。また、図20は図19のX―X線断面図である。尚、両図中、同一構成要素には同一の符号を付した。
【0006】
図19において、半導体基板101と半導体層102(トランジスタ活性領域)とは、第1の絶縁膜103(後述する図20参照)を介して積層されており、両者の上方にゲート104が配置されている。半導体基板101及び半導体層102の側部に周囲よりも突出した箇所(トランジスタの活性領域以外)を特別に形成し、当該箇所にコンタクトホール(以下、コンタクトC’)を設ける。
【0007】
当該コンタクトC’は、半導体基板101と半導体層102とを電気的に導通する。これにより、半導体層102に基板電位(半導体基板101)を印加することで安定して動作するSOI構造のトランジスタ(半導体層102)となる。
【0008】
図20において、コンタクトC’は上述した図19と同じものであり、第1の絶縁膜103の所望位置に形成され、その内部はシリコン等で充填されている。半導体基板101と半導体層102とは、LOCOS酸化膜105から連続した第1の絶縁膜103を介して形成される。ゲート104は半導体層102の表面上に形成された第2の絶縁膜106を介して形成される。第3の絶縁膜107は、これらの表面全面を被覆する絶縁膜であるが、半導体層102との所望位置2箇所にコンタクトホール108を設ける。当該コンタクトホール108を通して、半導体層102内のソース領域及びドレイン領域にアルミニウム等の配線がコンタクトされる。そして、ソース領域及びドレイン領域の間の半導体層102がチャネル領域となる。
【0009】
【発明が解決しようとする課題】
しかしながら、図19に示す半導体装置では、コンタクトC’は矩形の第2の半導体装置102の側部から突出した箇所(トランジスタの活性領域以外)に設けられており、自ずと半導体装置100のパターン面積が大きくなるという欠点があった。
【0010】
また、コンタクトC’を設けるために半導体層102の突出した箇所を形成するために、トランジスタの素子分離活性領域のパターンを変更する必要があり、設計上の制約が大きい。
【0011】
そこで、本発明はコンタクトC’を形成するために、特別に突出した箇所を設けることがなくパターン面積の小さい半導体装置の製造方法を提供するものである。
【0012】
【課題を解決するための手段】
本発明の請求項1では、一導電型の半導体基板上に第1の酸化膜、半導体層、第2の酸化膜、シリコン窒化膜を順次堆積して形成する工程と、前記第2の酸化膜及びシリコン窒化膜をエッチングし、エッチング表面に第1のシリコン層を形成し、前記第1のシリコン層に不純物拡散する工程と、前記第1のシリコン層及び前記半導体層をエッチングして、前記第2の酸化膜及び前記シリコン窒化膜の断面に前記第1のシリコン層の一部を残す工程と、前記半導体層をマスクとして前記第1の酸化膜をエッチングし、前記半導体基板、前記第1の酸化膜、前記半導体層、前記第1のシリコン層及び前記シリコン窒化膜の露出面にレジストを塗布して、パターニング処理を行い、開口部を形成して、前記第1の酸化膜にエッチングを行う工程と、前記半導体層の直下に形成されている前記第1の酸化膜の一部をエッチングし、前記半導体基板、前記第1の酸化膜、前記半導体層、前記第1のシリコン層及び前記シリコン窒化膜の露出面に第2のシリコン層を形成し、前記第2のシリコン層に不純物を注入し、熱処理する工程と、前記第1のシリコン層においては完全に、前記第2のシリコン層においては半導体層直下の前記第2のシリコン層を残すように、エッチングする工程と、すべてを埋設するように絶縁膜を形成し、前記絶縁膜を前記シリコン窒化膜の表面が露出するように研磨し、その後に前記第2の酸化膜、前記シリコン窒化膜及び前記絶縁膜の一部を除去し、前記半導体層の表面に第3の酸化膜及びゲート電極を形成する工程と、を具備することを特徴とした半導体装置の製造方法を提供する。
【0013】
また、請求項2では、前記開口部が、前記半導体層と前記ゲート電極とが重畳する範囲が形成する矩形の四隅の少なくとも1角を含むように形成されることを特徴とする請求項1記載の半導体装置の製造方法を提供する。
【0014】
また、請求項3では、前記開口部が、前記ゲート電極幅よりも小さな開口幅を有し、前記ゲート電極幅内に収まり、かつ前記開口部の一部が前記半導体層の外側となるように形成される、ことを特徴とする請求項1記載の半導体装置の製造方法を提供する。
【0015】
また、請求項4では、前記第1のシリコン層としてアモルファスシリコンを形成し、続く固相エピタキシャル成長によって単結晶化させることを特徴とした請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法を提供する。
【0016】
また、請求項5では、前記半導体基板が、ノンドープの真性半導体基板であることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置の製造方法を提供する。
【0017】
【発明の実施の形態】
以下、本発明の第1の実施形態である半導体装置1の製造方法について、図1乃至図9を参照しながら時系列に沿って順次説明する。尚、全図を通して同一構成要素には同一の符号を付す。
【0018】
図1(a)参照。
【0019】
最初にSOIウエハーを用意する。当該SOIウエハーは低濃度P型の半導体基板(以下、半導体基板2)であり、その表面には2000Å程度の第1の酸化膜3を形成する。当該第1の酸化膜層3の膜厚は1000Å程度である。そして、当該第1の酸化膜層3上に半導体Si層4を膜厚が1000Åと成るように形成する。
【0020】
次に、半導体層4の表面に熱酸化法等により、第2の酸化膜5(SiO2)を200Å程度の膜厚で形成する。その後、当該第2の酸化膜5の表面にシリコン窒化膜6(Si3N4)を2000Å程度形成する。
【0021】
ここで、第2の酸化膜5は後述する図9において、当該シリコン窒化膜6をエッチング除去するために形成したものである。なぜならば、半導体層4上に直接形成したシリコン窒化膜6だけをエッチングすることは困難であるため、エッチングが容易である第2の酸化膜5をシリコン窒化膜6の下層に形成することで、当該シリコン窒化膜6をエッチングする際に、一緒に半導体層4から当該第2の酸化膜5を除去するためである。
【0022】
図1(b)参照。
【0023】
次に、シリコン窒化膜6の表面にレジストを塗布し、露光・現像して所定の領域にレジストマスク7を残すようにパターニング処理を施す。
【0024】
図2参照。
【0025】
その後、当該レジストマスク7をマスクにして、第2の酸化膜5及びシリコン窒化膜6をエッチングする。このときのエッチングにおいて、当該レジストマスク下の第2の酸化膜5以外を完全に除去する。ここで、エッチングの状況により、半導体層4の表面は少しエッチングされ、第2の酸化膜5の断面と半導体層4との表面が連続した湾曲形状となる場合もある。
【0026】
図3参照。
【0027】
次に、当該レジストマスク7を除去した後、半導体層4の表面、第2の酸化膜5のエッチングされた表面、シリコン窒化膜6の表面及びエッチングされた側面に第1のポリシリコン層8を堆積させる。このときの当該第1のポリシリコン層8の膜厚は300Å程度となるように形成する。
【0028】
そして、当該第1のポリシリコン層8及び半導体層4に異方性エッチングを行う。
【0029】
図4参照。
【0030】
この結果、積層した第2の酸化膜5とシリコン窒化膜6の両側面に第1のポリシリコン層8aが残存される。当該第1のポリシリコン層8aの直下には、半導体層4が残存され、上記エッチングにより、第1のポリシリコン層8aと半導体層4との端部は一致する。
【0031】
図5(a)参照。
【0032】
次に、シリコン窒化膜6、第1のポリシリコン層8aをマスクとして、半導体基板2上の第1の酸化膜3に対して、異方性エッチングを行う。これにより、第1の酸化膜3は、図5(a)中の第1の酸化膜3aのように、半導体層4の直下のみに残存される。
【0033】
または、不図示のレジストを用いて、第1の酸化膜3を選択的にエッチングして、図5(a)の断面形状を得るようにしてもよい。
【0034】
図5(b)参照。
【0035】
その後希釈フッ酸(HF)を用いた、500Å程度の等方性エッチングを第1の酸化膜3aに対して行う。これにより、第1の酸化膜3aのエッチングは図中の矢印のように横方向に進み、図中の実線で示す第1の酸化膜3bとなる。ここで、エッチャントの希釈フッ酸(HF)は、第1の酸化膜3aをエッチングするも、下方の半導体基板2をエッチングするものではない。
【0036】
また、第1のポリシリコン層8aは、第2の酸化膜5にエッチングが進行しないように設けたものである。
【0037】
この希釈フッ酸を用いたエッチングにより、第1の酸化膜3aが後退し、半導体層4の直下に空間(以下、スペースSと称す)が形成される。
【0038】
図6参照。
【0039】
続いて、図5(b)のスペースSを完全に埋めるように、表面全体に第2のポリシリコン層10を700Å程度LPCVD法により堆積する。
【0040】
ここで、当該第2のポリシリコン層10の代わりにアモルファスシリコンを700Å程度LPCVD法により堆積し、固相エピタキシャル成長法により、アモルファスシリコンを単結晶化してもよい。このとき、当該アモルファスシリコンを用いることで、半導体基板2と半導体層4とのリーク電流を低減する。
【0041】
その後、フッ化ボロン(BF2)を斜めに注入する。このときの条件は、打ち込み速度25(KeV)で、ドーズ量5×1013(個/cm2)程度である。この注入は、スペースS内に充填した第2のポリシリコン10を電気的に活性化させるためである。そして、約900℃で10分程度のアニール(熱)処理を施す。
【0042】
図7参照。
【0043】
次に、第2のポリシリコン層10に異方性エッチングを施す。当該第2のポリシリコン層10の殆どは、エッチングされて除去されるが、第1のポリシリコン8aがマスクとなり、上述したスペースS内に充填した第2のポリシリコン10はセルフアライン的に残る。
【0044】
このエッチングにより、第1のポリシリコン層8aの全部と第2のポリシリコン層10の一部を残してすべてエッチングされる。このとき、図7に示すように半導体基板2の表面が一部エッチングされてしまう場合もある。
【0045】
ここで、上述したように残った第2のポリシリコン層10は、第1の酸化膜3bを取り囲むように第2のポリシリコン層10a(図10にて示す)と第2のポリシリコン層10b(図7にて示す)とからなる。
【0046】
本実施形態では、第1の酸化膜3bと第2のポリシリコン層10aとは連続した1つの層(以下、中間層と称す)を形成し、当該中間層を介して半導体基板2と半導体層4とは積層構造を成す。
【0047】
ここで、第2のポリシリコン層10aを介して半導体基板2と半導体層4とは電気的に導通する。第2のポリシリコン層10aは第1の酸化膜3bの周囲を取り囲むように形成される。
【0048】
その後、ボロンB+を半導体基板2にイオン注入してP型のフィールド反転防止層を形成する。
【0049】
図8参照。
【0050】
次に、CVD酸化法によりCVD酸化膜11を図7の半導体装置1が完全に埋没すように形成する。その後、上方からシリコン窒化膜6が露出するまで当該CVD酸化膜11をCMP(Chemical Mechanical Polishing)法により研磨処理を施す。これにより、CVD酸化膜はフィールド酸化膜となる。
【0051】
図9参照。
【0052】
図8の後、ホット燐酸等を用いて第2の酸化膜5、シリコン窒化膜6、及びCVD酸化膜11の一部を除去する。
【0053】
そして、半導体層4の平坦部に第3の酸化膜12(ゲート酸化膜)及びゲート電極13を形成する。そして、ゲート電極13をマスクにして、砒素AS+をイオン注入して、N+型のソース領域14、ドレイン領域15を形成する。更に、ゲート電極13の側壁部にサイドウォールスペーサ膜16を形成する。これにより図9に示す如く本実施形態の半導体装置1は完成する。
【0054】
図10は、本実施形態の半導体装置1(図9)の概略平面図である。図10中のA−A線断面図が図9に該当する。
【0055】
図10において、半導体層4の外周部に接触して第2のポリシリコン層10が形成される。そこで、当該第2のポリシリコン層10a、10bのうち、ゲート電極13の直下に該当する箇所には、第2のポリシリコン10aが形成される。また、第2のポリシリコン層のうち、ゲート電極13と重畳しない部分が第2のポリシリコン層10bである。
【0056】
このように本実施形態では、半導体層4の外周部に形成された第2のポリシリコン層10a、10bが半導体基板2とのコンタクト領域となり、半導体基板2と半導体層4とを電気的に導通させ、基板浮遊効果を防止する機能を有する(従来例図19のコンタクトC’に該当する)。
【0057】
以上より、本実施形態では第2のポリシリコン層10aが第2半導体層4直下に形成されるため、従来例に見られるようなコンタクトC’を半導体層4の有する面積以外に形成する必要はない。そのため、半導体装置1Aの面積を大きくする必要のないSOI構造の半導体装置が実現できる。
【0058】
次に本発明の第2の実施形態について説明する。上述した第1の実施形態の図5において、半導体層4の直下にスペースSを形成するためにフッ酸(HF)による2度目のエッチングを実施した。当該エッチングにより、第1の実施形態では、図10に示すような第2のポリシリコン層10a、10bが形成される。当該ポリシリコン層10aは、半導体基板2と半導体層4とを電気的に導通させるため本発明において、不可欠の要素である。
【0059】
しかし、図10のポリシリコン層10bは、ゲート電極13から離れた位置に形成されており、本発明において必ずしも必要な要素であるとは言えない。半導体基板2と半導体層4とを導通させることだけを考えると第2のポリシリコン層10aだけでその目的は達せられると言える。
【0060】
逆に半導体基板2と半導体層4とを導通している第2のポリシリコン層10bがあることで、トランジスタの寄生容量が増加するという欠点が生じてしまう。
【0061】
そこで、本発明の第2の実施形態は、第1の実施形態の上述した不具合を解消すべく成されたものである。
【0062】
本発明の第2の実施形態の特徴は、第1の実施形態の2度目のエッチングの際に第2のポリシリコン層10bにリソグラフィー工程を採用することにある。つまり、レジストマスクを用いて、エッチングすることで、不要な第2のポリシリコン層10b領域の形成を妨げる。
【0063】
その結果、第2のポリシリコン層10bを形成せずに、第2のポリシリコン層10aのみを形成できる。加えて、必要不可欠な第2のポリシリコン層10aをレジストマスクのパターンを設計変更することで、様々な設計上の制約等にも応えるものである。
【0064】
以下、本実施形態の製造過程を図1乃至図4、図11乃至図13、図6乃至図9を参照説明する。第1の実施形態と同一内容については、その説明を省略する。
【0065】
図1乃至図4参照。
【0066】
本実施形態では、第1の実施形態の図1から図5(a)までは同じ工程を経る。
【0067】
図11(a)参照。
【0068】
図5(a)の工程の後、基板全面にレジストを塗布し、所定のマスクパターンを用いて露光・現像してパターニングされ、レジストマスク16を形成する。
【0069】
図11(b)参照。
【0070】
その後、希釈フッ酸(HF)を用いた、500Å程度の等方性エッチングを第1の酸化膜3bに行うことで、当該第1の酸化膜3bは図中の第1の酸化膜3cの位置までエッチングされる。ここで、当該希釈フッ酸(HF)を用いたエッチングでは、半導体基板2はエッチングされない。
【0071】
本実施形態の特徴は、上記の希釈フッ酸(HF)を用いたときの所定のマスクパターンにある。このマスクパターンについて以下説明する。
【0072】
図12(a)〜12(e)参照。
【0073】
このときのレジストマスク16の開口部20のパターンについての実施例を、以下図12(a)〜12(e)に示す。
【0074】
図12(a)〜12(e)に共通した特徴は、当該レジストマスク16の開口部20a〜20eをゲート電極13上に形成することにある。このとき、当該開口部20a〜20eを点線で示す。
【0075】
図12(a)では、当該開口部20aを半導体層4とゲート電極13とが重畳する範囲が形成する矩形(以下、重畳範囲と称す)よりもやや大きく形成する。このマスクパターンの断面図は、図11に示すものである。
【0076】
図12(b)、(c)では、開口部20b、20cの面積が図12(a)の開口部20aよりも更に小さくなるように形成したものである。具体的には、前記重畳範囲の四隅のうちの2つの角を含むように開口部を形成したものである。開口部20bはゲート電極13の延在方向の2つの角を含むように、開口部20cは当該延在方向と垂直な方向の2つの角を含むように形成した開口部である。
【0077】
図12(d)は、開口部20dの面積が前記重畳範囲の四隅のうちの1つの角を含むように開口部を形成したものである。つまり、開口部20dが半導体層4の活性領域の一方(例えば、ソース側)だけに開口される。
【0078】
図12(e)は、開口部20eが前記ゲート電極13幅よりも小さな開口幅を有し、当該ゲート電極13幅内に収まり、かつ開口部20eの一部が前記半導体層4の外側となるように形成される、
上述した開口部20のマスクパターンはいずれも設計上の制約等によって変更可能なものであり、上述した各開口部を形成することで、図9に見られる半導体層4直下に形成される第2のポリシリコン層10aの形成される位置が特定される。
【0079】
図13は、図12の開口部20a〜20eを用いた結果、形成した図10の第2のポリシリコン層10a、10bの平面図である。図12の開口部20a〜20eは、それぞれ第2のポリシリコン層21a〜21eに対応する。
【0080】
図6乃至図9参照。
【0081】
その後、本発明の第1の実施形態の図6から図9までの工程を経て、本実施形態の半導体装置は完成する。
【0082】
以上より、本実施形態では半導体基板2と半導体層4とを電気的に導通させる第2のポリシリコン層21a〜21eは、図10の第2のポリシリコン層10bのようにゲート電極13から離れた位置に形成することがないので、半導体装置内の寄生容量を低減できる。
【0083】
次に本発明の第3の実施形態について説明する。上述した本発明の第1、2の実施形態では、コンタクトを取るための特別な領域を半導体層4以外に拡張して形成する必要はないことは述べた。しかし、第1、2の実施形態では、その製造過程が多数かつ複雑であるという欠点を有する。
【0084】
そこで、本発明の第3の実施形態では第1、2の実施形態の効果(特別なコンタクト領域半導体層4以外に設けない)に加え、更に工程数を削減したものである。
【0085】
以下、本実施形態の第3の実施形態について図1(a)、図14乃至図18を参照しながら説明する。ここで、第1、2の実施形態と同一内容についてはその説明を省略し、同一構成要素には、同一符号を付した。
【0086】
図1(a)参照。
【0087】
本実施形態では、図1(a)の過程において、半導体基板2上に第1の酸化膜3、半導体層4、第2の酸化膜5、シリコン窒化膜6を形成する過程は共通している。
【0088】
図14参照。
【0089】
その後、シリコン窒化膜6の表面にレジスト22を塗布し、露光・現像してパターニング処理を施して、当該レジスト22をマスクとして、第1の酸化膜3、半導体層4に加えて、第2の酸化膜5及びシリコン窒化膜6までをエッチングする。このときのエッチングにより、半導体基板2の表面の一部もエッチングされる。その後、当該レジスト22を除去する。
【0090】
図15参照。
【0091】
続いて、第1の酸化膜3の表面、半導体層4及び第2の酸化膜5の各断面、シリコン窒化膜6の表面全面に第4のポリシリコン層31を500Å程度堆積する。
【0092】
ここで、第4のポリシリコン層31の代わりにアモルファスシリコンを500Å程度堆積し、固相エピタキシャル成長法により、アモルファスシリコンを単結晶化してもよい。このとき、アモルファスシリコンを用いることで、半導体基板2と半導体層4とのリーク電流を低減することは、第1の実施形態と同様である。
【0093】
その後、フッ化ボロン(BF2)を斜めに注入する。このときの条件は、図6と同様である。この注入は、第4のポリシリコン31を電気的に活性化させるためである。そして、同様に約900℃で10分程度のアニール(熱)処理を施す。
【0094】
図16参照。
【0095】
次に、当該第4のポリシリコン層31に異方性エッチング(エッチバック)して、図16に示すようなサイドウォールポリシリコン層32を形成する。このときシリコン窒化膜6の表面及び側面、第2の酸化膜5の側面は完全に露出し、当該サイドウォールポリシリコン層32は第2の酸化膜5及びシリコン窒化膜6の側面(エッチング断面)に形成する。
【0096】
また、当該サイドウォールポリシリコン層32は、第2の酸化膜5及びシリコン窒化膜6の周囲を取り囲むように形成してもよいし、周囲の一部だけに形成してもよい。
【0097】
本実施形態の特徴は、当該サイドウォールポリシリコン層32を形成することであり、このサイドウォールポリシリコン層32が半導体基板2と半導体層4とを電気的に導通させる働きを有する。
【0098】
図17参照。
【0099】
その後、CVD酸化法によりCVD酸化膜11を図16の半導体装置1が完全に埋没するように形成する。その後、上方からシリコン窒化膜6が露出するまで当該CVD酸化膜11をCMP(Chemical Mechanical Polishing)法により研磨処理を施す。
【0100】
図18参照。
【0101】
図18の後、ホット燐酸を用いて第2の酸化膜5、シリコン窒化膜6、及びCVD酸化膜11の一部を除去する。
【0102】
そして、半導体層4の平坦部に第3の酸化膜12(ゲート酸化膜)及びゲート電極13を形成する。そして、ゲート電極13をマスクとして、砒素をイオン注入し、ソース領域33及びドレイン領域34を形成する。更に、ゲート電極13の側壁部にサイドウォールスペーサ膜35を形成することで、本実施形態の半導体装置の主要部は完成する。ここで、半導体層4はサイドウォールポリシリコン層32を介して半導体基板2に導通される。
【0103】
以上より、本実施形態では第1、2の実施形態の図3、図6に見られるような2度の第1のポリシリコン層8及び第2のポリシリコン層10の被覆工程を、本実施形態の図15の第4のポリシリコン層31の形成工程のように1度の被覆工程で済ませることができる。
【0104】
加えて、本発明の第1、2の実施形態の図5に見られるような2度目の異方性エッチング及び図12に見られるようなリソグラフィー工程を、本実施形態では省略できる。
【0105】
本発明の各実施形態では、基板(半導体基板2)にP型基板を用いた例を開示した。しかし本発明では、当該半導体基板2をノンドープにすることにより、不純物の殆ど含まない真性半導体基板を用いてもよい。
【0106】
更には、SOI構造がその設計の制約上、素子分離機能を有する第1の酸化膜3が薄く形成されざるを得ない場合があり、このとき当該基板(半導体基板2)がP型に帯電していることで、予期せぬ寄生容量が半導体基板2内に生じてしまう(空乏層が形成される)ことがある。そこで、本発明では、当該基板に上述したような真性半導体基板を用いることで、当該予期せぬ寄生容量を未然に防ぐことが可能となる。
【0107】
【発明の効果】
本発明によれば、トランジスタの活性領域に近接して、活性領域の半導体層と基板とを導通させるコンタクト領域を形成しているので、トランジスタの基板浮遊効果を低減できると共に、当該トランジスタのパターン面積を縮小することができる。
【0108】
更に、様々な大きさの開口を有するレジストマスクを用いることで、コンタクト領域を形成するため、トランジスタの寄生容量を低減することができる。
【0109】
更に、半導体基板に不純物の殆ど含まない真性半導体基板を用いることで、空乏層の広がりが容易となり容量を小さくできる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図4】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図5】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図6】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図7】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図8】本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図9】本発明の第1の実施形態に係る半導体装置を示す断面図である。
【図10】本発明の第1の実施形態に係る半導体装置を示す平面図である。
【図11】本発明の第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図12】本発明の第2の実施形態に係る半導体装置の製造方法を示す平面図である。
【図13】本発明の第2の実施形態に係る半導体装置の製造方法を示す平面図である。
【図14】本発明の第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図15】本発明の第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図16】本発明の第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図17】本発明の第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図18】本発明の第3の実施形態に係る半導体装置を示す断面図である。
【図19】従来例の半導体装置の製造方法を示す平面図である。
【図20】従来例の半導体装置の製造方法を示す断面図である。
Claims (5)
- 一導電型の半導体基板上に第1の酸化膜、半導体層、第2の酸化膜、シリコン窒化膜を順次堆積して形成する工程と、
前記第2の酸化膜及びシリコン窒化膜をエッチングし、エッチング表面に第1のシリコン層を形成し、前記第1のシリコン層に不純物を拡散する工程と、
前記第1のシリコン層及び前記半導体層をエッチングして、前記第2の酸化膜及び前記シリコン窒化膜の断面に前記第1のシリコン層の一部を残す工程と、
前記半導体層をマスクとして前記第1の酸化膜をエッチングし、前記半導体基板、前記第1の酸化膜、前記半導体層、前記第1のシリコン層及び前記シリコン窒化膜の露出面にレジストを塗布して、パターニング処理を行い、開口部を形成して、前記第1の酸化膜にエッチングを行う工程と、
前記半導体層の直下に形成されている前記第1の酸化膜の一部をエッチングし、前記半導体基板、前記第1の酸化膜、前記半導体層、前記第1のシリコン層及び前記シリコン窒化膜の露出面に第2のシリコン層を形成し、前記第2のシリコン層に不純物を注入し、熱処理する工程と、
前記第1のシリコン層においては完全に、前記第2のシリコン層においては半導体層直下の前記第2のシリコン層を残すようにエッチングする工程と、
全面に絶縁膜を形成し、前記絶縁膜を前記シリコン窒化膜の表面が露出するように研磨し、その後に前記第2の酸化膜、前記シリコン窒化膜及び前記絶縁膜の一部を除去し、前記半導体層の表面に第3の酸化膜及びゲート電極を形成する工程と、を具備することを特徴とした半導体装置の製造方法。 - 前記開口部が、前記半導体層と前記ゲート電極とが重畳する範囲が形成する矩形の四隅の少なくとも1角を含むように形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記開口部が、前記ゲート電極幅よりも小さな開口幅を有し、前記ゲート電極幅内に収まり、かつ前記開口部の一部が前記半導体層の外側となるように形成される、ことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1のシリコン層としてアモルファスシリコンを形成し、続く固相エピタキシャル成長によって単結晶化させることを特徴とした請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法。
- 前記半導体基板が、ノンドープの真性半導体基板であることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置の製造方法。
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