JP2002208696A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ドレイン領域のジャンクション容量を低減で
きると共に、基板浮遊効果を抑制でき、チャネル部で発
生する熱を基板側に放熱しやすい半導体装置及びその製
造方法を提供する。 【解決手段】 本発明に係る半導体装置は、シリコン基
板１に形成されたソース拡散層１３と、シリコン基板に
形成されたドレイン拡散層１４と、このドレイン拡散層
の底部とシリコン基板との接合部における面積が少なく
とも５０％の領域に形成されたシリコン酸化膜１７と、
シリコン基板上に形成されたゲート酸化膜５と、このゲ
ート酸化膜上に形成され、ソース拡散層とドレイン拡散
層の相互間上に位置するゲート電極６ａと、を具備する
ものである。
きると共に、基板浮遊効果を抑制でき、チャネル部で発
生する熱を基板側に放熱しやすい半導体装置及びその製
造方法を提供する。 【解決手段】 本発明に係る半導体装置は、シリコン基
板１に形成されたソース拡散層１３と、シリコン基板に
形成されたドレイン拡散層１４と、このドレイン拡散層
の底部とシリコン基板との接合部における面積が少なく
とも５０％の領域に形成されたシリコン酸化膜１７と、
シリコン基板上に形成されたゲート酸化膜５と、このゲ
ート酸化膜上に形成され、ソース拡散層とドレイン拡散
層の相互間上に位置するゲート電極６ａと、を具備する
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、ドレイン領域のジャンクシ
ョン容量を低減できると共に、基板浮遊効果を抑制で
き、チャネル部で発生する熱を基板側に放熱しやすい半
導体装置及びその製造方法に関する。
の製造方法に係わり、特に、ドレイン領域のジャンクシ
ョン容量を低減できると共に、基板浮遊効果を抑制で
き、チャネル部で発生する熱を基板側に放熱しやすい半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図７は、従来の半導体装置を示す断面図
である。この半導体装置はシリコン基板１０１を有して
おり、このシリコン基板１０１には素子分離酸化膜１０
３が形成されている。シリコン基板１０１の表面にはゲ
ート酸化膜１０５が形成されており、このゲート酸化膜
１０５上にはゲート電極１０６ａが形成されている。こ
のゲート電極１０６ａの側壁にはサイドウォール１１１
が形成されており、このサイドウォール下のシリコン基
板１０１には低濃度の不純物拡散層１１２が形成されて
いる。シリコン基板１０１には低濃度拡散層１１２に隣
接してソース／ドレイン領域の拡散層１１３，１１４が
形成されている。
である。この半導体装置はシリコン基板１０１を有して
おり、このシリコン基板１０１には素子分離酸化膜１０
３が形成されている。シリコン基板１０１の表面にはゲ
ート酸化膜１０５が形成されており、このゲート酸化膜
１０５上にはゲート電極１０６ａが形成されている。こ
のゲート電極１０６ａの側壁にはサイドウォール１１１
が形成されており、このサイドウォール下のシリコン基
板１０１には低濃度の不純物拡散層１１２が形成されて
いる。シリコン基板１０１には低濃度拡散層１１２に隣
接してソース／ドレイン領域の拡散層１１３，１１４が
形成されている。
【０００３】上記従来の半導体装置は、ソース／ドレイ
ン領域の拡散層１３，１４とシリコン基板１０１との間
にジャンクション容量を有しているため、装置の高速化
にはあまり適していない。
ン領域の拡散層１３，１４とシリコン基板１０１との間
にジャンクション容量を有しているため、装置の高速化
にはあまり適していない。
【０００４】半導体装置をより高速化するために、図８
に示すようなＳＯＩ(Silicon On Insulator)構造のトラ
ンジスタを用いることがある。図８は、他の従来の半導
体装置を示す断面図である。
に示すようなＳＯＩ(Silicon On Insulator)構造のトラ
ンジスタを用いることがある。図８は、他の従来の半導
体装置を示す断面図である。
【０００５】ＳＯＩ基板１２１は、単結晶シリコンから
なる支持基板１２２と、この支持基板１２２上に形成さ
れた絶縁層（ＢＯＸ層）１２３と、この絶縁層１２３上
に形成された単結晶Ｓｉ層１２４と、から構成されてい
る。なお、ＳＯＩ基板１０１は、種々の製造方法により
製造することが可能であり、例えば、張り合わせ法、Ｓ
ＩＭＯＸ(separation by Implanted oxygen)などにより
製造することも可能である。
なる支持基板１２２と、この支持基板１２２上に形成さ
れた絶縁層（ＢＯＸ層）１２３と、この絶縁層１２３上
に形成された単結晶Ｓｉ層１２４と、から構成されてい
る。なお、ＳＯＩ基板１０１は、種々の製造方法により
製造することが可能であり、例えば、張り合わせ法、Ｓ
ＩＭＯＸ(separation by Implanted oxygen)などにより
製造することも可能である。
【０００６】単結晶Ｓｉ層１２４には素子分離酸化膜１
０３が形成されている。単結晶Ｓｉ層１２４の表面には
ゲート酸化膜１０５が形成されており、このゲート酸化
膜１０５上にはゲート電極１０６ａが形成されている。
このゲート電極１０６ａの側壁にはサイドウォール１１
１が形成されており、このサイドウォール下の単結晶Ｓ
ｉ層１２４には低濃度の不純物拡散層１１２が形成され
ている。単結晶Ｓｉ層１２４には低濃度拡散層１１２に
隣接してソース／ドレイン領域の拡散層１１３，１１４
が形成されている。
０３が形成されている。単結晶Ｓｉ層１２４の表面には
ゲート酸化膜１０５が形成されており、このゲート酸化
膜１０５上にはゲート電極１０６ａが形成されている。
このゲート電極１０６ａの側壁にはサイドウォール１１
１が形成されており、このサイドウォール下の単結晶Ｓ
ｉ層１２４には低濃度の不純物拡散層１１２が形成され
ている。単結晶Ｓｉ層１２４には低濃度拡散層１１２に
隣接してソース／ドレイン領域の拡散層１１３，１１４
が形成されている。
【０００７】上記他の従来の半導体装置では、ソース／
ドレイン領域の拡散層１１３，１１４と支持基板１２２
の間にＢＯＸ層１２３を配置している。このため、前述
した従来の半導体装置に比べてソース／ドレイン領域の
拡散層のジャンクション容量を大幅に低減することがで
き、装置の高速化を図ることができる。
ドレイン領域の拡散層１１３，１１４と支持基板１２２
の間にＢＯＸ層１２３を配置している。このため、前述
した従来の半導体装置に比べてソース／ドレイン領域の
拡散層のジャンクション容量を大幅に低減することがで
き、装置の高速化を図ることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記他
の従来の半導体装置では、ＳＯＩ構造を用いており、微
細化した状態で単結晶Ｓｉ層１２４に電気的な接続をと
るのが難しいので、基板部分が浮いてしまい、トランジ
スタのオン電流の一部がチャネル部に影響して基板浮遊
効果を起こすことがある。従って、他の従来の半導体装
置では回路設計がしにくかった。
の従来の半導体装置では、ＳＯＩ構造を用いており、微
細化した状態で単結晶Ｓｉ層１２４に電気的な接続をと
るのが難しいので、基板部分が浮いてしまい、トランジ
スタのオン電流の一部がチャネル部に影響して基板浮遊
効果を起こすことがある。従って、他の従来の半導体装
置では回路設計がしにくかった。
【０００９】また、他の従来の半導体装置では、熱を伝
達しにくい絶縁層からなるＢＯＸ層１２４を有するた
め、トランジスタのチャネル部で発生した熱が支持基板
１２２の側に放熱されにくいという問題もある。
達しにくい絶縁層からなるＢＯＸ層１２４を有するた
め、トランジスタのチャネル部で発生した熱が支持基板
１２２の側に放熱されにくいという問題もある。
【００１０】また、他の従来の半導体装置では、静電気
放電（ＥＳＤ：electrostatic discharge)に弱い。つま
り、ソース／ドレイン領域の拡散層１１３，１１４に接
続しているリードなどの外部端子において静電気が発生
し、それによって外部端子からソース／ドレイン領域の
拡散層に静電気によるチャージが発生しても、ＢＯＸ層
１２３があるので、そのチャージを基板に逃がすことが
困難である。従って、他の従来の半導体装置では、ＥＳ
Ｄに弱いという問題がある。
放電（ＥＳＤ：electrostatic discharge)に弱い。つま
り、ソース／ドレイン領域の拡散層１１３，１１４に接
続しているリードなどの外部端子において静電気が発生
し、それによって外部端子からソース／ドレイン領域の
拡散層に静電気によるチャージが発生しても、ＢＯＸ層
１２３があるので、そのチャージを基板に逃がすことが
困難である。従って、他の従来の半導体装置では、ＥＳ
Ｄに弱いという問題がある。
【００１１】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ドレイン領域のジャンク
ション容量を低減できると共に、基板浮遊効果を抑制で
き、チャネル部で発生する熱を基板側に放熱しやすい半
導体装置及びその製造方法を提供することにある。ま
た、本発明の他の目的は、静電気放電に強い半導体装置
及びその製造方法を提供することにある。
れたものであり、その目的は、ドレイン領域のジャンク
ション容量を低減できると共に、基板浮遊効果を抑制で
き、チャネル部で発生する熱を基板側に放熱しやすい半
導体装置及びその製造方法を提供することにある。ま
た、本発明の他の目的は、静電気放電に強い半導体装置
及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、半導体基板に形成され
たソース拡散層と、半導体基板に形成されたドレイン拡
散層と、このドレイン拡散層の底部と半導体基板との接
合部における面積が少なくとも５０％の領域に形成され
た絶縁膜と、半導体基板上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成され、ソース拡散層とド
レイン拡散層の相互間上に位置するゲート電極と、を具
備することを特徴とする。
め、本発明に係る半導体装置は、半導体基板に形成され
たソース拡散層と、半導体基板に形成されたドレイン拡
散層と、このドレイン拡散層の底部と半導体基板との接
合部における面積が少なくとも５０％の領域に形成され
た絶縁膜と、半導体基板上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成され、ソース拡散層とド
レイン拡散層の相互間上に位置するゲート電極と、を具
備することを特徴とする。
【００１３】上記半導体装置によれば、ドレイン拡散層
の底部と半導体基板との接合部における面積が少なくと
も５０％の領域に絶縁膜を形成しているため、ドレイン
拡散層のジャンクション容量を低減することができる。
また、ソース／ドレイン領域の拡散層の相互間下に絶縁
膜を形成していないので、トランジスタのチャネル部で
発生した熱を半導体基板側に放熱しやすくなる。また、
完全なＳＯＩ構造ではないので、基板浮遊効果を抑制す
ることができる。また、絶縁膜をドレイン拡散層下の一
部にしか形成していない場合、ＥＳＤに強くすることが
できる。つまり、ドレイン拡散層に接続している外部端
子において静電気が発生し、それによって外部端子から
ドレイン拡散層に静電気によるチャージが発生しても、
そのチャージを絶縁膜が形成されていないドレイン拡散
層下の部分から基板に逃がすことができるからである。
の底部と半導体基板との接合部における面積が少なくと
も５０％の領域に絶縁膜を形成しているため、ドレイン
拡散層のジャンクション容量を低減することができる。
また、ソース／ドレイン領域の拡散層の相互間下に絶縁
膜を形成していないので、トランジスタのチャネル部で
発生した熱を半導体基板側に放熱しやすくなる。また、
完全なＳＯＩ構造ではないので、基板浮遊効果を抑制す
ることができる。また、絶縁膜をドレイン拡散層下の一
部にしか形成していない場合、ＥＳＤに強くすることが
できる。つまり、ドレイン拡散層に接続している外部端
子において静電気が発生し、それによって外部端子から
ドレイン拡散層に静電気によるチャージが発生しても、
そのチャージを絶縁膜が形成されていないドレイン拡散
層下の部分から基板に逃がすことができるからである。
【００１４】また、本発明に係る半導体装置において
は、上記ソース拡散層の底部と半導体基板との接合部に
おける少なくとも一部に形成された絶縁膜をさらに含む
ことも可能である。
は、上記ソース拡散層の底部と半導体基板との接合部に
おける少なくとも一部に形成された絶縁膜をさらに含む
ことも可能である。
【００１５】また、本発明に係る半導体装置において
は、上記半導体基板に形成された、基板電位をとるため
の不純物拡散層をさらに含むことも可能である。
は、上記半導体基板に形成された、基板電位をとるため
の不純物拡散層をさらに含むことも可能である。
【００１６】本発明に係る半導体装置の製造方法は、半
導体基板にゲート絶縁膜を形成する第１工程と、このゲ
ート絶縁膜上に導電膜を堆積する第２工程と、この導電
膜上に絶縁膜を堆積する第３工程と、この絶縁膜及び導
電膜をパターニングすることにより、ゲート絶縁膜上に
導電膜からなるゲート電極を形成すると共にゲート電極
上に絶縁膜からなるマスク用絶縁膜を形成する第４工程
と、マスク用絶縁膜をマスクとして半導体基板に不純物
イオンをイオン注入することにより、半導体基板にソー
ス拡散層及びドレイン拡散層を形成する第５工程と、マ
スク用絶縁膜をマスクとして半導体基板に酸素イオンを
イオン注入し、半導体基板に熱処理を施すことにより、
ドレイン拡散層の底部と半導体基板との接合部における
面積が少なくとも５０％の領域に酸化膜を形成する第６
工程と、を具備することを特徴とする。
導体基板にゲート絶縁膜を形成する第１工程と、このゲ
ート絶縁膜上に導電膜を堆積する第２工程と、この導電
膜上に絶縁膜を堆積する第３工程と、この絶縁膜及び導
電膜をパターニングすることにより、ゲート絶縁膜上に
導電膜からなるゲート電極を形成すると共にゲート電極
上に絶縁膜からなるマスク用絶縁膜を形成する第４工程
と、マスク用絶縁膜をマスクとして半導体基板に不純物
イオンをイオン注入することにより、半導体基板にソー
ス拡散層及びドレイン拡散層を形成する第５工程と、マ
スク用絶縁膜をマスクとして半導体基板に酸素イオンを
イオン注入し、半導体基板に熱処理を施すことにより、
ドレイン拡散層の底部と半導体基板との接合部における
面積が少なくとも５０％の領域に酸化膜を形成する第６
工程と、を具備することを特徴とする。
【００１７】本発明に係る半導体装置の製造方法は、半
導体基板にゲート絶縁膜を形成する第１工程と、このゲ
ート絶縁膜上に導電膜を堆積する第２工程と、この導電
膜をパターニングすることにより、ゲート絶縁膜上に導
電膜からなるゲート電極を形成する第３工程と、ゲート
電極をマスクとして半導体基板に不純物イオンをイオン
注入することにより、半導体基板にソース拡散層及びド
レイン拡散層を形成する第４工程と、ゲート電極上にマ
スク用絶縁膜を形成する第５工程と、このマスク用絶縁
膜をマスクとして半導体基板に酸素イオンをイオン注入
し、半導体基板に熱処理を施すことにより、ドレイン拡
散層の底部と半導体基板との接合部における面積が少な
くとも５０％の領域に酸化膜を形成する第６工程と、を
具備することを特徴とする。
導体基板にゲート絶縁膜を形成する第１工程と、このゲ
ート絶縁膜上に導電膜を堆積する第２工程と、この導電
膜をパターニングすることにより、ゲート絶縁膜上に導
電膜からなるゲート電極を形成する第３工程と、ゲート
電極をマスクとして半導体基板に不純物イオンをイオン
注入することにより、半導体基板にソース拡散層及びド
レイン拡散層を形成する第４工程と、ゲート電極上にマ
スク用絶縁膜を形成する第５工程と、このマスク用絶縁
膜をマスクとして半導体基板に酸素イオンをイオン注入
し、半導体基板に熱処理を施すことにより、ドレイン拡
散層の底部と半導体基板との接合部における面積が少な
くとも５０％の領域に酸化膜を形成する第６工程と、を
具備することを特徴とする。
【００１８】また、本発明に係る半導体装置の製造方法
において、上記第６工程は、ドレイン拡散層の底部と半
導体基板との接合部における面積が少なくとも５０％の
領域に酸化膜を形成すると共に、ソース拡散層の底部と
半導体基板との接合部における少なくとも一部に酸化膜
を形成する工程であることも可能である。
において、上記第６工程は、ドレイン拡散層の底部と半
導体基板との接合部における面積が少なくとも５０％の
領域に酸化膜を形成すると共に、ソース拡散層の底部と
半導体基板との接合部における少なくとも一部に酸化膜
を形成する工程であることも可能である。
【００１９】また、本発明に係る半導体装置の製造方法
においては、上記第１工程の前に、半導体基板に基板電
位をとるための不純物拡散層を形成する工程をさらに含
むことも可能である。
においては、上記第１工程の前に、半導体基板に基板電
位をとるための不純物拡散層を形成する工程をさらに含
むことも可能である。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１〜図４は、本発明の第
１の実施の形態による半導体装置の製造方法を示す断面
図である。
施の形態について説明する。図１〜図４は、本発明の第
１の実施の形態による半導体装置の製造方法を示す断面
図である。
【００２１】まず、図１に示すように、シリコン基板１
にトレンチを形成し、このトレンチ内を含む全面上にＣ
ＶＤ法によりシリコン酸化膜を堆積する。この後、シリ
コン基板１の上に存在するシリコン酸化膜をエッチバッ
ク又はＣＭＰ（Chemical Mechanical Polishing）研磨
により除去する。これにより、トレンチ内にシリコン酸
化膜が埋め込まれ、素子分離領域にはシリコン酸化膜か
らなる素子分離膜３が形成される。次に、シリコン基板
１に不純物イオンをイオン注入することにより、シリコ
ン基板１には基板電位をとるための不純物拡散層２が形
成される。
にトレンチを形成し、このトレンチ内を含む全面上にＣ
ＶＤ法によりシリコン酸化膜を堆積する。この後、シリ
コン基板１の上に存在するシリコン酸化膜をエッチバッ
ク又はＣＭＰ（Chemical Mechanical Polishing）研磨
により除去する。これにより、トレンチ内にシリコン酸
化膜が埋め込まれ、素子分離領域にはシリコン酸化膜か
らなる素子分離膜３が形成される。次に、シリコン基板
１に不純物イオンをイオン注入することにより、シリコ
ン基板１には基板電位をとるための不純物拡散層２が形
成される。
【００２２】この後、シリコン基板１の表面に熱酸化法
によりゲート酸化膜５を形成する。次に、このゲート酸
化膜５を含む全面上にＣＶＤ法によりポリシリコン膜な
どの導電膜６を堆積し、このポリシリコン膜６の上にＣ
ＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）７を堆積す
る。この後、このシリコン酸化膜７上にレジスト膜を塗
布し、このレジスト膜を露光、現像することにより、シ
リコン酸化膜７上にはゲート電極をパターニングするた
めのレジストパターン８が形成される。
によりゲート酸化膜５を形成する。次に、このゲート酸
化膜５を含む全面上にＣＶＤ法によりポリシリコン膜な
どの導電膜６を堆積し、このポリシリコン膜６の上にＣ
ＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）７を堆積す
る。この後、このシリコン酸化膜７上にレジスト膜を塗
布し、このレジスト膜を露光、現像することにより、シ
リコン酸化膜７上にはゲート電極をパターニングするた
めのレジストパターン８が形成される。
【００２３】次に、図２に示すように、このレジストパ
ターン８をマスクとしてシリコン酸化膜７及びポリシリ
コン膜６をエッチングすることにより、ゲート酸化膜５
上にはゲート電極６ａが形成され、ゲート電極６ａ上に
はマスク用酸化膜７ａが形成される。
ターン８をマスクとしてシリコン酸化膜７及びポリシリ
コン膜６をエッチングすることにより、ゲート酸化膜５
上にはゲート電極６ａが形成され、ゲート電極６ａ上に
はマスク用酸化膜７ａが形成される。
【００２４】この後、マスク用酸化膜７ａ及びゲート電
極６ａをマスクとしてシリコン基板１に低濃度の不純物
イオンをイオン注入する。次に、マスク用酸化膜７ａを
含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、
このシリコン酸化膜を全面エッチングすることにより、
マスク用酸化膜７ａ及びゲート電極６ａの側壁にはシリ
コン酸化膜からなるサイドウォール１１が形成される。
極６ａをマスクとしてシリコン基板１に低濃度の不純物
イオンをイオン注入する。次に、マスク用酸化膜７ａを
含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、
このシリコン酸化膜を全面エッチングすることにより、
マスク用酸化膜７ａ及びゲート電極６ａの側壁にはシリ
コン酸化膜からなるサイドウォール１１が形成される。
【００２５】この後、サイドウォール１１及びマスク用
酸化膜７ａをマスクとして不純物イオンをイオン注入
し、シリコン基板１にアニールを施す。これにより、シ
リコン基板１には低濃度の不純物拡散層１２及びソース
／ドレイン領域の拡散層１３，１４が形成される。
酸化膜７ａをマスクとして不純物イオンをイオン注入
し、シリコン基板１にアニールを施す。これにより、シ
リコン基板１には低濃度の不純物拡散層１２及びソース
／ドレイン領域の拡散層１３，１４が形成される。
【００２６】次に、図３に示すように、ゲート酸化膜５
を含む全面上にレジスト膜を塗布し、このレジスト膜を
露光、現像することにより、シリコン基板上には不純物
拡散層２を覆うレジストパターン１５が形成される。こ
の後、このレジストパターン１５、マスク用酸化膜７ａ
及びサイドウォール１１をマスクとしてシリコン基板１
に酸素イオン１６をイオン注入する。この際の注入条件
は、酸素イオンの打ち込みピーク（Ｒ）がソース／ドレ
イン領域の拡散層１３，１４のジャンクションと同じ深
さになるようにする。
を含む全面上にレジスト膜を塗布し、このレジスト膜を
露光、現像することにより、シリコン基板上には不純物
拡散層２を覆うレジストパターン１５が形成される。こ
の後、このレジストパターン１５、マスク用酸化膜７ａ
及びサイドウォール１１をマスクとしてシリコン基板１
に酸素イオン１６をイオン注入する。この際の注入条件
は、酸素イオンの打ち込みピーク（Ｒ）がソース／ドレ
イン領域の拡散層１３，１４のジャンクションと同じ深
さになるようにする。
【００２７】この後、図４に示すように、レジストパタ
ーン１５を剥離した後、シリコン基板１にアニール処理
を行う。これにより、ソース／ドレイン領域の拡散層１
３，１４のジャンクション部にのみシリコン酸化膜（Ｓ
ｉＯ２膜）１７が埋め込み形成される。
ーン１５を剥離した後、シリコン基板１にアニール処理
を行う。これにより、ソース／ドレイン領域の拡散層１
３，１４のジャンクション部にのみシリコン酸化膜（Ｓ
ｉＯ２膜）１７が埋め込み形成される。
【００２８】上記第１の実施の形態によれば、ソース／
ドレイン領域の拡散層１３，１４とシリコン基板１との
接合部にシリコン酸化膜１７を形成しているため、ソー
ス／ドレイン領域のジャンクション容量を低減すること
ができる。従って、装置の高速化が可能となる。また、
ソース／ドレイン領域の拡散層の相互間下にはシリコン
酸化膜１７を形成していないので、トランジスタのチャ
ネル部で発生した熱をシリコン基板１の側に放熱されや
すくなる。また、完全なＳＯＩ構造ではないので、基板
浮遊効果を抑制することができ、回路設計が容易とな
る。
ドレイン領域の拡散層１３，１４とシリコン基板１との
接合部にシリコン酸化膜１７を形成しているため、ソー
ス／ドレイン領域のジャンクション容量を低減すること
ができる。従って、装置の高速化が可能となる。また、
ソース／ドレイン領域の拡散層の相互間下にはシリコン
酸化膜１７を形成していないので、トランジスタのチャ
ネル部で発生した熱をシリコン基板１の側に放熱されや
すくなる。また、完全なＳＯＩ構造ではないので、基板
浮遊効果を抑制することができ、回路設計が容易とな
る。
【００２９】尚、上記第１の実施の形態では、ポリシリ
コン膜６の上にシリコン酸化膜７を堆積し、シリコン酸
化膜７及びポリシリコン膜６をパターニングすることに
より、ゲート電極６ａ上にマスク用酸化膜７ａを形成し
ているが、ゲート電極、低濃度拡散層及びソース／ドレ
イン領域の拡散層を形成した後に、ゲート電極を含む全
面上にシリコン酸化膜を堆積し、このシリコン酸化膜を
パターニングすることにより、ゲート電極上にマスク用
酸化膜を形成することも可能である。
コン膜６の上にシリコン酸化膜７を堆積し、シリコン酸
化膜７及びポリシリコン膜６をパターニングすることに
より、ゲート電極６ａ上にマスク用酸化膜７ａを形成し
ているが、ゲート電極、低濃度拡散層及びソース／ドレ
イン領域の拡散層を形成した後に、ゲート電極を含む全
面上にシリコン酸化膜を堆積し、このシリコン酸化膜を
パターニングすることにより、ゲート電極上にマスク用
酸化膜を形成することも可能である。
【００３０】図５は、本発明の第２の実施の形態による
半導体装置を示す断面図であり、図１乃至図４と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。
半導体装置を示す断面図であり、図１乃至図４と同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。
【００３１】レジストパターン、マスク用酸化膜７ａ及
びサイドウォール１１をマスクとしてシリコン基板１に
酸素イオンをイオン注入する。次に、レジストパターン
を剥離した後、シリコン基板１にアニール処理を行う。
これにより、ソース拡散層１３のジャンクション部及び
ドレイン拡散層１４のジャンクション部の一部にシリコ
ン酸化膜１７が埋め込み形成される。なお、ドレイン拡
散層下に形成されるシリコン酸化膜１７は、ドレイン拡
散層とシリコン基板との接合部における面積が５０％以
上の領域で形成されることが望ましい。
びサイドウォール１１をマスクとしてシリコン基板１に
酸素イオンをイオン注入する。次に、レジストパターン
を剥離した後、シリコン基板１にアニール処理を行う。
これにより、ソース拡散層１３のジャンクション部及び
ドレイン拡散層１４のジャンクション部の一部にシリコ
ン酸化膜１７が埋め込み形成される。なお、ドレイン拡
散層下に形成されるシリコン酸化膜１７は、ドレイン拡
散層とシリコン基板との接合部における面積が５０％以
上の領域で形成されることが望ましい。
【００３２】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００３３】さらに、本実施の形態では、ＥＳＤに強く
することができる。つまり、ドレイン拡散層１４に接続
しているリードなどの外部端子において静電気が発生
し、それによって外部端子からドレイン領域の拡散層に
静電気によるチャージが発生しても、シリコン酸化膜１
７をドレイン拡散層下の一部にしか形成していないの
で、そのチャージをシリコン酸化膜が形成されていない
ドレイン拡散層下の部分から基板１に逃がすことができ
る。
することができる。つまり、ドレイン拡散層１４に接続
しているリードなどの外部端子において静電気が発生
し、それによって外部端子からドレイン領域の拡散層に
静電気によるチャージが発生しても、シリコン酸化膜１
７をドレイン拡散層下の一部にしか形成していないの
で、そのチャージをシリコン酸化膜が形成されていない
ドレイン拡散層下の部分から基板１に逃がすことができ
る。
【００３４】図６は、本発明の第３の実施の形態による
半導体装置を示す断面図であり、図５と同一部分には同
一符号を付し、異なる部分についてのみ説明する。
半導体装置を示す断面図であり、図５と同一部分には同
一符号を付し、異なる部分についてのみ説明する。
【００３５】シリコン酸化膜１７は、ソース拡散層１３
下には形成されず、ドレイン拡散層１４下の一部にのみ
形成される。このシリコン酸化膜１７は、ドレイン拡散
層とシリコン基板との接合部における面積が５０％以上
の領域で形成されることが望ましい。
下には形成されず、ドレイン拡散層１４下の一部にのみ
形成される。このシリコン酸化膜１７は、ドレイン拡散
層とシリコン基板との接合部における面積が５０％以上
の領域で形成されることが望ましい。
【００３６】上記第３の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００３７】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００３８】
【発明の効果】以上説明したように本発明によれば、ド
レイン拡散層の底部と半導体基板との接合部における面
積が少なくとも５０％の領域に絶縁膜を形成している。
したがって、ドレイン領域のジャンクション容量を低減
できると共に、基板浮遊効果を抑制でき、チャネル部で
発生する熱を基板側に放熱しやすい半導体装置及びその
製造方法を提供することができる。また、本発明によれ
ば、静電気放電に強い半導体装置及びその製造方法を提
供することができる。
レイン拡散層の底部と半導体基板との接合部における面
積が少なくとも５０％の領域に絶縁膜を形成している。
したがって、ドレイン領域のジャンクション容量を低減
できると共に、基板浮遊効果を抑制でき、チャネル部で
発生する熱を基板側に放熱しやすい半導体装置及びその
製造方法を提供することができる。また、本発明によれ
ば、静電気放電に強い半導体装置及びその製造方法を提
供することができる。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図１の次の工程を示す断面
図である。
製造方法を示すものであり、図１の次の工程を示す断面
図である。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図２の次の工程を示す断面
図である。
製造方法を示すものであり、図２の次の工程を示す断面
図である。
【図４】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図３の次の工程を示す断面
図である。
製造方法を示すものであり、図３の次の工程を示す断面
図である。
【図５】本発明の第２の実施の形態による半導体装置を
示す断面図である。
示す断面図である。
【図６】本発明の第３の実施の形態による半導体装置を
示す断面図である。
示す断面図である。
【図７】従来の半導体装置を示す断面図である。
【図８】他の従来の半導体装置を示す断面図である。
１，１０１…シリコン基板 ２…不純物拡散層 ３，１０３…素子分離酸化膜 ５，１０５…ゲート酸化膜 ６…ポリシリコン膜 ６ａ，１０６ａ…ゲート電極 ７…シリコン酸化膜（ＳｉＯ２膜） ７ａ…マスク用酸化膜 ８…レジストパターン １１，１１１…サイドウォール １２，１１２…低濃度の不純物拡散層 １３，１１３…ソース領域の拡散層 １４，１１４…ドレイン領域の拡散層 １５…レジストパターン １６…酸素イオン １７…シリコン酸化膜（ＳｉＯ２膜） １２１…ＳＯＩ基板 １２２…支持基板 １２３…絶縁層（ＢＯＸ層） １２４…単結晶Ｓｉ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２６Ｃ ６２６Ｂ Ｆターム(参考） 5F040 DA12 DA26 DC01 EB04 EC07 EF02 EF14 EF18 EK05 EM01 EM03 EM04 FA05 FA16 FB02 FC10 FC15 5F110 AA02 AA15 AA22 AA23 CC02 DD05 DD13 DD22 EE09 EE32 EE45 FF02 FF23 GG02 GG12 GG60 HJ13 HM15 NN62 QQ11
Claims (7)
- 【請求項１】 半導体基板に形成されたソース拡散層
と、 半導体基板に形成されたドレイン拡散層と、 このドレイン拡散層の底部と半導体基板との接合部にお
ける面積が少なくとも５０％の領域に形成された絶縁膜
と、 半導体基板上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成され、ソース拡散層とドレイ
ン拡散層の相互間上に位置するゲート電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 上記ソース拡散層の底部と半導体基板と
の接合部における少なくとも一部に形成された絶縁膜を
さらに含むことを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 上記半導体基板に形成された、基板電位
をとるための不純物拡散層をさらに含むことを特徴とす
る請求項１又は２記載の半導体装置。 - 【請求項４】 半導体基板にゲート絶縁膜を形成する第
１工程と、 このゲート絶縁膜上に導電膜を堆積する第２工程と、 この導電膜上に絶縁膜を堆積する第３工程と、 この絶縁膜及び導電膜をパターニングすることにより、
ゲート絶縁膜上に導電膜からなるゲート電極を形成する
と共にゲート電極上に絶縁膜からなるマスク用絶縁膜を
形成する第４工程と、 マスク用絶縁膜をマスクとして半導体基板に不純物イオ
ンをイオン注入することにより、半導体基板にソース拡
散層及びドレイン拡散層を形成する第５工程と、 マスク用絶縁膜をマスクとして半導体基板に酸素イオン
をイオン注入し、半導体基板に熱処理を施すことによ
り、ドレイン拡散層の底部と半導体基板との接合部にお
ける面積が少なくとも５０％の領域に酸化膜を形成する
第６工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板にゲート絶縁膜を形成する第
１工程と、 このゲート絶縁膜上に導電膜を堆積する第２工程と、 この導電膜をパターニングすることにより、ゲート絶縁
膜上に導電膜からなるゲート電極を形成する第３工程
と、 ゲート電極をマスクとして半導体基板に不純物イオンを
イオン注入することにより、半導体基板にソース拡散層
及びドレイン拡散層を形成する第４工程と、 ゲート電極上にマスク用絶縁膜を形成する第５工程と、 このマスク用絶縁膜をマスクとして半導体基板に酸素イ
オンをイオン注入し、半導体基板に熱処理を施すことに
より、ドレイン拡散層の底部と半導体基板との接合部に
おける面積が少なくとも５０％の領域に酸化膜を形成す
る第６工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 上記第６工程は、ドレイン拡散層の底部
と半導体基板との接合部における面積が少なくとも５０
％の領域に酸化膜を形成すると共に、ソース拡散層の底
部と半導体基板との接合部における少なくとも一部に酸
化膜を形成する工程であることを特徴とする請求項４又
は５記載の半導体装置の製造方法。 - 【請求項７】 上記第１工程の前に、半導体基板に基板
電位をとるための不純物拡散層を形成する工程をさらに
含むことを特徴とする請求項４〜６のうちいずれか１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001003970A JP2002208696A (ja) | 2001-01-11 | 2001-01-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001003970A JP2002208696A (ja) | 2001-01-11 | 2001-01-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208696A true JP2002208696A (ja) | 2002-07-26 |
Family
ID=18872225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001003970A Withdrawn JP2002208696A (ja) | 2001-01-11 | 2001-01-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002208696A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327961A (ja) * | 2003-04-23 | 2004-11-18 | Samsung Electronics Co Ltd | Ｍｏｓトランジスタ及びその製造方法 |
| JP2007519239A (ja) * | 2004-01-08 | 2007-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造 |
| US9087898B2 (en) | 2011-09-28 | 2015-07-21 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing semiconductor device |
-
2001
- 2001-01-11 JP JP2001003970A patent/JP2002208696A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327961A (ja) * | 2003-04-23 | 2004-11-18 | Samsung Electronics Co Ltd | Ｍｏｓトランジスタ及びその製造方法 |
| US7883969B2 (en) | 2003-04-23 | 2011-02-08 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor field effect transistors (MOSFETs) including recessed channel regions and methods of fabricating the same |
| JP4722405B2 (ja) * | 2003-04-23 | 2011-07-13 | 三星電子株式会社 | トランジスタ製造方法 |
| JP2007519239A (ja) * | 2004-01-08 | 2007-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造 |
| US9087898B2 (en) | 2011-09-28 | 2015-07-21 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing semiconductor device |
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