JP2010272581A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。
【選択図】 図１

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、素子分離に用いられるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造に適用して好適なものである。
半導体基板上に形成される半導体素子を電気的に絶縁するために、ＳＴＩ構造を用いたものがある。このＳＴＩ構造は、半導体基板に形成されたトレンチ内に絶縁体を埋め込むことで素子分離を実現するもので、ＬＯＣＯＳ法に比べて素子分離構造の微細化に優れている。
また、例えば、特許文献１には、トレンチ領域に埋め込まれた絶縁物質膜を含む全体構造の上面にキャップ層を形成し、キャップ層の一部を選択的に除去して、絶縁物質膜のトレンチ領域以外の領域の上方に形成された部分の上面を選択的に露出させ、その上面が露出された絶縁物質膜を選択的に除去することで、シリコン基板に素子分離膜を形成する方法が開示されている。
特開２００２−２９９４３３号公報
しかしながら、従来のＳＴＩ構造では、ＳＴＩ構造が形成された後にエッチング工程などを経ることで、ＳＴＩ構造の表面が後退し、半導体基板に対する段差が増大する。このため、ＳＴＩ構造との境界の半導体基板の側面が露出し、ジャンクションリークの発生要因となったり、ＳＴＩ構造上に層間絶縁層が形成された際に段差部分にボイドが形成され、層間絶縁層に埋め込まれるコンタクト電極間のショートマージンが減少するという問題があった。
また、特許文献１に開示された方法では、キャップ層がトレンチ領域からはみ出すため、素子分離構造の面積が増大し、素子分離構造の微細化に支障をきたすという問題があった。
本発明の目的は、素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。
本発明の一態様によれば、半導体基板と、前記半導体基板の表面よりも低い位置に埋め込まれた埋め込み絶縁層と、前記半導体基板と埋め込み絶縁層との間の段差の肩の部分にかからないようにして前記埋め込み絶縁層上に形成され、前記埋め込み絶縁層と材料の異なるキャップ絶縁層とを備えることを特徴とする半導体装置を提供する。
本発明の一態様によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内の前記半導体基板の表面よりも低い位置に埋め込み絶縁層を埋め込む工程と、前記半導体基板と前記埋め込み絶縁層との間の段差にかかるように配置されたキャップ絶縁層を前記埋め込み絶縁層上に形成する工程と、前記キャップ絶縁層の段差を境界とした裾引きを伴うレジストパターンを前記キャップ絶縁層上に形成する工程と、前記レジストパターンをマスクとして前記キャップ絶縁層をエッチングすることにより、前記半導体基板上の前記キャップ絶縁層を除去する工程と、前記半導体基板上の前記キャップ絶縁層を除去した後、前記レジストパターンを前記キャップ絶縁層上から除去する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
本発明の一態様によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内の前記半導体基板の表面よりも低い位置に埋め込み絶縁層を埋め込む工程と、前記埋め込み絶縁層にて素子分離された素子形成領域にゲート電極を形成する工程と、前記ゲート電極および前記埋め込み絶縁層を覆うとともに、前記半導体基板と前記埋め込み絶縁層との間の段差にかかるように配置され、前記埋め込み絶縁層と材料の異なる絶縁層を前記半導体基板上に形成する工程と、前記素子形成領域が覆われないように配置され、前記絶縁層の段差を境界とした裾引きを伴うレジストパターンを前記絶縁層上に形成する工程と、前記レジストパターンをマスクとして前記絶縁層をエッチングすることにより、前記埋め込み絶縁層上にキャップ絶縁層を形成するとともに、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記レジストパターンを前記キャップ絶縁層上から除去する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
本発明によれば、素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させることが可能となる。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。 図２は、ＳＴＩ後退量ＳＢとレジスト裾残膜ＲＴとの関係を示す図。 図３は、レジストパターン１４の合わせズレ量ＯＬとレジスト裾残膜ＲＴとの関係を示す断面図。 図４は、レジストパターン１４の頂上の合わせズレ量ＯＬＴとレジストパターン１４の底部の合わせズレ量ＯＬＢとの関係を示す図。 図５は、本発明の第２実施形態に係る半導体装置の製造方法の一例を示す断面図。 図６は、本発明の第２実施形態に係る半導体装置の製造方法の一例を示す断面図。 図７は、本発明の第２実施形態に係る半導体装置の製造方法の一例を示す断面図。 図８は、本発明の第２実施形態に係る半導体装置の製造方法の一例を示す断面図。
以下、本発明の実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１（ａ）において、半導体基板１１の一部の領域には、埋め込み絶縁層１２が埋め込まれている。なお、半導体基板１１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＡｌＡｓ、ＧａＩｎＡｓＰまたはＺｎＳｅなどの中から選択することができる。また、埋め込み絶縁層１２の材料は、例えば、シリコン酸化膜を用いることができる。
ここで、埋め込み絶縁層１２は、半導体基板１１の表面よりも低い位置に埋め込まれ、半導体基板１１と埋め込み絶縁層１２との境界には段差１２ａが形成されている。なお、半導体基板１１の表面からの埋め込み絶縁層１２の表面のＳＴＩ後退量ＳＢは３０ｎｍ以上であることが好ましい。
そして、半導体基板１１および埋め込み絶縁層１２上には、キャップ絶縁層１３が積層されている。ここで、キャップ絶縁層１３には、半導体基板１１と埋め込み絶縁層１２との境界の段差１２ａに起因する段差１３ａが形成されている。なお、キャップ絶縁層１３は、埋め込み絶縁層１２と異なる材料にて構成することができ、埋め込み絶縁層１２よりもエッチング耐性の大きな材料が好ましい。例えば、埋め込み絶縁層１２がシリコン酸化膜から構成される場合、キャップ絶縁層１３は、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜またはこれらの膜の組み合わせから構成することができる。また、キャップ絶縁層１３は、単層構造でもよいし、複層構造でもよい。
そして、埋め込み絶縁層１２上にキャップ絶縁層１３を残したまま、半導体基板１１上のキャップ絶縁層１３を選択的に除去するために、レジストパターン１４がキャップ絶縁層１３に形成されている。ここで、キャップ絶縁層１３の段差１３ａの部分では、レジストパターン１４を形成するための露光時にピントが合わなくなるために露光が十分に行われなくなる。このため、レジストパターン１４の合わせ位置がキャップ絶縁層１３の段差１３ａの位置から埋め込み絶縁層１２側にずれている場合においても、キャップ絶縁層１３の段差１３ａを境界とした裾引きが発生し、レジストパターン１４がキャップ絶縁層１３の段差１３ａに対して自己整合的に配置される。なお、ＳＴＩ後退量ＳＢが３０ｎｍ以上であれば、露光条件を調整することにより、キャップ絶縁層１３の段差１３ａにおけるレジスト裾残膜ＲＴは２０ｎｍ以上確保することができる。
そして、図１（ｂ）に示すように、レジストパターン１４をマスクとしてキャップ絶縁層１３をエッチングし、半導体基板１１上のキャップ絶縁層１３を選択的に除去することにより、キャップ絶縁層１３が埋め込み絶縁層１２上に自己整合的に形成される。ここで、半導体基板１１上のキャップ絶縁層１３が除去された後、キャップ絶縁層１３のオーバーエッチングを抑制することで、キャップ絶縁層１３の端部は、埋め込み絶縁層１２の端部の位置に揃えることができる。
あるいは、図１（ｃ）に示すように、半導体基板１１上のキャップ絶縁層１３が除去された後、キャップ絶縁層１３のオーバーエッチングを進めることで、埋め込み絶縁層１２の端部を露出させるようにしてもよい。この場合、キャップ絶縁層１３の端部の位置は、半導体基板１１と埋め込み絶縁層１２との境界の段差１２ａの側壁に形成されるキャップ絶縁層１３の厚さ分だけ、半導体基板１１と埋め込み絶縁層１２との境界の段差１２ａの位置からずれる。
これにより、キャップ絶縁層１３を埋め込み絶縁層１２上に自己整合的に形成することが可能となり、キャップ絶縁層１３を埋め込み絶縁層１２上に形成する際の位置合わせズレに起因するマージンを確保する必要がなくなる。このため、素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させることが可能となり、素子分離構造の微細化に支障をきたすことなく、半導体基板１１と埋め込み絶縁層１２との境界の段差１２ａに起因するジャンクションリークやボイドの発生を抑制することができる。
また、キャップ絶縁層１３を埋め込み絶縁層１２上に自己整合的に形成することにより、埋め込み絶縁層１２にて素子分離されるアクティブ領域に歪を与えることができる。このため、埋め込み絶縁層１２にて素子分離されるアクティブ領域に電界効果トランジスタを形成した際に、電界効果トランジスタの移動度を向上させることができ、電界効果トランジスタの高速化を図ることができる。なお、埋め込み絶縁層１２にて素子分離されるアクティブ領域にＮチャンネル電界効果トランジスタを形成する場合、キャップ絶縁層１３として引っ張り応力を与える材料を用いることが好ましい。また、埋め込み絶縁層１２にて素子分離されるアクティブ領域にＰチャンネル電界効果トランジスタを形成する場合、キャップ絶縁層１３として圧縮応力を与える材料を用いることが好ましい。
図２は、ＳＴＩ後退量ＳＢとレジスト裾残膜ＲＴとの関係を示す図である。
図２において、レジストパターン１４の合わせズレ量ＯＬが−６０ｎｍの場合、ＳＴＩ後退量ＳＢの大きさが増大するに従ってレジスト裾残膜ＲＴが増大する。そして、ＳＴＩ後退量ＳＢが３０ｎｍ以上であれば、露光条件を調整することにより、キャップ絶縁層１３の段差１３ａにおけるレジスト裾残膜ＲＴは２０ｎｍ以上確保することができた。
図３は、レジストパターン１４の合わせズレ量ＯＬとレジスト裾残膜ＲＴとの関係を示す断面図である。
図３（ａ）において、キャップ絶縁層１３の段差１３ａの位置を基準とすると、レジストパターン１４の合わせズレ量ＯＬが正の場合は、レジストパターン１４の裾引きは発生せず、レジストパターン１４の頂上の合わせズレ量ＯＬＴとレジストパターン１４の底部の合わせズレ量ＯＬＢとは一致する。
また、図３（ｂ）に示すように、レジストパターン１４の合わせズレ量ＯＬが０の場合にも、レジストパターン１４の裾引きは発生せず、レジストパターン１４の頂上の合わせズレ量ＯＬＴとレジストパターン１４の底部の合わせズレ量ＯＬＢとは一致する。
一方、図３（ｃ）および図３（ｄ）に示すように、レジストパターン１４の合わせズレ量ＯＬが負の場合、レジストパターン１４の頂上の合わせズレ量ＯＬＴも負になるが、レジストパターン１４の合わせズレ量ＯＬが一定の範囲内であれば、レジストパターン１４に裾引きが発生するため、レジストパターン１４の底部の合わせズレ量ＯＬＢは０になる。
図４は、レジストパターン１４の頂上の合わせズレ量ＯＬＴとレジストパターン１４の底部の合わせズレ量ＯＬＢとの関係を示す図である。
図４において、レジストパターン１４の合わせズレ量ＯＬが負側に変動した場合、その変動量に対応してレジストパターン１４の頂上の合わせズレ量ＯＬＴも変動するが、レジストパターン１４の底部の合わせズレ量ＯＬＢは変動しないことが判った。
（第２実施形態）
図５〜図８は、本発明の第２実施形態に係る半導体装置の製造方法の一例を示す断面図である。
図５（ａ）において、半導体基板２１には、素子分離領域Ｒ１および素子形成領域Ｒ２、Ｒ３が設けられている。なお、半導体基板２１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＡｌＡｓ、ＧａＩｎＡｓＰまたはＺｎＳｅなどの中から選択することができる。
そして、例えば、ＬＰＣＶＤなどの方法を用いることにより、半導体基板２１上にハードマスクを形成する。なお、このハードマスクの材料は、例えば、シリコン窒化膜を用いることができる。また、このハードマスクの膜厚は、例えば、１５０ｎｍ程度に設定することができる。
そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、素子分離領域Ｒ１からハードマスクを除去する。そして、このハードマスクが除去された素子分離領域Ｒ１に対して半導体基板２１をエッチングすることにより、半導体基板２１の素子分離領域Ｒ１にトレンチ２０を形成する。なお、トレンチ２０の深さは、例えば、３００ｎｍ程度に設定することができる。
そして、例えば、ＣＶＤなどの方法を用いることにより、トレンチ２０が埋め込まれるようにして埋め込み絶縁層２２を半導体基板２１上に形成する。そして、例えば、ＣＭＰなどの方法を用いて埋め込み絶縁層２２を薄膜化することにより、素子形成領域Ｒ２、Ｒ３の埋め込み絶縁層２２を除去する。なお、埋め込み絶縁層２２の材料は、例えば、シリコン酸化膜を用いることができる。
なお、素子形成領域Ｒ２、Ｒ３の埋め込み絶縁層２２を除去する場合、半導体基板２１上に形成されたハードマスクをストッパとして用いることができる。そして、素子形成領域Ｒ２、Ｒ３の絶縁層２２を除去した後、半導体基板２１上に形成されたハードマスクを除去する。
なお、埋め込み絶縁層２２の表面の位置と半導体基板２１の表面の位置とを揃えるため、素子形成領域Ｒ２、Ｒ３の絶縁層２２を除去した後、例えば、５０ｎｍ程度だけ埋め込み絶縁層２２の表層をエッチング除去してから、ハードマスクを除去するようにしてもよい。
次に、Ｂ、Ａｓ、Ｐなどの不純物を半導体基板２１にイオン注入し、１０００℃以上の熱処理を行うことにより、Ｐ型またはＮ型のウェル領域およびチャネル領域を形成する。
次に、図５（ｂ）に示すように、例えば、熱酸化などの方法を用いることにより、ゲート絶縁膜２３ａ、２３ｂを半導体基板２１上の素子形成領域Ｒ２、Ｒ３にそれぞれ形成する。なお、ゲート絶縁膜２３ａ、２３ｂの材料は、例えば、シリコン酸化膜を用いるようにしてもよいし、高誘電体膜を用いるようにしてもよい。また、ゲート絶縁膜２３ａ、２３ｂの膜厚は、例えば、１ｎｍ程度に設定することができる。
そして、例えば、ＣＶＤなどの方法を用いることにより、ゲート絶縁膜２３ａ、２３ｂが形成された半導体基板２１上に導電膜および絶縁膜を順次積層する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いて導電膜および絶縁膜をパターニングすることにより、ゲート絶縁膜２３ａ、２３ｂをそれぞれ介してゲート電極２４ａ、２４ｂおよびハードマスク２５ａ、２５ｂを半導体基板２１上の素子形成領域Ｒ２、Ｒ３にそれぞれ形成する。なお、ゲート電極２４ａ、２４ｂの材料は、例えば、多結晶シリコン膜を用いるようにしてもよいし、金属や合金などを用いるようにしてもよい。また、ハードマスク２５ａ、２５ｂの材料は、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。また、ゲート電極２４ａ、２４ｂの膜厚は、例えば、８０ｎｍ程度に設定することができ、ハードマスク２５ａ、２５ｂの膜厚は、例えば、４０ｎｍ程度に設定することができる。ここで、ゲート電極２４ａ、２４ｂおよびハードマスク２５ａ、２５ｂを形成する場合、埋め込み絶縁層２２もエッチングされ、半導体基板２１と埋め込み絶縁層２２との境界には段差２２ａが形成される。
次に、図６（ａ）に示すように、ゲート電極２４ａ、２４ｂ上のハードマスク２５ａ、２５ｂを除去する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、ゲート電極２４ｂの両側に配置された凹部２６ｂを半導体基板２１の素子分離領域Ｒ２に形成する。なお、半導体基板２１の素子分離領域Ｒ２に凹部２６ｂを形成する場合、埋め込み絶縁層２２の一部もエッチングされ、埋め込み絶縁層２２に段差２２ｂが形成される。このため、素子形成領域Ｒ２では、半導体基板２１と埋め込み絶縁層２２との境界の段差２２ａが増大する。
そして、エピタキシャル成長によって凹部２６ｂに埋め込まれた埋め込み半導体層２７ｂを半導体基板２１に形成する。なお、埋め込み半導体層２７ｂの材料は半導体基板２１の材料と異なるように選択することができる。例えば、半導体基板２１の材料がＳｉの場合、埋め込み半導体層２７ｂの材料はＳｉＳｅを用いることができる。
次に、ゲート電極２４ａ、２４ｂをマスクとしてＢ、Ａｓ、Ｐなどの不純物を半導体基板２１および埋め込み半導体層２７ｂにイオン注入し、１０００℃以上の熱処理を行うことにより、ゲート電極２４ａ、２４ｂに自己整合的にそれぞれ配置されたＬＤＤ層５１ａ、５１ｂを半導体基板２１および埋め込み半導体層２７ｂに形成する。
次に、図６（ｂ）に示すように、例えば、ＣＶＤなどの方法を用いることにより、ゲート電極２４ａ、２４ｂおよび埋め込み絶縁層２２が覆われるようにして半導体基板２１上に絶縁層２８を形成する。なお、絶縁層２８は、埋め込み絶縁層２２と異なる材料にて構成することができ、埋め込み絶縁層２２よりもエッチング耐性の大きな材料が好ましい。例えば、埋め込み絶縁層２２がシリコン酸化膜から構成される場合、絶縁層２８は、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜またはこれらの膜の組み合わせから構成することができる。また、絶縁層２８は、単層構造でもよいし、複層構造でもよい。また、絶縁層２８の膜厚は、例えば、３０ｎｍ程度に設定することができる。また、絶縁層２８には、半導体基板２１と埋め込み絶縁層２２との境界の段差２２ａに起因する段差２２ｃが形成される。
次に、フォトリソグラフィ技術を用いることにより、埋め込み絶縁層２２の位置に対応して配置されたレジストパターン２９を絶縁層２８上に形成する。なお、レジストパターン２９は、位置合わせズレを伴う場合、レジストパターン２９の合わせ位置を埋め込み絶縁層２２側に設定することにより、絶縁層２８の段差２２ｃの位置に端部が揃った裾引きをレジストパターン２９に発生させることができる。なお、このような裾引きをレジストパターン２９に発生させる場合、半導体基板２１の表面からの絶縁層２８の表面の後退量は３０ｎｍ以上であることが好ましい。また、絶縁層２８の段差２２ｃの位置に端部が揃った裾引きをレジストパターン２９に発生させるために、絶縁層２８の段差２２ｃの部分がデフォーカスされるように、レジストパターン２９を形成するための露光条件を設定することが好ましい。
次に、図７（ａ）に示すように、レジストパターン２９をマスクとして絶縁層２８を選択的にエッチングすることにより、ゲート電極２４ａ、２４ｂの側壁にそれぞれ配置されたサイドウォール２８ａ、２８ｂを半導体基板２１上に形成するとともに、キャップ絶縁層２８ｃを埋め込み絶縁層２２上に形成する。ここで、埋め込み絶縁層２２の位置に対応してレジストパターン２９を自己整合的に配置することにより、キャップ絶縁層２８ｃが埋め込み絶縁層２２からはみ出すのを防止しつつ、キャップ絶縁層２８ｃを埋め込み絶縁層２２上に配置することができる。
次に、ゲート電極２４ａ、２４ｂおよびサイドウォール２８ａ、２８ｂをマスクとしてＢ、Ａｓ、Ｐなどの不純物を半導体基板２１および埋め込み半導体層２７ｂにイオン注入し、１０００℃以上の熱処理を行うことにより、サイドウォール２８ａ、２８ｂに自己整合的にそれぞれ配置された不純物拡散層５２ａ、５２ｂを半導体基板２１および埋め込み半導体層２７ｂに形成する。
次に、スパッタや蒸着などの方法を用いることで、半導体基板２１、埋め込み半導体層２７ｂおよびゲート電極２４ａ、２４ｂ上にシリサイド形成用の金属膜を形成する。なお、シリサイド形成用の金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
そして、シリサイド形成用の金属膜が形成された半導体基板２１の熱処理を行うことにより、シリサイド形成用の金属膜をその下地層と反応させ、半導体基板２１、埋め込み半導体層２７ｂおよびゲート電極２４ａ、２４ｂの上層にシリサイド層３０ａ、３０ｂ、３１ａ、３１ｂをそれぞれ形成する。その後、未反応の金属膜を半導体基板２１上から除去する。
次に、図７（ｂ）に示すように、プラズマＣＶＤなどの方法を用いることにより、半導体基板２１上の全面に層間絶縁層３２、３３を順次積層する。なお、層間絶縁層３２の材料は、例えば、シリコン窒化膜、層間絶縁層３３の材料は、例えば、シリコン酸化膜を用いることができる。また、層間絶縁層３２の膜厚は、例えば、６０ｎｍ程度、層間絶縁層３３の膜厚は、例えば、４００ｎｍ程度に設定することができる。
次に、図８に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、シリサイド層３０ａ、３０ｂ、３１ａ、３１ｂを露出させる開口部を層間絶縁層３２、３３に形成する。そして、例えば、スパッタなどの方法を用いることにより、バリアメタル膜３５ａ、３５ｂ、３６ａ、３６ｂとして用いられる導体膜を開口部が形成された層間絶縁層３２、３３に形成する。そして、例えば、熱ＣＶＤなどの方法を用いることにより、プラグ電極３７ａ、３７ｂ、３８ａ、３８ｂとして用いられる導体膜にて層間絶縁層３２、３３に形成された開口部を埋め込む。
そして、例えば、ＣＭＰなどの方法を用いて層間絶縁層３３の表面が露出するまで層間絶縁層３３上に形成された導体膜を薄膜化することにより、これらの導体膜をシリサイド層３０ａ、３０ｂ、３１ａ、３１ｂごとに分離し、バリアメタル膜３５ａ、３５ｂ、３６ａ、３６ｂをそれぞれ介してシリサイド層３０ａ、３０ｂ、３１ａ、３１ｂにそれぞれ接続されたプラグ電極３７ａ、３７ｂ、３８ａ、３８ｂを層間絶縁層３２、３３に埋め込む。なお、バリアメタル膜３５ａ、３５ｂ、３６ａ、３６ｂの材料は、例えば、Ｔａ、ＴａＮ、ＴｉまたはＴｉＮあるいはそれらの積層構造を用いることができる。また、プラグ電極３７ａ、３７ｂ、３８ａ、３８ｂの材料は、例えば、Ｃｕ、Ａｌ、ＷまたはＳｎを主成分とする材料を用いることができる。また、バリアメタル膜３５ａ、３５ｂ、３６ａ、３６ｂの膜厚は、例えば、５ｎｍ程度に設定することができる。
次に、例えば、プラズマＣＶＤなどの方法を用いることにより、層間絶縁層３３上に層間絶縁層３４を積層する。なお、層間絶縁層３４の材料は、例えば、シリコン酸化膜を用いることができる。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、プラグ電極３７ａ、３７ｂ、３８ａ、３８ｂを露出させる開口部を層間絶縁層３４に形成する。そして、例えば、スパッタなどの方法を用いることにより、バリアメタル膜３９ａ、４０ａ、３９ｂ、４０ｂとして用いられる導体膜を開口部が形成された層間絶縁層３４に形成する。そして、例えば、メッキなどの方法を用いることにより、配線４１ａ、４１ｂ、４２ａ、４２ｂとして用いられる導体膜にて層間絶縁層３４に形成された開口部を埋め込む。
そして、例えば、ＣＭＰなどの方法を用いて層間絶縁層３４の表面が露出するまで層間絶縁層３４上に形成された導体膜を薄膜化することにより、これらの導体膜をプラグ電極３７ａ、３７ｂ、３８ａ、３８ｂごとに分離し、バリアメタル膜３９ａ、４０ａ、３９ｂ、４０ｂをそれぞれ介してプラグ電極３７ａ、３７ｂ、３８ａ、３８ｂにそれぞれ接続された配線４１ａ、４１ｂ、４２ａ、４２ｂを層間絶縁層３４に埋め込む。なお、バリアメタル膜３９ａ、４０ａ、３９ｂ、４０ｂの材料は、例えば、Ｔａ、ＴａＮ、ＴｉまたはＴｉＮあるいはそれらの積層構造を用いることができる。また、配線４１ａ、４１ｂ、４２ａ、４２ｂの材料は、例えば、Ｃｕ、Ａｌ、ＷまたはＳｎを主成分とする材料を用いることができる。
なお、上述した第２実施形態では、埋め込み絶縁層２２上にキャップ絶縁層２８ｃを設けるために、サイドウォール２８ａ、２８ｂを形成するための絶縁層２８を用いる方法について説明したが、キャップ絶縁層２８ｃは、サイドウォール２８ａ、２８ｂを形成するための絶縁層とは別個の絶縁層を用いるようにしてもよい。
Ｒ１ 素子分離領域、Ｒ２、Ｒ３ 素子形成領域、１１、２１ 半導体基板、１２、２２ 埋め込み絶縁層、１３、２８ｃ キャップ絶縁層、１４、２９ レジストパターン、２０ トレンチ、２３ａ、２３ｂ ゲート絶縁膜、２４ａ、２４ｂ ゲート電極、２５ａ、２５ｂ ハードマスク、２６ｂ 凹部、２７ｂ 埋め込み半導体層、２８ 絶縁層、２８ａ、２８ｂ サイドウォール、３０ａ、３０ｂ、３１ａ、３１ｂ シリサイド層、３２、３３、３４ 層間絶縁層、３５ａ、３５ｂ、３６ａ、３６ｂ、３９ａ、４０ａ、３９ｂ、４０ｂ バリアメタル膜、３７ａ、３７ｂ、３８ａ、３８ｂ プラグ電極、４１ａ、４１ｂ、４２ａ、４２ｂ 配線、５１ａ、５１ｂ ＬＤＤ層、５２ａ、５２ｂ 不純物拡散層

Claims (12)

  1. 半導体基板と、
    前記半導体基板の表面よりも低い位置に埋め込まれた埋め込み絶縁層と、
    前記半導体基板と埋め込み絶縁層との間の段差の肩の部分にかからないようにして前記埋め込み絶縁層上に形成され、前記埋め込み絶縁層と材料の異なるキャップ絶縁層とを備えることを特徴とする半導体装置。
  2. 前記埋め込み絶縁層の端部と前記キャップ絶縁層の端部の位置は互いに揃っていることを特徴とする請求項１に記載の半導体装置。
  3. 前記キャップ絶縁層の端部は、前記半導体基板と前記埋め込み絶縁層と間の段差の側壁に形成される前記キャップ絶縁層の厚さ分だけ前記半導体基板と前記埋め込み絶縁層と間の段差から位置がずれていることを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体基板の表面からの前記埋め込み絶縁層の表面の後退量は３０ｎｍ以上であることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記埋め込み絶縁層にて素子分離された素子形成領域に形成されたゲート電極と、
    前記ゲート電極の側壁に配置され、前記キャップ絶縁層と同一の材料で形成されたサイドウォールとをさらに備えることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記キャップ絶縁層は２層以上の積層構造であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記キャップ絶縁層は、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、チタン酸化膜またはこれらの膜の組み合わせから構成されることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 半導体基板にトレンチを形成する工程と、
    前記トレンチ内の前記半導体基板の表面よりも低い位置に埋め込み絶縁層を埋め込む工程と、
    前記半導体基板と前記埋め込み絶縁層との間の段差にかかるように配置されたキャップ絶縁層を前記埋め込み絶縁層上に形成する工程と、
    前記キャップ絶縁層の段差を境界としたレジストパターンを前記キャップ絶縁層上に形成する工程と、
    前記レジストパターンをマスクとして前記キャップ絶縁層をエッチングすることにより、前記半導体基板上の前記キャップ絶縁層を除去する工程と、
    前記半導体基板上の前記キャップ絶縁層を除去した後、前記レジストパターンを前記キャップ絶縁層上から除去する工程とを備えることを特徴とする半導体装置の製造方法。
  9. 前記レジストパターンは、前記キャップ絶縁層上に裾引きを伴って自己整合的に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 半導体基板にトレンチを形成する工程と、
    前記トレンチ内の前記半導体基板の表面よりも低い位置に埋め込み絶縁層を埋め込む工程と、
    前記埋め込み絶縁層にて素子分離された素子形成領域にゲート電極を形成する工程と、
    前記ゲート電極および前記埋め込み絶縁層を覆うとともに、前記半導体基板と前記埋め込み絶縁層との間の段差にかかるように配置され、前記埋め込み絶縁層と材料の異なる絶縁層を前記半導体基板上に形成する工程と、
    前記素子形成領域が覆われないように配置され、前記絶縁層の段差を境界としたレジストパターンを前記絶縁層上に形成する工程と、
    前記レジストパターンをマスクとして前記絶縁層をエッチングすることにより、前記埋め込み絶縁層上にキャップ絶縁層を形成するとともに、前記ゲート電極の側壁にサイドウォールを形成する工程と、
    前記レジストパターンを前記キャップ絶縁層上から除去する工程とを備えることを特徴とする半導体装置の製造方法。
  11. 前記半導体基板と前記埋め込み絶縁層との間の段差に対応した前記絶縁層の段差部分がデフォーカスされるように、前記レジストパターンを形成するための露光条件を設定することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記レジストパターンは、前記絶縁層上に裾引きを伴って自己整合的に形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
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