CN101093854B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种能够有效抑制短沟道效应和结泄漏电流的半导体器件。半导体器件包含场效应晶体管的。该场效应晶体管包括，第一导电类型的第一半导体区，在栅绝缘膜上形成的栅电极，以及源电极和漏电极。该场效应晶体管还包括第二导电类型的第二导电区。该场效应晶体管还包括：第二导电类型的第三半导体区，其杂质浓度高于第二半导体区的杂质浓度，并形成在源电极与第一和第二半导体区之间以及漏电极与第一和第二半导体区之间；和在栅电极的两侧形成的侧壁绝缘膜。源电极和漏电极与侧壁绝缘膜分离。

Description

半导体器件及其制造方法
相关申请的交叉参考 
本申请基于2006年6月21日提交的日本专利申请No.2006-171593，并要求该在先申请的优选权，在此引用其全部内容。 
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种具有改进了其源极与漏极部分的MIS场效应晶体管的半导体器件及其制造方法。 
背景技术
为了促进半导体集成电路的性能，必须提高作为其组成器件的场效应晶体管的性能。为了提高器件的性能，器件的按比例缩小是有效的。因此，通过利用微图形化将器件按比例缩小从而提高了器件性能。但是，随着微图形化的发展，需要解决的技术障碍同时也变得更高。根据国际半导体发展路线图，尤其在形成源极和漏极部分的相关技术上，对于65nm世代或其后的世代，在现有情况下无法找到在漏极延伸部分具有10～20nm深度的结的解决方案。 
在此背景下，为了改善短沟道效应的抑制和结漏极电流的减小，提出了使用应用了杂质偏析(impurity segregation)技术的肖特基源极和漏极(JP-A 2005-101588(KOKAI))。具体地，在45nm世代或其后的世代中，由于栅长小，由载流子散射而产生的沟道电阻不是使漏极电流劣化的主要因素。因此，仅依赖于微图形化的器件来提高性能是困难的。为了进一步提高性能，期望一种使用最大地利用能够将高速载流子注入到沟道中的肖特基结的特性的肖特基源-漏极的器件(K.Ucida et al.，Appl.Phys.Lett.，76，3992(2000))。但是，使 用常规的肖特基源-漏极的器件结构具有下述问题。即，能够将高速载流子注入到沟道中的肖特基源-漏极的优点不总是被最大地利用。 
因此，使用常规的肖特基源-漏极的器件具有对于短沟道效应和结漏极电流的抑制的优点。但是，能够将高速载流子注入到沟道中的肖特基源-漏极的优点并不总是被最大化地利用。更具体地，为了通过利用肖特基源-漏极的注入率的提高来改善器件性能，器件结构必须优化。然而，直到目前，仍不能说器件结构已经被优化了。 
发明内容
本发明是鉴于上述情况而提出的。本发明的目的在于提供一种具有场效应晶体管的半导体器件以及制造该半导体器件的方法，该器件结构能够通过增加载流子的注入率、并有效抑制短沟道效应和结泄漏以提高性能。 
本发明的一个实施方式的包含场效应晶体管的半导体器件包括：第一导电类型的第一半导体区域，具有表面部分，在该表面部分上形成有沟道区；在沟道区上形成的栅电极，在栅电极与沟道区之间具有栅绝缘膜；在沟道区两侧形成的源电极和漏电极；在源电极与沟道区之间和漏电极与沟道区之间、作为源电极和漏电极的延伸区域的第二导电类型的第二半导体区；在源电极与第一和第二半导体区之间、和在漏电极与第一和第二半导体区之间形成的第二导电类型的第三半导体区，该第三半导体区的杂质浓度高于第二半导体区的杂质浓度；在栅电极的两个侧表面上形成的侧壁绝缘膜，该侧壁绝缘膜与源电极和漏电极分离。 
本发明的另一个实施方式的用于制造场效应晶体管的方法包括：在第一导电类型的第一半导体区上形成栅电极，其中间夹着栅绝缘膜，在该栅电极的两个侧表面上形成侧壁绝缘膜；以栅电极和侧壁绝缘膜作为掩模在第一半导体区中离子注入杂质，以形成作为源电极和漏电极的延伸区域的第二导电类型的第二半导体区；在侧壁绝缘膜的两个侧表面上形成第二侧壁绝缘膜；将第二导电类型的第二半导体区的一 部分硅化为深于第二半导体区的区域，以形成源电极和漏电极，并通过从硅化物的偏析，在源电极与第一和第二半导体区之间、以及漏电极与第一和第二半导体区之间的界面中形成具有杂质浓度高于第二半导体区的第二导电类型的第三半导体区。 
本发明的再一个实施方式的制造场效应晶体管的方法包括：在第一导电类型的第一半导体区上形成栅电极，在其间夹着栅绝缘膜；在栅电极的两个侧表面上形成侧壁绝缘膜，侧壁绝缘膜的每个在其下表面一侧具有底脚底部(footing-bottom)形状；利用栅电极和侧壁绝缘膜作为掩模，在第一半导体区中离子注入杂质，以形成作为源电极和漏电极的延伸区域的第二导电类型的第二半导体区；将第二导电类型的第二半导体区的一部分硅化为深于第二半导体区的区域，以形成源电极和漏电极，并通过从硅化物的偏析，在源电极与第一和第二半导体区之间、以及漏电极与第一和第二半导体区之间的界面中形成具有杂质浓度高于第二半导体区的第二导电类型的第三半导体区。 
本发明的又一个实施方式的场效应晶体管的制造方法包括：在第一导电类型的第一半导体区上形成栅电极，其间夹着栅绝缘膜；淀积作为栅电极的侧壁绝缘膜的绝缘膜；通过各向异性刻蚀，最大地刻蚀作为侧壁绝缘膜的绝缘膜，而不暴露下面的层；从作为侧壁绝缘膜的绝缘膜的上方离子注入杂质到第一半导体区内，以形成作为源电极和漏间极的延伸区域的第二导电类型的第二半导体区；刻蚀作为被最大化地刻蚀而未暴露下面的层的侧壁绝缘膜的绝缘膜，以在栅电极的两个侧表面上形成侧壁绝缘膜，侧壁绝缘膜的每个在其下表面一侧具有底脚底部(footing-bottom)形状；将第二导电类型的第二半导体区的一部分硅化为深于第二半导体区的区域，以形成源电极和漏电极，并通过从硅化物的偏析，在源电极与第一和第二半导体区之间、以及漏电极与第一和第二半导体区之间的界面中形成具有杂质浓度高于第二半导体区的第二导电类型的第三半导体区。 
根据本发明，可以提供一种具有场效应晶体管的半导体器件以及制造该半导体器件的方法，该器件结构能够通过增加载流子的注入率、 并有效抑制短沟道效应和结漏极电流以提高性能。 
附图说明
图1是本发明的第一实施方式的MIS场效应晶体管的器件结构剖面图。 
图2A和图2B是表示第一实施方式的操作和效果的能带图。 
图3是表示漏极电流与分离间距的相关性的图。 
图4是表示漏极电流的增加率与栅长的相关性的图。 
图5是表示漏极电流的增加率与EOT的相关性的图。 
图6是漏极电流与侧壁厚度的相关性的图。 
图7～13是本发明的第一实施方式的MIS场效应晶体管的第一制造步骤的剖面图。 
图14是漏极电流的增加率与衬底刻蚀量的相关性的图。 
图15～20是本发明的第一实施方式的MIS场效应晶体管的第二制造步骤的剖面图。 
图21～23是本发明的第一实施方式的MIS场效应晶体管的第三制造步骤的剖面图。 
图24是本发明的第二实施方式的MIS场效应晶体管的器件结构的剖面图。 
图25是本发明的第三实施方式的MIS场效应晶体管的器件结构的剖面图。 
图26～34是本发明的第四实施方式的MIS场效应晶体管的器件结构的剖面图。 
具体实施方式
将参照附图说明本发明的实施方式。 
(第1实施方式) 
图1是本发明的第一实施方式的MIS场效应晶体管的器件结构 的剖面图。 
在p型硅衬底(第一半导体区)100上形成多晶硅栅电极102，在该多晶硅栅电极102与该硅衬底之间夹着栅绝缘膜101。在多晶硅栅电极102上形成栅硅化物103。此时，栅电极102由多晶硅构成。但是，也可以使用金属栅电极结构，其中多晶硅栅电极102和栅硅化物103由单层的金属层代替。 
在栅电极102和103的两个侧表面上，形成由氮化硅膜构成的栅极侧壁绝缘膜104。在硅衬底100内形成源区和漏区，其间夹着在多晶硅栅电极102下方的沟道区。源区和漏区包括：使用例如As作为杂质的n型延伸扩散层(第二半导体区)105；由例如硅化镍(NiSi)构成的源极和漏极硅化物(源电极和漏电极)107；以及使用例如As作为杂质的n+型高浓度杂质层(第三半导体区)106。n+型高浓度杂质层106形成在源电极和漏电极107与硅衬底100和n型延伸扩散层105之间。n+型高浓度杂质层106的杂质浓度高于n型延伸扩散层105的杂质浓度。通过在制造源电极和漏电极107时，将n型延伸扩散层105的杂质进行偏析，形成了n+型高浓度杂质层106的杂质。 
本实施方式的特征为具有如图1所示的结构，源硅化物和漏硅化物107的界面与栅极侧壁绝缘膜104分离(偏移)(L1＞0)。 
如上所述，当采用源和漏硅化物107的界面与栅极侧壁绝缘膜104相分离的结构时，能够获得抑制从源极的载流子注入率的减小的显著作用和效果。 
参照图2A和2B的能带图说明本实施方式的作用和效果。图2A包括本发明的实施方式的场效应晶体管的剖面图和能带图，其中栅极侧壁绝缘膜与源-漏硅化物的界面(L1＞0)相分离。图2B包括使用常规的栅极侧壁绝缘膜覆盖在源-漏硅化物(L1≤0)上的肖特基源极和漏极的场效应晶体管的剖面图和能带图。 
在本实施方式中，如图2A所示，给出了在源极的费米能级与沟道顶部的电势之间的能量差(ΔE)，以增加载流子的注入率。但是，如图2B所示，当像在常规的场效应晶体管中那样，源极金属或源极 硅化物非常接近于栅电极时，源极的肖特基势垒缓和栅电极的电场，使得无法提高载流子的注入率。具体地，在栅极侧壁绝缘膜104与其上层膜之间的界面中，从栅电极侧表面围绕栅电极的栅极电场的电力线被终止。因此，尤其当源-漏硅化物107的界面与栅极侧壁绝缘膜104相交叠(L1≤0)时，由源极的肖特基势垒获得的栅极电场缓和效应显著地使该能量差减小。因此，从源极注入载流子的注入率的下降变大。采用源-漏硅化物107的界面从栅侧面绝缘膜104分离(偏移)(L1＞0)的本实施方式的结构，能够获得抑制从源极注入载流子的注入率的减小的作用和效果。 
当构成栅极侧壁绝缘膜的材料具有比栅极侧壁绝缘膜的上层膜高的介电常数时，例如，当栅极侧壁绝缘膜与上层膜分别为氮化硅膜和氧化硅膜时，本实施方式的作用和效果尤其有效。其原因是，在从栅极侧表面围绕栅极的栅极电场的界面上的电力线的收敛变得显著。但是，当介电常数相互相等时，例如，即使栅极侧壁绝缘膜与上层膜全部为氮化硅膜时，栅极电场的电力线因存在于界面上的界面能级的影响而被终止。因此，也能够获得上述的作用和效果。 
参照附图说明本实施方式的场效应晶体管的特性的仿真结果。在该仿真中，作为各个参数的参考值，分别设置：栅长(L)＝30nm，栅绝缘膜的氧化物等价厚度(EOT)＝1.2nm，栅极侧壁绝缘膜的侧壁厚度＝8nm，栅极侧壁绝缘膜与源-漏硅化物界面之间的分离距离(L1)＝10nm。对未赋与条件的参数进行计算使其取决于参考值。计算侧壁厚度和分离距离(L1)，使得侧壁厚度和分离距离相对于栅极在两侧的方向上对称地改变。对于漏极电流的增加率，使用这样的场效应晶体管作为比较的目标，该晶体管使用扩散层作为源-漏极，并具有等价的待机电流特性。 
图3示出漏极电流与栅极侧壁绝缘膜与源-漏硅化物界面之间的分离距离(L1)的相关性。由三个条件计算栅极侧壁的厚度(10nm，12nm和14nm)。从图3可知，无论侧壁的厚度如何，漏极电流从分离距离L1超过0的区域开始迅速增加。另外，当分离距离增加时，漏极电流开始减小。这是由于，当分离部分的长度增加时，扩散层电阻增加。
根据上述结果，分离距离L1优选大于0而小于等于30nm。其原因在于，在该区域中，漏极电流变得大于常规的源-漏硅化物界面与侧壁绝缘膜重叠的场效应晶体管的漏极电流。另外，分离距离L1优选大于等于4nm并小于等于20nm。其原因在于，漏极电流在该区域具有最大值。 
图4示出漏极电流的增加率与栅长(L)的相关性。从图4可知，在本实施方式的场效应晶体管中，随着栅长的减小，漏极电流特性与常规的使用扩散层作为源-漏区的场效应晶体管相比得到了改善。当栅长变短时，即当沟道长度变短时，沟道电阻对于寄生电阻变得较小。因此，增加载流子注入率的本实施方式的效果更加明显。 
根据上述结果，栅长(L)优选小于等于80nm，它等于或大于常规场效应晶体管的栅长。另外，栅长(L)优选小于等于30nm，此时漏极电流的增加率大于等于10％(漏极电流的1.1倍)。 
图5示出漏极电流的增加率与栅绝缘膜EOT的相关性。从图5可知，在根据本实施方式的场效应晶体管中，随着EOT厚度的减小，漏极电流特性与常规的扩散层作为源-漏区的场效应晶体管相比得到改善。其原因在于，EOT厚度减小，使得能够通过n型延伸扩散层105(图1)更有效地调制偏析层106的电势(图1)。因此，可以改善载流子的注入率而不增加寄生电阻。 
根据上述结果，栅绝缘膜EOT优选设置为小于等于4nm，它等于或大于常规的场效应晶体管的特性，因此，漏极电流的增加率大于等于0％。另外，栅极绝缘EOT优选小于等于1.3nm，此时漏极电流进一步增加。 
图6示出漏极电流与栅极侧壁绝缘膜厚度的相关性。从图6可知，在本实施方式的场效应晶体管中，漏极电流特性随侧壁厚度的增加而减小。这是因为，当侧壁厚度增加时，在侧壁下的延伸扩散层的寄生电阻的影响增加。 
根据上述结果，侧壁厚度优选小于等于10nm，此时漏极电流特性的恶化不明显；更优选小于等于8nm，此时观测不到漏极电流特性的恶化。 
在本实施方式的场效应晶体管中，在杂质层与源和漏电极之间的界面中，n+型高浓度杂质层106的杂质浓度优选为8×1019～5×1020原子/cm3，在从杂质层与源和漏电极之间的界面开始20nm的深度处，杂质浓度优选小于等于在杂质层与源和漏电极之间的界面中的杂质浓度的1/10。更具体地，在杂质浓度减小到界面的1/10的点的深度，优选小于等于20nm。其原因在于，当界面中的浓度小于等于上述值时，由于肖特基势垒减小得不充分，造成电流减小。当杂质浓度减小到界面的1/10的点的深度大于等于上述深度时，注入率被在载流子从源极到漏极的移动过程中的杂质层的电阻所减小。 
n型延伸扩散层105优选在栅绝缘膜界面中具有最大杂质浓度，最大杂质浓度优选小于等于在杂质层106与源和漏电极之间的界面中的n+型高浓度杂质层106的杂质浓度的1/2；在离栅绝缘膜界面30nm的深度的杂质浓度优选小于等于栅绝缘膜界面中的浓度的1/10。更具体地，杂质浓度减小到界面的1/10的点的深度优选小于等于30nm。其原因在于，当浓度和深度分别等于或大于给定的浓度和深度时，截止电流因短沟道效应的影响而增加。 
参照图7～12说明本实施方式的场效应晶体管的第一制造方法。 
如图7所示，在具有(100)晶向面的p型硅衬底100上形成器件隔离区(未图示)。然后，形成栅绝缘膜101，具有大约1.2nm的EOT。利用低压化学汽相淀积(以下也称为LP-CVD)法淀积作为栅极102的多晶硅薄膜，使其具有大致100～150nm的厚度。然后，利用光刻技术和诸如反应离子刻蚀(以下也称为RIE)等刻蚀技术，形成栅绝缘膜101和栅电极102。如果需要，进行厚度为1～2nm的后氧化。 
如图8所示，利用LP-CVD法淀积氮化硅膜，以具有大致8nm的厚度。然后，利用RIE法回蚀(etch back)该氮化硅膜，以使该氮 化硅膜只保留在栅电极102的侧表面部分上。如此，形成栅极侧壁绝缘膜104。此时，只有单独的氮化硅膜用作侧壁。但是，例如当形成通过层压厚度约3nm的TEOS氧化膜和厚度约5nm的氮化硅膜而得到的双侧壁绝缘膜时，抑制了对于侧壁绝缘膜下表面的载流子陷阱。这在器件的可靠性方面是更优选的。 
如图9所示，将具有大于等于2×1015cm-2剂量的As作为杂质在小于等于2KeV(更优选小于等于1KeV)下进行离子注入杂质，以形成n型延伸层(第二半导体区)105。这里，在1030～1050℃下进行尖峰退火(spike annealing)以使激活杂质。 
如图10所示，利用LP-CVD法淀积TEOS氧化膜，以具有约10nm的厚度，并利用RIE法进行回蚀，以形成第二侧壁绝缘膜112。 
如图11所示，在以稀释的氢氟酸等清洗硅衬底100的表面之后，溅射7～11nm厚度(更优选小于等于9nm)的Ni，并在350℃下热处理30秒。如此，源、漏和栅电极的硅被硅化。此时，对于源电极和漏电极，进行硅化直到深于n型延伸层105的位置。之后，使用硫酸溶液和过氧化氢溶液等的混合溶液将未反应的Ni去除。另外，在500℃下进行大约30秒的热处理，以形成源-漏硅化物107和硅衬底100以及栅硅化物103。 
同时，在n型延伸层105中的As杂质被硅化所偏析。在源-漏硅化物107与n-型延伸层105之间的界面上形成n+型高浓度杂质层106，该n+型高浓度杂质层106具有高于n-型延伸层105的浓度。 
之后，如图12所示，使用稀释的氢氟酸等将由TEOS氧化膜形成的第二侧壁绝缘膜112剥离，以获得如图1所示的结构。 
根据上述的第一制造方法，改变了构成第二侧壁绝缘膜112的TEOS氧化膜的淀积膜的厚度，因此，栅极侧壁绝缘膜104与源-漏硅化物107之间的界面的分离距离(L1)可以被设置为期望值。 
在第一制造方法中，当利用RIE法回蚀TEOS氧化膜以形成第二侧壁绝缘膜112时，衬底刻蚀量的控制是很重要的。如图13所示，根据TEOS氧化膜的RIE的条件，利用过刻蚀对硅衬底100进行刻蚀。 此时，衬底刻蚀量指在回蚀操作中的深度方向上，由过刻蚀从硅衬底表面刻蚀的硅的厚度。 
图14示出衬底刻蚀量与漏极电流增加率之间的相关性。此时，以将衬底刻蚀量以外的参数设定为上述参考值的方式进行仿真。从图14可知，随着刻蚀量的增加，漏极电流特性恶化。其原因在于，由于通过刻蚀衬底，源-漏硅化物107的形成朝着栅绝缘膜延伸，使分离距离L1实质地缩短或侧壁绝缘膜和源-漏硅化物交叠。 
根据上述结果，优选控制刻蚀条件和刻蚀时间以便将衬底刻蚀量设置为小于等于8nm，从而获得具有大于等于0％的增加率的漏极电流，即等于或大于常规的场效应晶体管特性；更具体地，小于等于6nm，此时漏极电流进一步增加。 
如图13所示，为了避免由去除预先形成的n-型延伸层105所引起的寄生电阻的增加，优选将衬底刻蚀量控制为最小量。 
参照附图15～20说明本实施方式的场效应晶体管第二制造方法。 
如图15所示，如第一制造方法一样，形成栅绝缘膜101和栅电极102。如果需要，进行厚度为1～2nm的后氧化。 
如图16所示，利用LP-CVD法淀积厚度约8nm的氮化硅膜，并回蚀以形成栅极侧壁绝缘膜104。此时，如图16所示，对栅极侧壁绝缘膜104进行加工以使其下侧表面具有底脚底部形状(或拖尾状)。该工序例如可以通过选择底脚底部条件利用RIE法进行。此时，底脚底部的程度由刻蚀条件控制，以控制最终的分离距离L1。 
如图17所示，形成n型延伸层105，并以与第一制造方法相同的方法激活。 
如图18所示，以与第一制造方法相同的方法，形成源-漏硅化物107和栅硅化物103。同时，在源-漏硅化物107与硅衬底100之间的界面上形成n+型高浓度杂质层(第三半导体区)106。此时，源-漏硅化物107的界面位于接近栅极侧壁绝缘膜104的底部。 
之后，如图19所示，去除栅极侧壁绝缘膜104的底部，以获得如图1所示的衬底。底部的去除，可以在源-漏硅化物107形成之后， 利用湿法刻蚀工艺进行，或利用具有强各向同性的RIE法进行。 
根据上述第二制造方法，不需要形成第二侧壁绝缘膜的步骤。因此，与第一制造方法相比，第二制造方法的制造步骤能够简化。 
如图20所示，同样在第二制造方法中，像在与第一制造方法中一样，当在RIE法中利用回蚀工艺形成栅极侧壁绝缘膜104时会发生衬底100被过刻蚀所刻蚀的问题，以及其他问题。因此，像第一制造方法那样，优选对刻蚀条件和刻蚀时间进行控制，以将衬底刻蚀量设置为小于等于8nm，此时漏极电流的增加率大于等于0％时；更优选设置为小于等于6nm，此时漏极电流进一步增加。但是，与第一制造方法不同，在第二制造方法的RIE中，n型延伸层105在回蚀工序之后形成。因此，不会发生n型延伸层105的去除问题。 
此时，为了避免硅衬底100被刻蚀，可以使用以下的第三制造方法。更具体地，如第一和第二制造方法，利用图案化形成栅绝缘膜101和栅电极102。之后，如图21所示，利用LP-CVD法，淀积厚度约8nm的氮化硅膜。利用如RIE法等的各向同性刻蚀对氮化硅膜进行回蚀。此时，厚度约1nm的氮化硅膜保留在硅衬底100的表面上。更具体地，对氮化硅膜进行最大化刻蚀而不暴露p型硅衬底100。 
如图22所示，在小于等于2KeV、更优选小于等于1KeV下，将具有大于等于2×1015cm-2剂量的As(砷)作为杂质进行离子注入，以形成n型延伸层105。这里，在1030～1050℃下进行尖峰退火，以激活杂质。 
如图23所示，将在p型硅衬底100表面上的氮化硅膜去除，以形成栅极侧壁绝缘膜104。此时，如图23所示，在硅衬底100的表面上形成具有底脚底部形状的栅极侧壁绝缘膜104。该工序可以利用例如稀释的氢氟酸处理、高温磷酸处理、或氢氟甘油处理等各向同性湿法刻蚀来进行。 
随后的步骤与第二制造方法中的相同。如上所述，在氮化硅膜的去除中，衬底100的刻蚀量可以通过使用湿法刻蚀而最小化，该湿法刻蚀对于硅衬底100的选择性高于RIE法。 
上述实施方式的场效应晶体管具有自对准硅化物结构。源-漏部分的硅化物与硅衬底之间的界面与栅极侧壁绝缘膜相分离。该界面被杂质层所覆盖，该杂质层的浓度大于等于期望浓度，并具有陡峭的杂质浓度分布。因而，能够由载流子的注入率的增加而获得性能改善，并改善元件的可靠性，同时抑制穿通和泄漏电流。 
(第二实施方式) 
图24是本发明的第二实施方式的MIS场效应晶体管的器件结构的剖面图。由于除了HALO扩散层(第四半导体区)201以外，所形成的MIS场效应晶体管与第一实施方式相同，因此其描述将省略。 
HALO扩散层201是杂质类型与硅衬底相同的p型杂质区，并且其特征在于具有高于硅衬底100的杂质浓度。本实施方式的场效应晶体管包括HALO扩散层201，以获得第一实施方式的作用和效果，并改善下降(roll-off)特性。 
(第三实施方式) 
图25是本发明的第三实施方式的MIS场效应晶体管的器件结构的剖面图。由于本发明第三实施方式的MIS场效应晶体管除了所形成的n+型深扩散层(第五半导体区)301以外，都与第一实施方式相同，因此其描述省略。 
n+型深扩散层301形成在n+型高浓度杂质层106与硅衬底100之间，并具有例如约50nm的厚度。 
本实施方式的场效应晶体管包括n+型深扩散层301，以获得与第一实施方式相同的作用和效果，并获得期望的源自源-漏底部的结的泄漏电流的减小。 
由于n+型高浓度杂质层106的存在，n+型深扩散层301能够做得更浅，或可以具有比应用到使用通常的扩散层作为源-漏区的MOSFET的深扩散层的浓度低的浓度。因此，本实施方式的特征还在于可以抑制穿通电流。 
(第四实施方式) 
图26是本发明的第四实施方式的MIS场效应晶体管的元件结构的剖面图。由于本发明的第四实施方式的MIS场效应晶体管除了所形成的HALO扩散层(第四半导体区)201和n+型深扩散层(第五半导体区)301之外与第一实施方式相同，因此省略其描述。 
如此，既形成HALO扩散层201也形成n+型深扩散层301，以便能够同时实现如上所述的下降特性的改善和结泄漏电流的显著减小。 
参照图27～34说明本实施方式的制造场效应晶体管的方法。 
如图27所示，在具有(100)晶向面的p型硅衬底(第一半导体区)100上形成器件隔离区(未图示)。之后，形成具有约1.2nm的EOT的栅绝缘膜101。利用低压化学汽相淀积法(以下也称为LP-CVD法)以约100～150nm的厚度淀积作为栅电极102的多晶硅膜。然后，通过利用光刻技术和例如反应离子刻蚀(以下也称为RIE)等刻蚀技术的图案化形成栅绝缘膜101和栅电极102。如果需要，进行厚度为1～2nm的后氧化。 
如图28所示，利用LP-CVD法等淀积厚度约24nm的氮化硅膜。之后，利用RIE法回蚀氮化硅膜，以在栅电极102的两个侧表面上形成虚设栅极侧壁绝缘膜121。 
如图29所示，在小于等于25KeV下、更优选在小于等于20KeV下，将剂量大于等于2×1015cm-2的As作为杂质离子注入，以形成n+ 型深扩散层301。这里，可以在1050℃下进行尖峰退火，以激活杂质。 
利用湿法刻蚀等去除虚设栅极侧壁绝缘膜121。然后，如图30所示，利用LP-CVD法淀积厚度约8nm的氮化硅膜。之后，利用RIE法回蚀氮化硅膜，使得仅在栅电极102的侧表面部分留下氮化硅。如此，形成栅极侧壁绝缘膜104。这样，只有单一的氮化硅膜用作侧壁。但是，像第一实施方式那样，在可靠性方面，优选形成利用层压TEOS氧化膜和氮化硅膜而获得的双侧壁绝缘膜。 
如图31所示，在小于等于2KeV(更优选小于等于1KeV)下，将剂量大于等于2×1015cm-2的As作为杂质离子注入，以形成n型延伸层105。作为杂质，离子注入B或BF2，以形成HALO扩散层201。这里，在1030～1050℃下进行尖峰退火，以激活杂质。 
如图32所示，利用LP-CVD法进行淀积厚度约10nm的TEOS氧化膜，并利用RIE法进行回蚀，以形成第二侧壁绝缘膜112。 
如图33所示，在使用稀释的氢氟酸等清洗衬底表面后，溅射厚度约为7～11nm(更优选小于等于9nm)的Ni。之后，在350℃下进行约30秒的热处理，以将源、漏、栅电极的硅进行硅化。此时，对于源和漏电极，硅化进行到深于n型延伸层105的位置。之后，使用硫酸溶液与过氧化氢溶液等的混合溶液去除未反应的Ni。另外，在500℃下进行约30秒的热处理，以形成源-漏硅化物107和栅硅化物103。同时，在n型延伸层105中的As杂质由硅化所偏析。在源-漏硅化物107与硅衬底100之间的界面上形成n+型高浓度杂质层106。 
之后，如图34所示，通过使用稀释的氢氟酸等去除TEOS氧化膜而形成第二侧壁绝缘膜，以获得如图26所示的结构。 
本发明并不仅限于上述实施方式。在这些实施方式中，对n沟道型MIS场效应晶体管进行了描述。但是，本发明也可以应用于p沟道型MIS场效应晶体管。在这些实施方式中，使用As作为在第二和第三半导体区内的杂质进行了说明，但杂质也不仅限于As。当形成n型半导体区时，杂质也可以从诸如作为施主的P等元素中选择。当形成p型半导体区时，杂质可以从诸如作为受主的B等元素中选择。虽然使用硅作为半导体衬底的材料，但半导体材料并不仅限于硅。可以使用硅锗(SiGe)、锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)、氮化铝(AlN)等。 
衬底材料的晶向并不限于(100)晶向面。也可以适当地选择(110)晶向面、(111)晶向面等。本发明也可以用于任意的MIS场效应晶体管，包括诸如Fin结构等的三维结构、或双栅极结构。另外，本发明可以在不脱离本发明的精神和范围之下进行各种变更。 

Claims (17)

1.一种包含场效应晶体管的半导体器件，包括：
第一导电类型的第一半导体区域，具有表面部分，在该表面部分上形成有沟道区；
在所述沟道区上形成的栅电极；
在所述栅电极与所述沟道区之间的栅绝缘膜；
在所述沟道区两侧形成的源电极和漏电极，所述源电极和漏电极由硅化物形成；
在所述源电极与所述沟道区之间以及所述漏电极与所述沟道区之间的第二导电类型的第二半导体区；
在所述源电极与所述第一和第二半导体区之间、以及在所述漏电极与所述第一和第二半导体区之间形成的第二导电类型的第三半导体区，该第三半导体区的杂质浓度高于所述第二半导体区的杂质浓度；和
在所述栅电极的两个侧表面上形成的侧壁绝缘膜，
其中，所述侧壁绝缘膜与所述源电极和所述漏电极分离，
所述栅电极的栅长小于等于80nm，
所述栅绝缘膜的等价物理氧化物厚度EOT小于等于4nm，
所述侧壁绝缘膜的膜厚小于等于8nm，以及
所述侧壁绝缘膜与所述源电极之间的分离距离、以及所述侧壁绝缘膜与所述漏电极之间的分离距离大于0而小于等于30nm。
2.根据权利要求1所述的半导体器件，其中，所述第三半导体区与所述源电极和所述漏电极之间的界面中的杂质浓度大于等于8×1019而小于等于5×1020原子/cm3；
在离所述第三半导体区与所述源电极和所述漏电极之间的界面20nm深处的所述第三半导体区的杂质浓度小于等于所述第三半导体区与所述源电极和所述漏电极之间的界面杂质浓度的1/10；
所述第二半导体区在栅绝缘膜界面具有最大杂质浓度，该最大杂质浓度小于等于所述第三半导体区与所述源电极和所述漏电极之间的界面的杂质浓度的1/2；
在离所述栅绝缘膜界面30nm深处的所述第二半导体区的杂质浓度小于等于所述第二半导体区的栅绝缘膜界面的杂质浓度的1/10。
3.根据权利要求1所述的半导体器件，其中，在所述第二半导体区与所述第一半导体区之间形成有第一导电类型的第四半导体区，该第四半导体区具有高于第一半导体区的杂质浓度。
4.根据权利要求1所述的半导体器件，其中，在所述第三半导体区的底部与第一半导体区之间形成有第二导电类型的第五半导体区。
5.根据权利要求1所述的半导体器件，其中，所述第一到第三半导体区由硅构成。
6.根据权利要求1所述的半导体器件，其中，所述场效应晶体管为n沟道MIS场效应晶体管，所述第二和第三半导体区内的杂质为As。
7.根据权利要求1所述的半导体器件，其中，所述源电极和所述漏电极由硅化镍构成。
8.一种制造半导体器件的方法，包括：
在第一导电类型的第一半导体区上形成栅绝缘膜，所述栅绝缘膜的等价物理氧化物厚度EOT小于等于4nm；
在所述栅绝缘膜上形成栅电极，所述栅电极的栅长小于等于80nm；
在所述栅电极的两个侧表面上形成侧壁绝缘膜，所述侧壁绝缘膜的膜厚小于等于8nm；
以所述栅电极和所述侧壁绝缘膜作为掩模在所述第一半导体区中离子注入杂质，以形成第二导电类型的第二半导体区；
在所述侧壁绝缘膜的两个侧表面上形成第二侧壁绝缘膜，所述第二侧壁绝缘膜的膜厚小于等于30nm；
以所述侧壁绝缘膜和所述第二侧壁绝缘膜为掩模，将第二导电类型的所述第二半导体区的一部分硅化到深于所述第二半导体区的区域，以形成与所述栅绝缘膜分离的源电极和漏电极；并通过从硅化物的偏析，在所述源电极与所述第一和第二半导体区之间、以及所述漏电极与所述第一和第二半导体区之间的界面中形成具有杂质浓度高于所述第二半导体区的第二导电类型的第三半导体区；以及
去除所述第二侧壁绝缘膜，以使所述侧壁绝缘膜于所述源电极和漏电极分离。
9.根据权利要求8所述的方法，其中，在形成侧壁绝缘膜的过程中，衬底刻蚀量小于等于8nm。
10.根据权利要求8所述的方法，其中，所述第一到第三半导体区由硅构成。
11.根据权利要求8所述的方法，其中，所述杂质为As，所述硅化物为硅化镍。
12.一种半导体器件的制造方法，包括：
在第一导电类型的第一半导体区上形成栅绝缘膜，所述栅绝缘膜的等价物理氧化物厚度EOT小于等于4nm；
在所述栅绝缘膜上形成栅电极，所述栅电极的栅长小于等于80nm；
在所述栅电极的两个侧表面上形成侧壁绝缘膜，所述侧壁绝缘膜的每个在其下表面一侧具有底脚底部形状，所述侧壁绝缘膜的所述底脚底部的长度小于等于30nm，所述侧壁绝缘膜的除所述底脚底部以外的部分的膜厚小于等于8nm；
以所述栅电极和所述侧壁绝缘膜为掩模，在所述第一半导体区中离子注入杂质，以形成第二导电类型的第二半导体区；
以所述侧壁绝缘膜为掩模，将第二导电类型的所述第二半导体区的一部分硅化到深于所述第二半导体区的区域，以形成源电极和漏电极，并通过从硅化物的偏析，在所述源电极与所述第一和第二半导体区之间、以及所述漏电极与所述第一和第二半导体区之间的界面中形成具有杂质浓度高于所述第二半导体区的第二导电类型的第三半导体区；以及
去除所述侧壁绝缘膜的所述底脚底部，使得所述侧壁绝缘膜与所述源电极和漏电极分离。
13.根据权利要求12所述的方法，其中，在形成所述侧壁绝缘膜的过程中，衬底刻蚀量小于等于8nm。
14.根据权利要求12所述的方法，其中，所述第一到第三半导体区由硅构成。
15.根据权利要求12所述的方法，其中，所述杂质为As，所述硅化物为硅化镍。
16.一种半导体器件的制造方法，包括：
在第一导电类型的第一半导体区的一部分上形成栅电极，在所述栅电极和所述第一半导体区之间形成栅绝缘膜；
淀积作为栅电极的侧壁绝缘膜的绝缘膜；
通过各向异性刻蚀，刻蚀所述作为侧壁绝缘膜的绝缘膜，而不暴露其下面的层；
从所述作为侧壁绝缘膜的绝缘膜的上方将杂质离子注入到所述第一半导体区内，以形成作为源电极和漏电极的延伸区域的第二导电类型的第二半导体区；
刻蚀被刻蚀为未暴露其下面的层的所述作为侧壁绝缘膜的绝缘膜，以在所述栅电极的两个侧表面上形成侧壁绝缘膜，所述侧壁绝缘膜的每个在其下表面一侧具有底脚底部形状；
以所述侧壁绝缘膜为掩模，将第二导电类型的所述第二半导体区的一部分硅化到深于所述第二半导体区的区域，以形成源电极和漏电极，并通过从硅化物的偏析，在所述源电极与所述第一和第二半导体区之间、以及所述漏电极与所述第一和第二半导体区之间的界面中形成具有杂质浓度高于所述第二半导体区的第二导电类型的第三半导体区；以及
去除所述侧壁绝缘膜的所述底脚底部，使得所述侧壁绝缘膜与所述源电极和漏电极分离。
17.根据权利要求16所述的方法，其中，所述第一到第三半导体区由硅构成，所述杂质为As，所述硅化物为硅化镍。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8470700B2 (en) * 2010-07-22 2013-06-25 Globalfoundries Singapore Pte. Ltd. Semiconductor device with reduced contact resistance and method of manufacturing thereof
JP2012099517A (ja) * 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US8936978B2 (en) * 2010-11-29 2015-01-20 International Business Machines Corporation Multigate structure formed with electroless metal deposition
US8884341B2 (en) 2011-08-16 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
US20140084367A1 (en) * 2012-09-27 2014-03-27 Silicon Storage Technology, Inc. Extended Source-Drain MOS Transistors And Method Of Formation
CN103972089B (zh) * 2013-01-28 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN106206692B (zh) * 2015-04-30 2019-09-27 中芯国际集成电路制造(上海)有限公司 N型鳍式场效应晶体管的形成方法
US9847388B2 (en) 2015-09-01 2017-12-19 International Business Machines Corporation High thermal budget compatible punch through stop integration using doped glass
US10374086B2 (en) * 2015-12-04 2019-08-06 The Regents Of The University Of California 3D transistor having a gate stack including a ferroelectric film
US9853148B2 (en) * 2016-02-02 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Power MOSFETs and methods for manufacturing the same
US9966141B2 (en) * 2016-02-19 2018-05-08 Nscore, Inc. Nonvolatile memory cell employing hot carrier effect for data storage
JP7022592B2 (ja) * 2018-01-11 2022-02-18 株式会社ジャパンディスプレイ 表示装置
JP2020136446A (ja) 2019-02-19 2020-08-31 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像装置、及び半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194748B1 (en) * 1999-05-03 2001-02-27 Advanced Micro Devices, Inc. MOSFET with suppressed gate-edge fringing field effect

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100202633B1 (ko) * 1995-07-26 1999-06-15 구본준 반도체 소자 제조방법
US5702972A (en) * 1997-01-27 1997-12-30 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating MOSFET devices
US6121090A (en) * 1998-04-20 2000-09-19 Texas Instruments - Acer Incorporated Self-aligned silicided MOS devices with an extended S/D junction and an ESD protection circuit
US6150243A (en) * 1998-11-05 2000-11-21 Advanced Micro Devices, Inc. Shallow junction formation by out-diffusion from a doped dielectric layer through a salicide layer
US6461923B1 (en) * 1999-08-18 2002-10-08 Advanced Micro Devices, Inc. Sidewall spacer etch process for improved silicide formation
JP2001237421A (ja) 2000-02-24 2001-08-31 Toshiba Corp 半導体装置、ｓｒａｍおよびその製造方法
JP2002100764A (ja) 2000-09-25 2002-04-05 Hitachi Ltd 半導体装置の製造方法
US6518107B2 (en) * 2001-02-16 2003-02-11 Advanced Micro Devices, Inc. Non-arsenic N-type dopant implantation for improved source/drain interfaces with nickel silicides
KR100429873B1 (ko) * 2001-07-19 2004-05-04 삼성전자주식회사 모스 트랜지스터 및 그 형성방법
JP2004165317A (ja) * 2002-11-12 2004-06-10 Renesas Technology Corp 半導体装置およびその製造方法
US6913980B2 (en) * 2003-06-30 2005-07-05 Texas Instruments Incorporated Process method of source drain spacer engineering to improve transistor capacitance
JP4002219B2 (ja) * 2003-07-16 2007-10-31 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
JP4439358B2 (ja) * 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
JP4940682B2 (ja) * 2005-09-09 2012-05-30 富士通セミコンダクター株式会社 電界効果トランジスタおよびその製造方法
KR100642648B1 (ko) * 2005-09-13 2006-11-10 삼성전자주식회사 실리사이드막들을 갖는 콘택 구조체, 이를 채택하는반도체소자, 및 이를 제조하는 방법들

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194748B1 (en) * 1999-05-03 2001-02-27 Advanced Micro Devices, Inc. MOSFET with suppressed gate-edge fringing field effect

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