TWI437707B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法 相關申請案之交互參考
本發明係根據且主張於2006年6月21日所提出申請之先前的日本專利申請案第2006－171593號之優先權，其全部內容在此併入作為參考。
本發明係有關於半導體裝置及其製造方法，且更特別而言，本發明係有關於具有改善源極及汲極部分的MIS場效電晶體之半導體裝置及其製造方法。
為了提升半導體積體電路的性能，必須提升用來當作構成裝置的場效電晶體之性能。為了提升此裝置的性能，將此裝置比例縮小是有效的。由於此原因，裝置性能已藉由微圖案化，將此裝置比例縮小來予以改善。然而，就所提升的微圖案化而言，待解決的技術障礙也同時變高。依據國際的半導體技術藍圖(特別是與形成源極及汲極部分的技術相關)，在現有的情況中，於65 nm世代或後來世代的汲極延伸部分中，無法找出達成具有10至20 nm的深度之接面的解決方式。
在此背景中，為了同時短通道效應的抑制及接面漏洩電流的降低，採用應用雜質分離技術之使用蕭基(Schottky)源極及汲極的裝置(JP－A 2005－101588(KOKAI))。特別而言，在45 nm或後來的世代中，由於小的閘極長度，所以因載子的散射所導致之通道電阻並非降低汲極電流的主要因素。由於此原因，所以僅取決於微圖案化之裝置性能的改善非常困難。因此，為了達成性能的進一步改善，希望使用最大地利用可將高速載子注入至通道之蕭基接面的特性之蕭基源極－汲極的裝置(應用物理期刊，76,3992(2000)的K.Ucida等人)。然而，使用習知的蕭基源極－汲極之裝置結構有以下的問題。亦即，總是無法最大地利用可將高速載子注入至通道之蕭基源極－汲極的優點。
因此，使用習知的蕭基源極－汲極之裝置具有用於短通道效應及抑制接面漏洩電流之優點。然而，總是無法最大地利用可將高速載子注入至通道之蕭基源極－汲極的優點。更特別而言，為了藉由使用蕭基源極－汲極的注入率增加來改善裝置性能，必須使裝置結構最佳化。然而，到現在為止，還不能夠說裝置結構被最佳化。
本發明已考慮以上的情況來予以做成。本發明之目的在於提供具有含可藉由增加載子的注入率而有效地抑制短通道效應及接面漏洩電流，來達成性能的改善之裝置結構的場效電晶體之半導體裝置，及此半導體裝置的製造方法。
依據本發明的一實施例之半導體裝置包含場效電晶體，其包括：第一導電型式的第一半導體區域，具有表面部分，而通道區域係形成於表面部分上；閘極電極，係形成於通道區域上；閘極絕緣膜，係位於閘極電極與通道區域之間；源極電極及汲極電極，係形成於通道區域的兩側上；第二導電型式的第二半導體區域，係形成於源極電極與通道區域之間，及汲極電極與通道區域之間，用來當作源極及汲極的延伸區域；第二導電型式的第三半導體區域，係形成於源極電極與第一半導體區域和第二半導體區域之間，及汲極電極與第一半導體區域和第二半導體區域之間，且具有比第二半導體區域的雜質濃度更高之雜質濃度；以及側壁絕緣膜，係形成於閘極電極的兩側表面上，側壁絕緣膜係與源極電極及汲極電極分離。
依據本發明的另一實施例之場效電晶體的製造方法包含：形成閘極電極於第一導電型式的第一半導體區域上、形成閘極絕緣膜於閘極電極與第一半導體區域之間、及形成側壁絕緣膜於閘極電極的兩側表面上；藉由使用閘極電極及側壁絕緣膜當作掩罩，將雜質離子佈植於第一半導體區域中，以形成第二導電型式的第二半導體區域；形成第二側壁絕緣膜於側壁絕緣膜的兩側表面上；以及將第二導電型式的第二半導體區域之一部分矽化成比第二半導體區域更深的區域，以形成源極電極及汲極電極，且藉由與矽化物的分離，而形成具有比第二半導體區域的雜質濃度更高之雜質濃度之第二導電型式的第三半導體區域於源極電極與第一半導體區域和第二半導體區域之間，及汲極電極與該第一半導體區域和第二半導體區域之間的介面中。
依據本發明的又另一實施例之場效電晶體的製造方法包含：形成閘極電極於第一導電型式的第一半導體區域上，形成閘極絕緣膜於閘極電極與第一半導體區域之間：形成側壁絕緣膜於閘極電極的兩側表面上，各側壁絕緣膜於其下表面側具有基礎底面形狀；藉由使用閘極電極及側壁絕緣膜當作掩罩，將雜質離子佈植於第一半導體區域中，以形成第二導電型式的第二半導體區域；以及將第二導電型式的第二半導體區域之一部分矽化成比第二半導體區域更深的區域，以形成源極電極及汲極電極，且藉由與矽化物的分離，而形成具有比第二半導體區域的雜質濃度更高之雜質濃度之第二導電型式的第三半導體區域於源極電極與第一半導體區域和第二半導體區域之間，及汲極電極與第一半導體區域和第二半導體區域之間的介面中。
依據本發明的又另一實施例之場效電晶體的製造方法包含：形成閘極電極於第一導電型式的第一半導體區域之一部分上，形成閘極絕緣膜於閘極電極與第一半導體區域之間；沈積絕緣膜，此絕緣膜用來當作閘極電極的側壁絕緣膜；藉由不使下層曝露出的非等向性蝕刻來蝕刻用來當作側壁絕緣膜的絕緣膜；自用來當作側壁絕緣膜的絕緣膜之上方，將雜質離子佈植於第一半導體區域中，以形成用來當作源極及汲極的延伸區域之第二導電型式的第二半導體區域；蝕刻用來當作側壁絕緣膜的絕緣膜，其不使下層曝露出，以形成側壁絕緣膜於閘極電極的兩側表面上，各側壁絕緣膜於其下表面側具有基礎底面形狀；以及將第二導電型式的第二半導體區域之一部分矽化成比第二半導體區域更深的區域，以形成源極電極及汲極電極，且藉由矽化物的分離，而形成具有比第二半導體區域的雜質濃度更高之雜質濃度之第二導電型式的第三半導體區域於源極電極與第一半導體區域和第二半導體區域之間，及汲極電極與第一半導體區域和第二半導體區域之間的介面中。
依據本發明，可產生具有含可藉由增加載子的注入率而有效地抑制短通道效應及接面漏洩電流，來達成性能的改善之裝置結構的場效電晶體之半導體裝置，及此半導體裝置的製造方法。
本發明的實施例將於底下參照圖式來做說明。
(第一實施例)
圖1係顯示依據第一實施例之MIS場效電晶體的裝置結構之剖面圖。
多晶矽閘極電極102係形成於p型矽基體(第一半導體區域)100上，閘極絕緣膜101係位於其間。閘極矽化物103係形成於多晶矽閘極電極102上。在此情況中，閘極電極102係由多晶矽所做成。然而，可使用由單一金屬層來取代多晶矽閘極電極102及閘極矽化物103之金屬閘極結構。
在閘極電極102及103的兩側表面上，會形成由氮化矽所構成的閘極側壁絕緣膜104。源極及汲極區域係形成於矽基體100中，以插入多晶矽閘極電極102之下的通道區域。源極及汲極區域係由使用例如是As當作雜質之n型延伸擴散層(第二半導體區域)105、由例如是矽化鎳(NiSi)所做成的源極及汲極矽化物(源極電極及汲極電極)107、及使用例如是As當作雜質之n＋ 型高濃度雜質層(第三半導體區域)106所構成。n＋ 型高濃度雜質層106係形成於源極及汲極電極107，與矽基體100及n型延伸擴散層105之間。n＋ 型高濃度雜質層106具有比n型延伸擴散層10的雜質濃度更高之雜質濃度。n＋ 型高濃度雜質層106的雜質係於製造源極及汲極電極107時，藉由將n型延伸擴散層105的雜質分離所形成。
如圖1中所顯示，此實施例的特性為具有源極及汲極矽化物107的介面係與閘極側壁絕緣膜104分離(偏移)(L1>0)之結構。
如以上所述，當使用源極及汲極矽化物107的介面係與閘極側壁絕緣膜104分離之結構時，獲得到抑制自源極的載子之注入率的降低之顯著的操作及功效。
此實施例的操作及功效將於底下參考圖2A及2B中的頻帶圖做說明。圖2A包括根據此實施例的場效電晶體之剖面圖及頻帶圖，其中閘極側壁絕緣膜係與源極及汲極矽化物介面分離(L1>0)。圖2B包括使用習知的蕭基(Schottky)源極及汲極之場效電晶體的剖面圖及頻帶圖，其中閘極側壁絕緣膜係覆蓋於源極及汲極矽化物上(L1≦0)。
在此實施例中，如圖2A中所顯示，源極的費米(Fermi)能階與通道的位能頂部之間會有能量差(△E)，以增加載子的注入率。然而，如圖2B中所顯示，當如在習知的場效電晶體中，源極金屬或源極矽化物過於靠近閘極電極時，源極的蕭基位障會使閘極電場減低，以使其可增加載子的注入率。特別而言，在閘極側壁絕緣膜104與其上層膜之間的介面中，從閘極電極側表面到達閘極電極周圍之閘極電場的電通量線會終止。由於此原因，特別當源極及汲極矽化物107的介面係覆蓋於閘極側壁絕緣膜104上(L1≦0)時，藉由源極的蕭基位障所達成之閘極電場減低效應變成顯著，以降低能量差。因此，自源極的載子之注入率變成降低很多。因此，使用源極及汲極矽化物107的介面係與閘極側壁絕緣膜104分離(L1>0)之此實施例的結構，以使其可得到抑制自源極之載子注入率的降低之操作及功效。
當構成閘極側壁絕緣膜的材料具有比閘極側壁絕緣膜的上層膜之介電常數更高的介電常數時(例如，當閘極側壁絕緣膜及上層膜分別為氮化矽膜及氧化矽膜時)，此實施例的操作及功效特別有效。這是因為從閘極電極側表面到達閘極電極周圍的閘極電場之介面上的力之電力線的聚合變成顯著。然而，當介電常數彼此相等時，例如，雖然閘極側壁絕緣膜及上層膜均為氮化矽膜，但是閘極電場的力之電力線會由於存在於介面上之介面準位的影響而終止。由於此原因，所以也會獲得到如上述的操作及功效。
依據此實施例的場效電晶體之特性的模擬結果將於底下參照圖式來做說明。在此模擬中，做為個別參數的參考值，設定閘極絕緣膜的等效氧化物厚度(EOT)＝1.2nm，閘極側壁絕緣膜的側壁厚度＝8nm，而閘極側壁絕緣膜與源極－汲極矽化物介面之間的分隔距離(L1)＝10nm。並未指定條件的參數被計算成固定於參考值。側壁厚度與分隔距離(L1)被計算成使得側壁厚度與分隔距離係相對於兩側方向上的閘極而對稱地改變。相對於汲極電流的增加率，具有等效待用電流特性之使用擴散層當作源極－汲極的場效電晶體係用來當作比較的物件。
圖3顯示汲極電流和閘極側壁絕緣膜與源極－汲極矽化物介面之間的分隔距離(L1)之相依性。閘極側壁厚度係從三個條件(10nm、12nm、及14nm)所計算而得。如從圖3中顯然可知的是，無論側壁厚度為何，可觀察出汲極電流從分隔距離L1超過0的區域快速地增加。此外，當分隔距離增加時，汲極電流開始降低。這是因為當分隔部分的長度增加時，擴散層電阻會增加。
依據以上結果，希望分隔距離L1大於0及30nm或更小。這是因為在此區域中，汲極電流變成大於源極－汲極矽化物介面與側壁絕緣膜覆蓋之習知場效電晶體的汲極電流。此外，希望分隔距離L1為4nm或更大，及20nm或更小。這是因為汲極電流於此區域中有最大值。
圖4顯示汲極電流的增加率與閘極長度(L)的相依性。如從圖4中顯然可知的是，在依據此實施例的場效電晶體中，當閘極長度降低時，與擴散層係用來當作源極-汲極區域的習知場效電晶體相較，可改善汲極電流特性。當閘極長度變短時(亦即，當通道長度變短時)，通道電阻變的相對地小到成為寄生電阻。由於此原因，所以增加載子的注入率之此實施例的功效更顯著地出現。
依據以上結果，希望閘極長度為80nm或更小，其等於或大於習知場效電晶體的閘極長度。此外，希望閘極長度(L)小於30nm，其中，汲極電流的增加率為10%或更大(汲極電流的1.1倍)。
圖5顯示汲極電流的增加率與閘極絕緣膜EOT的相依性。如從圖5中顯然可知的是，在依據此實施例的場效電晶體中，當EOT的厚度降低時，與擴散層係用來當作源極-汲極區域的習知場效電晶體相較，可改善汲極電流特性。這是因為EOT的厚度降低使其可經由n型延伸擴散層105(圖1)，更有效地減低分離層106(圖1)的電位。因此，可改善載子的注入率，而不增加寄生電阻。
依據以上結果，希望將閘極絕緣膜EOT設定為等於或大於習知場效電晶體的特性之4nm或更小，使得汲極電流的增加率為0%或更大。此外，希望閘極絕緣膜EOT為1.3nm或更小，此時，汲極電流會進一步增加。
圖6顯示汲極電流的增加率與閘極側壁絕緣膜厚度的相依性。如從圖6中顯然可知的是，在依據此實施例的場效電晶體中，當側壁厚度增加時，汲極電流特性會惡化。這是因為當側壁厚度增加時，側壁下之延伸擴散層的寄生電阻之影響會增加。
依據以上結果，希望側壁厚度為10nm或更小，此時汲極電流特性的惡化不會很顯著，且更希望為8nm或更小，此時不會觀察出汲極電流特性的惡化。
在依據此實施例的場效電晶體中，雜質層與源極和汲極電極之間的介面中之n＋ 型高濃度雜質層106的雜質濃度希望為8×1019 至5×102o 原子/cm3 ，且離雜質層與源極和汲極電極之間的介面之深度20 nm處的雜質濃度希望為雜質層與源極和汲極電極之間的介面中之雜質濃度的1/10或更小。更特別而言，離此介面之雜質濃度降低為1/10之位置的深度希望為20nm或更小。這是因為當此介面的濃度等於或小於上述值時，由於蕭基位障的降低不足而使電流降低。當離此介面之雜質濃度降低為1/10之位置的深度為以上深度或較大時，注入率會因載子從源極通過汲極所產生之雜質層的電阻而降低。
n型延伸擴散層105於閘極絕緣膜介面中希望具有最大雜質濃度，最大雜質濃度希望為雜質層106與源極和汲極電極之間的介面中之n＋ 型高濃度雜質層106的雜質濃度之1/2或更小，且離閘極絕緣膜介面之深度30 nm處的雜質濃度希望為閘極絕緣膜介面中之濃度的1/10或更小。更特別而言，離此介面之雜質濃度降低為1/10之位置的深度希望為30nm或更小。這是因為當濃度及深度分別等於或大於所給定的濃度及所給定的深度時，截止電流會因短通道效應的影響而增加。
用於依據此實施例的場效電晶體之第一製造方法將於底下參照圖7至12來做說明。
如圖7中所顯示，裝置隔離區域(未顯示出)係形成於具有(100)定向平面的p型矽基體(第一半導體區域)100上。之後，閘極絕緣膜101係形成為具有約1.2nm的EOT。用來當作閘極電極102的多晶矽膜係藉由低壓化學氣相沈積(在下文中也被稱為LP－CVD)法而沈積為具有約100至150nm的厚度。接著，藉由微影術及諸如反應式離子蝕刻(在下文中也被稱為RIE)的蝕刻術之圖案化，形成閘極絕緣膜101及閘極電極102。若需要，會實施1至2nm的厚度之後氧化。
如圖8中所顯示，氮化矽膜係藉由LP－CVD法而沈積至具有約8nm的厚度。之後，氮化矽膜係藉由RIE法來予以回蝕，以使氮化矽膜僅留在閘極電極102的側表面部分上。以此方式，形成閘極側壁絕緣膜104。在此情況中，僅單一氮化矽膜係用來當作側壁。然而，例如，當形成藉由將具有約3nm的厚度之TEOS氧化物膜及具有5nm的厚度之氮化物膜疊層所得到之雙側壁絕緣膜時，會抑制側壁絕緣膜的下表面之載子捕捉。就裝置可靠度的觀點而言，這是更為希望的。
如圖9中所顯示，在2KeV或更低(更希望為1 KeV或更低)時，將具有2×1015 cm－2 或更大的劑量之As離子佈植做為雜質，以形成n型延伸擴散層(第二半導體區域)105。在此，於1030至1050℃時，實施尖峰退火，以使雜質活化。
如圖10中所顯示，TEOS氧化物膜係藉由LP－CVD法而沈積為具有約10nm的厚度，且藉由RIE法來予以回蝕，以形成第二側壁絕緣膜112。
在以稀釋的氫氟酸或類似物清洗矽基體100的表面之後，Ni在7至11nm(更希望為9nm或更小)的厚度中被濺鍍，且於350℃時予以熱處理30秒，如圖11中所顯示。以此方式，源極、汲極、及閘極電極的矽被矽化。此時，相對於源極及汲極電極，實施矽化到達比n型延伸層105更深的位置。之後，以硫酸與過氧化氫溶液的混合溶液或類似物來去除未反應的Ni。再者，於500℃時實施熱處理約30秒，以形成源極－汲極矽化物107及矽基體100和閘極矽化物103。
同時，n型延伸層105中的As雜質係藉由矽化來予以分離。具有比n型延伸層105的濃度更高之濃度的n＋ 型高濃度雜質層106係形成於源極－汲極矽化物107與n型延伸層105之間的介面中。
之後，如圖12中所顯示，由TEOS氧化物膜所形成的第二側壁絕緣膜112係以稀釋的氫氟酸或類似物來予以剝除，以使其可獲得到如圖1中所顯示的結構。
根據上述的第一製造方法，形成第二側壁絕緣膜112的TEOS氧化物膜之沈積膜厚度會改變，使得閘極側壁絕緣膜104與源極－汲極矽化物107之間的介面之分隔距離(L1)可設定為所想要的值。
在第一製造方法中，當TEOS氧化物膜係藉由RIE法來予以回蝕而形成第二側壁絕緣膜112時，基體蝕刻的量之控制很重要。如圖13中所顯示，根據TEOS氧化物膜的RIE中之條件，矽基體100係藉由過蝕刻來予以蝕刻。在此情況中，基體蝕刻的量意謂藉由在回蝕操作的深度方向上過蝕刻，自矽基體表面蝕刻矽之厚度。
圖14顯示此時之基體蝕刻的量與汲極電流的增加率與基體蝕刻量之間的關係。在此情況中，實施模擬，使得除了基體蝕刻的量之外的參數係固定於上述的參考值。如從圖14中顯然可知的是，當蝕刻的量增加時，汲極電流特性會下降。這是因為分隔距離L1實質上縮短，或因為藉由蝕刻基體而使源極－汲極矽化物107的形成朝向閘極絕緣膜延伸，所以側壁絕緣膜與源極－汲極矽化物重疊。
依據以上結果，希望將蝕刻條件及蝕刻時間控制成使得基體蝕刻的量係設定成為具有0%或更大的增加率之汲極電流(亦即，等於或大於習知場效電晶體特性的汲極電流)的8nm或更小，更較佳而言，係設定成為6 nm或更小，此時汲極電流會進一步增加。
如圖13中所顯示，為了避免因預先形成的n型延伸層105之去除所導致的寄生電阻之增加，希望將基體蝕刻的量控制成最小值。
用於依據此實施例的場效電晶體之第二製造方法將於底下參照圖15至20來做說明。
如圖15中所顯示，如同在第一製造方法中，會形成閘極絕緣膜101及閘極電極102。若需要，會實施1至2nm的厚度之後氧化。
如圖16中所顯示，氮化矽膜係藉由LP－CVD法而沈積至具有約8nm的厚度，且實施回蝕，以形成閘極側壁絕緣膜104。此時，閘極側壁絕緣膜104被處理成於下側表面處具有基礎底面形狀(或尾形)，如圖16中所顯示。此處理可例如藉由含所選擇的基礎底面條件之RIE法來予以實施。此時，基礎底面的程度係藉由蝕刻條件來予以控制，以控制最終分隔距離L1。
如圖17中所顯示，n型延伸層105係藉由與第一製造方法相同的方法來予以做成且活化。
如圖18中所顯示，源極－汲極矽化物107及閘極矽化物103係如同與第一製造方法相同的方法來予以做成。同時，n＋ 型高濃度雜質層(第三半導體區域)106係形成於源極－汲極矽化物107與矽基體100之間的介面中。此時，源極－汲極矽化物107係位於接近閘極側壁絕緣膜104的底部。
之後，如圖19中所顯示，去除閘極側壁絕緣膜104的底部，以得到圖1中所顯示的結構。底部的去除可藉由在形成源極－汲極矽化物107之後，藉由濕式蝕刻處理來予以實施，或可藉由具有強等向性的RIE法來予以實施。
依據上述的第二製造方法，不必形成第二側壁絕緣膜的步驟。由於此原因，所以與第一製造方法相較，可簡化第二製造方法的製造步驟。
如圖20中所顯示，也在第二製造方法中，當閘極側壁絕緣膜104係藉由RIE法中的回蝕處理來予以做成時，會產生藉由過蝕刻而於基體100中蝕刻的問題，及其他問題，如同在第一製造方法中。因此，如同在第一製造方法中，希望將蝕刻條件及蝕刻時間控制成使得基體蝕刻的量係設定為8nm或更小，此時汲極電流具有0%或更大的增加率，且更較佳而言，係設定為6 nm或更小，此時汲極電流會進一步增加。然而，與第一製造方法中不同的是，在第二製造方法中，於RIE中的回蝕處理之後，會形成n型延伸層105。由於此原因，所以不會產生去除n型延伸層105之問題。
在此情況中，為了避免矽基體100被蝕刻，也可使用以下的第三製造方法。更特別而言，如同在第一及第二製造方法中，閘極絕緣膜101及閘極電極102係藉由圖案化來予以做成。之後，如圖21中所顯示，氮化矽膜係藉由LP－CVD法而沈積為具有約8nm的厚度。氮化矽膜係藉由如RIE法的非等向性蝕刻來予以回蝕。此時，具有約1nm的厚度之氮化矽膜係遺留於矽基體100的表面上。更特別而言，最大地蝕刻氮化矽膜，而不使p型矽基體100曝露出。
如圖22中所顯示，在2KeV或更低(更希望為1KeV或更低)時，將具有2×1015 cm－2 或更大的劑量之As(砷)離子佈植為雜質，以形成n型擴散層105。在此，於1030至1050℃時，實施尖峰退火，以使雜質活化。
如圖23中所顯示，去除p型矽基體100的表面上之氮化矽膜，以形成閘極側壁絕緣膜104。此時，如圖23中所顯示，閘極側壁絕緣膜104被處理成於矽基體100的表面上具有基礎底面形狀。此處理可例如藉由如稀釋的氫氟酸處理、高溫磷酸處理、或氫氟的甘油處理之等向性濕式蝕刻來予以實施。
接下來的步驟與第二製造方法中的步驟相同。如以上所述，在去除氮化矽膜時，基體100蝕刻的量可藉由使用濕式蝕刻來予以最小化，其可選擇高於RIE法中的蝕刻量之矽基體100。
依據上述的實施例之場效電晶體具有半對準的矽化物結構。源極－汲極部分與矽基體之間的介面係與閘極側壁絕緣膜分離。此介面覆蓋雜質層，此雜質層於希望的濃度或更大濃度處有陡峭的雜質濃度輪廓。因此，可達成藉由增加載子的注入率之性能的改善，及元件可靠度的改善，而抑制衝穿(punch－through)及漏洩電流。
(第二實施例)
圖24係顯示依據第二實施例之MIS場效電晶體的裝置結構之剖面圖。因為除了形成HALO擴散層(第四半導體區域)201之外，MIS場效電晶體與第一實施例中的MIS場效電晶體相同，所以將省略其說明。HALO擴散層201為p型區域，其雜質型式與矽基體100的雜質型式相同，且就特性而言，具有高於矽基體100的雜質濃度之雜質濃度。依據此實施例的場效電晶體包括HALO擴散層201，以得到第一實施例的操作及功效，且達成下滑(roll－off)特性的改善。
(第三實施例)
圖25係顯示依據第三實施例之MIS場效電晶體的裝置結構之剖面圖。因為除了形成n＋ 型深擴散層(第五半導體區域)301之外，依據第三實施例的MIS場效電晶體與第一實施例的MIS場效電晶體相同，所以將省略其說明。
n＋ 型深擴散層301係形成於n＋ 型高濃度雜質層106與矽基體100之間，且具有例如約50nm的厚度。
依據此實施例的場效電晶體包括n＋ 型深擴散層301，以得到第一實施例的操作及功效，且達成使自源極－汲極底部部分的漏洩電流顯著地降低。
由於n＋ 型高濃度雜質層106的存在，所以可使n＋ 型深擴散層301更淺，或可具有低於應於於使用正常擴散層當作源極－汲極區域的MOSFET之深擴散層的濃度。因此，可抑制衝穿電流也是此實施例的特性。
(第四實施例)
圖26係顯示依據第四實施例之MIS場效電晶體的元件結構之剖面圖。因為除了形成HALO擴散層(第四半導體區域)201及n＋ 型深擴散層(第五半導體區域)301之外，依據第四實施例的MIS場效電晶體與第一實施例的MIS場效電晶體相同，所以將省略其說明。
以此方式，形成HALO擴散層201及n＋ 型深擴散層301，使其可同時達成如上述之下滑特性及漏洩電流的顯著降低之改善。
依據此實施例之場效電晶體的製造方法將於底下參照圖27至34來做說明。
如圖27中所顯示，裝置隔離區域(未顯示)係形成於具有(100)定向平面的p型矽基體(第一半導體區域)100上。之後，閘極絕緣膜101係形成為具有約1.2nm的EOT。用來當作閘極電極102的多晶矽膜係藉由低壓化學氣相沈積(在下文中也被稱為LP－CVD)法而沈積為具有約100至150nm的厚度。接著，藉由微影術及如反應式離子蝕刻(在下文中也被稱為RIE)的蝕刻術之圖案化，形成閘極絕緣膜101及閘極電極102。若需要，會實施1至2nm的厚度之後氧化。
如圖28中所顯示，氮化矽膜係藉由LP－CVD法或類似方法而被沈積至具有約24nm的厚度。之後，氮化矽膜係藉由RIE法來予以回蝕，以形成假閘極側壁絕緣膜121於閘極電極102的兩側表面部分上。
如圖29中所顯示，在25KeV或更低(更希望為20KeV或更低)時，將具有2×1015 cm－2 或更大的劑量之As離子佈植為雜質，以形成n＋ 型深擴散層301。在此，於1050℃時，可實施尖峰退火，以使雜質活化。
假閘極側壁絕緣膜121係藉由濕式蝕刻或類似方法來予以去除。接著，如圖30中所顯示，氮化矽膜係藉由LP－CVD法而被沈積至具有約8nm的厚度。之後，氮化矽膜係藉由RIE法來予以回蝕，以使氮化矽膜僅留於閘極電極102的側表面部分上。以此方式，形成閘極側壁絕緣膜104。在此情況中，僅單一氮化矽膜係用來當作側壁。然而，就如同第一實施例中的可靠度之觀點而言，希望形成藉由將TEOS氧化物膜及氮化物膜疊層所得到之雙側壁絕緣膜。
如圖31中所顯示，在2KeV或更低(更希望為1 KeV或更低)時，將具有2×1015 cm－2 或更大的劑量之As離子佈植為雜質，以形成n型延伸層105。在此，於1030至1050℃時，實施尖峰退火，以使雜質活化。
如圖32中所顯示，TEOS氧化物膜係藉由LP－CVD法而被沈積至具有約10nm的厚度，且藉由RIE法來予以回蝕，以形成第二側壁絕緣膜112。
在以稀釋的氫氟酸或類似物清洗基體表面之後，Ni在7至11nm(更希望為9 nm或更小)的厚度中被濺鍍，如圖33中所顯示。之後，於350℃時，實施熱處理約30秒，成為源極、汲極、及閘極電極的矽化物矽。此時，相對於源極及汲極電極，實施矽化到達比n型延伸層105更深的位置。之後，以硫酸與過氧化氫溶液的混合溶液或類似物來去除未反應的Ni。此外，於500℃時實施熱處理約30秒，以形成源極－汲極矽化物107及閘極矽化物103。同時，n型延伸層105中的As雜質係藉由矽化來予以分離。在源極－汲極矽化物107與矽基體100之間的介面中，形成n＋ 型高濃度雜質層106。
之後，如圖34中所顯示，由TEOS氧化物膜所形成的第二側壁絕緣膜112係以稀釋的氫氟酸或類似物來予以去除，以獲得到如圖26中所顯示的結構。
本發明不受限於以上的實施例。在這些實施例中，說明n型MIS場效電晶體。然而，本發明也可應用於p型MIS場效電晶體。在這些實施例中，藉由使用As當作第二及第三半導體區域中的雜質來做說明，但是雜質不受限於As。當形成n型半導體區域時，雜質也可選自用來當作施體之如P的元素。當形成p型半導體區域時，雜質可選自用來當作受體之如B的元素。雖然矽係用來當作半導體基體材料，但是半導體基體材料不受限於矽。可使用鍺化矽(SiGe)、鍺(Ge)、碳化矽(SiC)、砷化鎵(GaAs)、氮化鋁(AlN)等等。
基體材料的定向不受限於(100)定向平面。可適當地選擇(110)定向平面、(111)定向平面或類似的定向平面。本發明也可應用於任何MIS場效電晶體，包括如Fin結構或雙閘極結構的三維結構。此外，在不違離本發明的精神及範圍之下，可實施本發明的不同修正。
100．．．p型矽基體(第一半導體區域)
101．．．閘極絕緣膜
102．．．多晶矽閘極電極
103．．．閘極矽化物
104．．．閘極側壁絕緣膜
105．．．n型延伸擴散層(第二半導體區域)
106．．．n＋ 型高濃度雜質層(第三半導體區域)
107．．．源極及汲極矽化物(源極電極及汲極電極)
112．．．第二側壁絕緣膜
121．．．假閘極側壁絕緣膜
201．．．HALO擴散層(第四半導體區域)
301．．．n＋ 型深擴散層(第五半導體區域)
圖1係顯示依據第一實施例之MIS場效電晶體的裝置結構之剖面圖；圖2A及2B係解釋第一實施例的操作及功效之頻帶圖；圖3係顯示汲極電流與分隔距離的相依性之圖形；圖4係顯示汲極電流的增加率與閘極長度的相依性之圖形；圖5係顯示汲極電流的增加率與EOT的相依性之圖形；圖6係顯示汲極電流的增加率與側壁厚度的相依性之圖形；圖7至13係顯示依據第一實施例之MIS場效電晶體的第一製造步驟之剖面圖；圖14係顯示汲極電流的增加率與基體蝕刻量的相依性之圖形；圖15至20係顯示依據第一實施例之MIS場效電晶體的第二製造步驟之剖面圖；圖21至23係顯示依據第一實施例之MIS場效電晶體的第三製造步驟之剖面圖；圖24係顯示依據第二實施例之MIS場效電晶體的裝置結構之剖面圖；圖25係顯示依據第三實施例之MIS場效電晶體的裝置結構之剖面圖；以及圖26至34係顯示依據第四實施例之MIS場效電晶體的裝置結構之剖面圖。
100．．．p型矽基體(第一半導體區域)
101．．．閘極絕緣膜
102．．．多晶矽閘極電極
103．．．閘極矽化物
104．．．閘極側壁絕緣膜
105．．．n型延伸擴散層(第二半導體區域)
106．．．n＋ 型高濃度雜質層(第三半導體區域)
107．．．源極及汲極矽化物(源極電極及汲極電極)

Claims (19)

  1. 一種包含場效電晶體之半導體裝置，其包括：第一導電型式的第一半導體區域，具有表面部分，而通道區域係形成於該表面部分上；閘極電極，係形成於該通道區域上；閘極絕緣膜，係位於該閘極電極與該通道區域之間；源極電極及汲極電極，係形成於該通道區域的兩側上；第二導電型式的第二半導體區域，係形成於該源極電極與該通道區域之間及該汲極電極與該通道區域之間；該第二導電型式的第三半導體區域，係形成於該源極電極與該第一半導體區域和該第二半導體區域之間及該汲極電極與該第一半導體區域和該第二半導體區域之間，且具有比該第二半導體區域的雜質濃度更高之雜質濃度；以及側壁絕緣膜，係形成於該閘極電極的兩側表面上，該等側壁絕緣膜係與該源極電極及該汲極電極分離，其中，該側壁絕緣膜與該源極電極之間的分離距離加上該側壁絕緣膜的厚度及該側壁絕緣膜與該汲極電極之間的分離距離加上該側壁絕緣膜的厚度係各自大於0且不大於42nm。
  2. 如申請專利範圍第1項之半導體裝置，其中，該側壁絕緣膜與該源極電極之間及該側壁絕緣膜與該汲極電極之間的分離距離係各自大於0且不大於30nm。
  3. 如申請專利範圍第1項之半導體裝置，其中，該第三半導體區域與該源極電極和該汲極電極之間的介面中之雜質濃度係不小於8×1019 原子/cm3 且不大於5×1020 原子/cm3 ，該第三半導體區域中之在離該第三半導體區域與該源極電極和該汲極電極之間的介面之深度20nm處的雜質濃度係不大於該第三半導體區域與該源極電極和該汲極電極之間的介面中之雜質濃度的1/10，該第二半導體區域於閘極絕緣膜介面中具有最大雜質濃度，且該最大雜質濃度係不大於該第三半導體區域與該源極電極和該汲極電極之間的介面中之該雜質濃度的1/2，及該第二半導體區域中之離該閘極絕緣膜介面之深度30nm處的雜質濃度係不大於該第二半導體區域中的該閘極絕緣膜介面中之該雜質濃度的1/10。
  4. 如申請專利範圍第1項之半導體裝置，其中，具有比該第一半導體區域的雜質濃度更高之雜質濃度之該第一導電型式的第四半導體區域係形成於該第二半導體區域與該第一半導體區域之間。
  5. 如申請專利範圍第1項之半導體裝置，其中，該第二導電型式的第五半導體區域係形成於該第三半導體區域的底部與該第一半導體區域之間。
  6. 如申請專利範圍第1項之半導體裝置，其中，該側壁絕緣膜為氮化矽膜，而該側壁絕緣膜的上層膜為氧化 矽膜。
  7. 如申請專利範圍第1項之半導體裝置，其中，該第一半導體區域至該第三半導體區域係由矽所做成。
  8. 如申請專利範圍第1項之半導體裝置，其中，該場效電晶體為n通道MIS場效電晶體，而該第二半導體區域及該第三半導體區域中的雜質為As。
  9. 如申請專利範圍第1項之半導體裝置，其中，該源極電極及該汲極電極係由矽化鎳(NiSi)所做成。
  10. 一種半導體裝置的製造方法，包含：形成閘極絕緣膜於第一導電型式的第一半導體區域上；形成閘極電極於該閘極絕緣膜上；形成側壁絕緣膜於該閘極電極的兩側表面上；藉由使用該閘極電極及該側壁絕緣膜作為掩罩，將雜質離子佈植於該第一半導體區域中，以形成第二導電型式的第二半導體區域；形成第二側壁絕緣膜於該側壁絕緣膜的兩側表面上；以及將該第二導電型式的該第二半導體區域之一部分矽化成比該第二半導體區域更深的區域，以形成源極電極及汲極電極，且藉由與矽化物的分離，而形成具有比該第二半導體區域的雜質濃度更高之雜質濃度之該第二導電型式的第三半導體區域於該源極電極與該第一半導體區域和該第二半導體區域之間，及該汲極電極與該第一半導體區域和 該第二半導體區域之間的介面中。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，其中，在形成該側壁絕緣膜中，基體蝕刻的量係不大於8nm。
  12. 如申請專利範圍第10項之半導體裝置的製造方法，其中，該第一半導體區域至該第三半導體區域係由矽所做成。
  13. 如申請專利範圍第10項之半導體裝置的製造方法，其中，該雜質為As，而該矽化物為矽化鎳(NiSi)。
  14. 一種半導體裝置的製造方法，包含：形成閘極絕緣膜於第一導電型式的第一半導體區域上；形成閘極電極於該閘極絕緣膜上；形成側壁絕緣膜於該閘極電極的兩側表面上，各側壁絕緣膜於其下表面側具有基礎底面形狀；藉由使用該閘極電極及該側壁絕緣膜作為掩罩，將雜質離子佈植於該第一半導體區域中，以形成第二導電型式的第二半導體區域；以及將該第二導電型式的該第二半導體區域之一部分矽化成比該第二半導體區域更深的區域，以形成源極電極及汲極電極，且藉由與矽化物的分離，而形成具有比該第二半導體區域的雜質濃度更高之雜質濃度之該第二導電型式的第三半導體區域於該源極電極與該第一半導體區域和該第二半導體區域之間，及該汲極電極與該第一半導體區域和 該第二半導體區域之間的介面中。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中，在形成該側壁絕緣膜中，基體蝕刻的量係不大於8nm。
  16. 如申請專利範圍第14項之半導體裝置的製造方法，其中，該第一半導體區域至該第三半導體區域係由矽所做成。
  17. 如申請專利範圍第14項之半導體裝置的製造方法，其中，該雜質為As，而該矽化物為矽化鎳(NiSi)。
  18. 一種半導體裝置的製造方法，包含：形成閘極電極於第一導電型式的第一半導體區域之一部分上，形成閘極絕緣膜於該閘極電極與該第一半導體區域之間；沈積絕緣膜，該絕緣膜用作為該閘極電極的側壁絕緣膜；藉由不使下層曝露出的非等向性蝕刻來蝕刻用作為該側壁絕緣膜的該絕緣膜；自用作為該側壁絕緣膜的該絕緣膜之上方，將雜質離子佈植於該第一半導體區域中，以形成用作為源極及汲極的延伸區域之第二導電型式的第二半導體區域；蝕刻用作為該側壁絕緣膜的該絕緣膜，其不使下層曝露出，以形成側壁絕緣膜於該閘極電極的兩側表面上，各側壁絕緣膜於其下表面側具有基礎底面形狀；以及將該第二導電型式的該第二半導體區域之一部分矽化 成比該第二半導體區域更深的區域，以形成源極電極及汲極電極，且藉由矽化物的分離，而形成具有比該第二半導體區域的雜質濃度更高之雜質濃度之該第二導電型式的第三半導體區域於該源極電極與該第一半導體區域和該第二半導體區域之間，及該汲極電極與該第一半導體區域和該第二半導體區域之間的介面中。
  19. 如申請專利範圍第18項之半導體裝置的製造方法，其中，該第一半導體區域至該第三半導體區域係由矽所做成，該雜質為As，而該矽化物為矽化鎳(NiSi)。
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