KR20040057543A - 반도체 소자의 실리사이드층 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 실리사이드층 형성 방법에 관한 것으로, 게이트 전극 양측의 실리콘 기판에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계와, 상기 게이트 전극 및 소오스/드레인에 티타늄 이온을 주입하는 단계와, 전체 상부면에 금속층을 형성한 후 열처리하여 금속과 실리콘의 반응에 의해 상기 게이트 전극 및 소오스/드레인의 표면부에 실리사이드층이 형성되도록 한다. 티타늄(Ti) 이온 주입에 따른 실리콘(Si) 원자의 이동에 의해 소오스/드레인에서의 실리콘(Si) 원자의 분포가 증가되고, 이에 따라 코발트(Co)의 안정적인 이동을 통해 실리콘(Si)과의 결합이 이루어지므로 양호한 계면 특성을 갖게 된다.
Description
본 발명은 반도체 소자의 실리사이드층 형성 방법에 관한 것으로, 더욱 상세하게는 샐리사이드(SALICIDE) 공정을 이용한 코발트(Co) 실리사이드층 형성 방법에 관한 것이다.
반도체 소자의 고집적화 및 성능 향상에 따라 접합영역(Junction)의 깊이는 더욱 감소하며, 이에 따라 금속 실리사이드층의 두께도 감소하게 된다. 그러나 실리사이드층의 두께 감소는 실리콘층과의 계면 특성을 민감하게 하여 소자의 특성에 영향을 미치게 된다.
도 1a 내지 도 1d는 샐리사이드(SALICIDE) 공정을 이용한 종래 반도체 소자의 실리사이드층 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 실리콘 기판(1) 상에 게이트 산화막(2) 및 게이트 전극(3)을 형성한 후 LDD 이온 주입을 실시한다. 게이트 전극(3)의 측벽에 절연막 스페이서(4)를 형성한 후 게이트 전극(3) 양측부의 실리콘 기판(1)에 불순물 이온을 주입하여 소오스/드레인(5)을 형성한다. 곡선(A)는 소오스/드레인(5)에 주입된 불순물 이온의 농도 분포를 도시한다.
도 1b를 참조하면, 소오스/드레인(5)에 주입된 불순물 이온을 활성화시키기 위해 열처리한다. 곡선(B)는 도펀트와의 결합(활성화)에 참여하고 남은 실리콘(Si) 원자의 분포를 도시하는데, 실리콘(Si) 원자의 농도 분포는 도펀트의 가우시안(Gaussian) 분포(Rp 지점에서의 도펀트의 최대 농도)와 반비례한다.
도 1c를 참조하면, 노출된 실리콘 기판(1) 상에 예를 들어, 코발트(Co)와 같은 금속(6)을 증착한 후 열처리하면 선(C)와 같이 코발트(Co) 원자는 열적 평형 상태를 유지하기 위해 실리콘 기판(1) 방향으로 이동하여 실리콘(Si)과 결합하고, 이와 같은 실리사이드화(Silicidation)에 의해 도 1d와 같이 소오스/드레인(5)의 표면부에 실리사이드층(6a)이 형성된다. 이 때 코발트(Co) 원자의 이동 속도는 결합할 수 있는 실리콘(Si)의 량에 반비례한다. 그러나 도펀트와 실리콘(Si)의 결합에 의해 소오스/드레인(5)에 존재하는 실리콘(Si)의 량이 부족한 상태이기 때문에 코발트(Co) 원자는 실리콘(Si)과의 결합을 위해 실리콘 기판(1)의 하부 방향으로 빠르게 이동하게 되고, 이와 같은 코발트(Co) 원자의 빠른 이동에 의해 증착된 금속(6) 즉, 코발트(Co)가 소진되는 시점에서 불균일한 계면을 이루게 된다. 이와 같은 불균일한 계면 형상은 소자의 동작시 전기장(Electric field)의 집중을 야기시켜 접합누설(Junction leakage)을 유발함으로써 논리소자(Logic device)의 경우에는 소자의 특성이 치명적으로 열화되고, 메모리 소자의 경우에는 리플래쉬(Reflash) 특성이 열화되며, CMOS 이미지 센서의 경우에는 다크 시그널(Dark signal) 문제가 발생된다.
따라서 본 발명은 코발트(Co) 원자의 이동을 제어하여 실리콘(Si)과의 완만한 반응이 이루어지도록 함으로써 상기한 단점을 해소할 수 있는 반도체 소자의 실리사이드층 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 게이트 전극 양측의 실리콘 기판에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계와, 상기 게이트 전극 및소오스/드레인에 티타늄 이온을 주입하는 단계와, 전체 상부면에 금속층을 형성한 후 열처리하여 금속과 실리콘의 반응에 의해 상기 게이트 전극 및 소오스/드레인의 표면부에 실리사이드층이 형성되도록 하는 단계를 포함하는 것을 특징으로 한다.
상기 티타늄 이온은 TiCl4또는 Ti를 소스로 사용하고, 5K 내지 100KeV의 에너지 및 1E13 내지 1E16 atoms/㎠의 도즈량으로 주입하며, 상기 실리사이드층과 실리콘의 계면에 분포되도록 주입하는 것을 특징으로 한다.
상기 금속층은 코발트로 이루어지며, 상기 코발트는 100 내지 130℃의 온도에서 80 내지 150Å의 두께로 증착하는 것을 특징으로 한다.
상기 금속층 상에 캡핑층이 형성되며, 상기 캡핑층은 Ti 또는 TiN으로 이루어지고, 100 내지 130℃의 온도에서 100 내지 300Å의 두께로 형성하는 것을 특징으로 한다.
상기 열처리는 400 내지 500℃의 온도에서 30 내지 100초동안 실시하되, 램프업 비율은 60 내지 150℃/초가 되도록 하는 것을 특징으로 한다.
상기 실리사이드층을 형성하는 단계로부터 반응하지 않고 잔류된 상기 금속층을 제거하고, 열처리하는 단계를 더 포함하며, 상기 금속층은 SC-1 또는 SC-2를 이용한 습식 식각으로 제거하고, 상기 열처리는 600 내지 800℃의 온도에서 10 내지 60초동안 실시하되, 램프업 비율은 60 내지 150℃/초(sec)가 되도록 하는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 반도체 소자의 실리사이드층 형성 방법을 설명하기 위한 단면도.
도 2a 내지 도 2b는 본 발명에 따른 반도체 소자의 실리사이드층 형성 방법을 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 실시예를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11, 21: 실리콘 기판 2, 12, 22: 게이트 산화막
3, 13, 23: 게이트 전극 4, 14, 24: 절연막 스페이서
5, 15, 25: 소오스/드레인 6, 16, 28: 금속
6a, 16a, 28a: 실리사이드층 26: 마스크층
27: 감광막 패턴 29: 캡핑층
반도체 소자의 고집적화 및 성능 향상에 따라 일반적인 소자 제조 공정에서는 소자의 특성 저하를 방지하기 위해 낮은 에너지/높은 도즈량(Low energy/High dose)의 이온주입 공정을 통해 얕은 접합(Shallow junction)을 구현하며, 샐리사이드(SALICIDE) 공정을 통해 접합영역의 표면부에 실리사이드층을 형성한다. 그러나 종래의 공정을 적용하는 경우 예를 들어, 코발트 실리사이드(CoSi2)와 실리콘(Si)의 계면 상태가 불량해져 소자의 특성 저하가 초래되었다.
본 발명은 코발트(Co) 원자의 이동을 제어하여 실리콘(Si)과의 완만한 반응이 이루어지도록 함으로써 코발트(Co)와 실리콘(Si)의 안정된 결합에 의해 양호한 계면 특성을 갖도록 한다. 그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 실리사이드층 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 도 1a와 같이 실리콘 기판(11) 상에 게이트 산화막(12), 게이트 전극(13) 및 절연막 스페이서(14)를 형성한 후 게이트 전극(13) 양측부의 실리콘 기판(11)에 불순물 이온을 주입하여 소오스/드레인(15)을 형성한다. 그리고 도 1b와 같이 소오스/드레인(15)에 주입된 불순물 이온을 활성화시키기 위해 열처리한 상태에서 소오스/드레인(15)에 티타늄(Ti) 이온을 주입한다. 노출된 실리콘 기판(1) 상에 예를 들어, 코발트(Co)와 같은 금속(16)을 증착한 후 열처리한다. 이때 코발트(Co) 원자는 열적 평형 상태를 유지하기 위해 실리콘 기판(11) 방향으로 이동하여 실리콘(Si)과 결합하고, 이와 같은 실리사이드화에 의해 도 2b와 같이 소오스/드레인(15)의 표면부에 실리사이드층(16a)이 형성된다.
코발트(Co)를 증착하기 전에 티타늄(Ti) 이온을 주입함으로써 실리사이드화를 위한 열처리 과정에서 티타늄(Ti) Rp 방향으로 실리콘(Si) 원자가 이동한다. 즉, 안정된 결합을 이루기 위해 실리콘(Si)이 티타늄(Ti) 방향으로 이동하는데, 이와 같은 원리에 의해 부족한 실리콘(Si) 원자가 보충되기 때문에 코발트(Co)와 실리콘(Si)의 안정적인 결합이 이루어지고, 이에 따라 실리사이드층(6a)의 계면이 양호한 형태를 갖게 된다. 본 발명은 티타늄(Ti) 이온 주입에 의해 실리콘(Si)의 량이 보상되도록 함으로써 후속 열처리 과정에서 코발트(Co)의 이동속도가 감소되고, 이에 따라 코발트(Co)와 실리콘(Si)의 안정적인 결합이 이루어져 코발트 실리사이드(CoSi) 및 실리콘(Si)의 계면이 양호한 형태를 갖게 된다. 도 2a에서 곡선(D)는 소오스/드레인(15)에서의 도펀트의 농도 분포이고, 곡선(E)는 도펀트와의 결합(활성화)에 참여하고 남은 실리콘(Si) 원자의 분포이며, 곡선(F)는 티타늄(Ti)과의 결합에 의해 보상된 실리콘(Si) 원자의 분포를 도시한다.
도 3a 내지 도 3e는 본 발명이 적용된 실시예를 설명하기 위한 단면도로서, 트랜지스터의 제조 과정을 예를 들어 설명한다.
도 3a를 참조하면, 실리콘 기판(21) 상에 게이트 산화막(22) 및 게이트 전극(23)을 형성한 후 LDD 이온 주입을 실시한다. 게이트 전극(23)의 측벽에 절연막 스페이서(24)를 형성한 후 게이트 전극(23) 양측부의 실리콘 기판(21)에 불순물이온을 주입하고 열처리하여 소오스/드레인(25)을 형성한다. NMOS인 경우 As, P, Sb 등이 30 내지 100KeV의 에너지, 1E14 내지 1E16 atoms/㎠의 도즈량으로 주입되며, PMOS인 경우 B, BF2, In 등이 5K 내지 50KeV의 에너지, 1E14 내지 1E16 atoms/㎠의 도즈량으로 주입된다.
도 3b를 참조하면, 전체 상부면에 마스크층(26)을 형성한 후 소정의 마스크를 이용한 사진 공정을 통해 마스크층(26) 상에 감광막 패턴(27)을 형성한다.
도 3c를 참조하면, 감광막 패턴(27)을 마스크로 이용한 식각 공정으로 마스크층(26)을 패터닝하여 소정 부분의 게이트 전극(23)과 소오스/드레인(25)을 노출시킨 다음 감광막 패턴(27)을 제거하고, 노출된 부분의 게이트 전극(23)과 소오스/드레인(25)에 티타늄(Ti) 이온을 주입한다. 티타늄(Ti) 소스로는 TiCl4(가스 상태), Ti(고체 상태) 등이 사용하며, 5K 내지 100KeV의 에너지, 1E13 내지 1E16 atoms/㎠의 도즈량으로 주입하는데, 일반적인 이온주입 방법이나 플라즈마 이머즌(Plasma immersion) 방법으로 형성될 실리사이드층과 실리콘의 계면에 티타늄(Ti) 이온이 분포되도록 주입한다.
도 3d를 참조하면, 100 내지 130℃의 온도에서 전체 상부면에 코발트(Co)와 같은 금속을 80 내지 150Å의 두께로 증착하여 금속층(28)을 형성한 후 100 내지 130℃의 온도에서 금속층(28) 상에 Ti, TiN과 같은 금속을 100 내지 300Å의 두께로 증착하여 캡핑층(29)을 형성한다.
도 3e를 참조하면, 1차 열처리를 실시하여 상기와 같은 본 발명의 원리에 의해 게이트 전극(23)과 소오스/드레인(25)의 표면부에 실리사이드층(28a)이 각각 형성되도록 한다. 이후 캡핑층(29) 및 반응하지 않고 잔류된 금속층(28)을 선택적 습식 식각 방법으로 제거하고 2차 열처리를 실시한다.
1차 열처리는 400 내지 500℃의 온도에서 30 내지 100초(sec)동안 실시하되, 램프업(Ramp up) 비율은 60 내지 150℃/초(sec)가 되도록 한다.
습식 식각은 SC-1(NH4OH 혼합용액)을 이용하는 경우 5 내지 20분동안 실시하며, SC-2(HCl)을 이용하는 경우 1 내지 10분동안 실시한다.
또한, 2차 열처리는 600 내지 800℃의 온도에서 10 내지 60초(sec)동안 실시하되, 램프업(Ramp up) 비율은 60 내지 150℃/초(sec)가 되도록 한다.
상술한 바와 같이 본 발명은 티타늄(Ti) 이온을 주입한 후 코발트(co)를 증착하고 실리사이드화를 위한 열처리를 실시한다. 티타늄(Ti) 이온 주입에 따른 실리콘(Si) 원자의 이동에 의해 소소스/드레인 영역에서의 실리콘(Si) 원자의 분포가 증가되고, 이에 따라 코발트(Co)의 안정적인 이동을 통해 실리콘(Si)과의 결합이 이루어지므로 양호한 계면 특성을 갖게 된다. 따라서 코발트 실리사이드(CoSi2)와 실리콘(Si)의 균일한 계면 형성으로 인해 접합누설이 방지되고, 이에 따라 소자의 전기적 특성이 향상된다.
본 발명은 0.2㎛ 이하의 아주 얕은 접합을 갖는 반도체 소자의 제조에 효과적으로 작용될 수 있으며, 특히, 90㎚ 고속 논리소자, 65㎚ 메모리 소자, 기존의 0.1㎛ 이상의 접합 깊이를 갖는 CMOS 이미지 센서나 논리소자에 포함되는 디램(Merged Planar DRAM)의 제조 공정에 추가 장비의 투자없이 적용할 수 있다.
Claims (12)
- 게이트 전극 양측의 실리콘 기판에 불순물 이온을 주입하여 소오스/드레인을 형성하는 단계와,상기 게이트 전극 및 소오스/드레인에 티타늄 이온을 주입하는 단계와,전체 상부면에 금속층을 형성한 후 열처리하여 금속과 실리콘의 반응에 의해 상기 게이트 전극 및 소오스/드레인의 표면부에 실리사이드층이 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 상기 티타늄 이온은 TiCl4또는 Ti를 소스로 사용하고, 상기 실리사이드층과 실리콘의 계면에 분포되도록 주입하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 상기 티타늄 이온은 5K 내지 100KeV의 에너지 및 1E13 내지 1E16 atoms/㎠의 도즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 상기 금속층은 코발트로 이루어진 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 4 항에 있어서, 상기 코발트는 100 내지 130℃의 온도에서 80 내지 150Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 상기 금속층 상에 캡핑층이 형성되는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 6 항에 있어서, 상기 캡핑층은 Ti 또는 TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 6 항에 있어서, 상기 켑핑층은 100 내지 130℃의 온도에서 100 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 상기 열처리는 400 내지 500℃의 온도에서 30 내지 100초동안 실시하되, 램프업 비율은 60 내지 150℃/초가 되도록 하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 상기 실리사이드층을 형성하는 단계로부터 반응하지 않고 잔류된 상기 금속층을 제거하고, 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 10 항에 있어서, 상기 금속층은 SC-1 또는 SC-2를 이용한 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 10 항에 있어서, 상기 열처리는 600 내지 800℃의 온도에서 10 내지 60초동안 실시하되, 램프업 비율은 60 내지 150℃/초(sec)가 되도록 하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
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