KR102587170B1 - 백 엔드 오브 라인(beol) 박막 액세스 트랜지스터들을 사용한 강유전체 메모리 소자 및 그 형성 방법 - Google Patents

백 엔드 오브 라인(beol) 박막 액세스 트랜지스터들을 사용한 강유전체 메모리 소자 및 그 형성 방법 Download PDF

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Abstract

평면 절연 스페이서층이 기판 위에 형성될 수 있고, 반도체 물질층, 박막 트랜지스터(TFT) 게이트 유전체층, 및 게이트 전극의 조합이 평면 절연 스페이서층 위에 형성될 수 있다. 유전체 매트릭스층이 그 위에 형성된다. 소스측 비아 공동과 드레인측 비아 공동이 반도체 물질층의 단부들 위에서 유전체 매트릭스층을 관통하여 형성될 수 있다. 반도체 물질층의 단부들의 격자 상수를 변경시킴으로써 반도체 물질층의 단부들 사이에 기계적 응력이 생성될 수 있다. 기계적 응력은 반도체 물질층의 채널 부분에서의 전하 캐리어들의 이동도를 증대시킬 수 있다.

Description

백 엔드 오브 라인(BEOL) 박막 액세스 트랜지스터들을 사용한 강유전체 메모리 소자 및 그 형성 방법{FERROELECTRIC MEMORY DEVICE USING BACK-END-OF-LINE (BEOL) THIN FILM ACCESS TRANSISTORS AND METHODS FOR FORMING THE SAME}
본 출원은 2020년 9월 23일에 출원된 "Mobility improve BY TFT/Selector Source and drain stress layer or Implantation"이라는 제목의 미국 가출원 제63/082,110호의 우선권의 이익을 청구하며, 그 내용 전문은 모든 목적들을 위해 본원에서 참고로 편입된다.
산화물 반도체로 제조된 박막 트랜지스터(thin film transistor; TFT)는 저온에서 처리될 수 있고, 이에 따라 앞서 제조된 소자들에 손상을 주지 않을 것이기 때문에 TFT는 BEOL 집적을 위한 매력적인 옵션이다. 예를 들어, 제조 조건 및 기술이 앞서 제조된 FEOL 소자들을 손상시키지 않을 수 있다.
본 개시의 다양한 실시예들은 반도체 물질층(810)의 채널 부분들에서 압축 응력 또는 인장 응력을 생성하는데 사용될 수 있다. 압축 응력 또는 인장 응력은 박막 트랜지스터의 온 전류를 증대시키는데 유리하게 사용될 수 있다. 반도체 물질층의 단부들의 격자 상수를 변경시킴으로써 반도체 물질층의 단부들 사이에 기계적 응력이 생성될 수 있다. 기계적 응력은 반도체 물질층의 채널 부분에서의 전하 캐리어들의 이동도를 증대시킬 수 있다. 박막 트랜지스터의 온 전류를 증대시키는 응력의 유형은 반도체 물질층(810)에서의 물질 조성 및 지배적인 결정학적 배향에 기초하여 결정될 수 있다. 기계적 응력은 소스 구조물(88S) 및 드레인 구조물(88D) 내의 금속성 라이너들(86S, 186S, 86D, 186D)에 의해 생성될 수 있거나, 또는 (소스측 도핑 영역(81S) 및 드레인측 도핑 영역(81D)과 같은) 반도체 물질층(810)의 단부들에서의 격자 상수의 변경에 의해 생성될 수 있다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 실시예에 따른 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 트랜지스터, 하위 레벨 유전체 물질층들 내에 형성된 제1 금속 상호연결 구조물들, 및 격리 유전체층의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 2a 내지 도 2d는 본 개시의 실시예에 따른 제1 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 3a와 도 3b는 본 개시의 실시예에 따른 제2 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 4a와 도 4b는 본 개시의 실시예에 따른 제3 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 5a 내지 도 5d는 본 개시의 실시예에 따른 제4 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 6a와 도 6b는 본 개시의 실시예에 따른 제5 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 7a와 도 7b는 본 개시의 실시예에 따른 제6 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 8은 본 개시의 실시예에 따른 박막 트랜지스터들 및 메모리 셀들의 형성 이후의 예시적인 구조물의 수직 단면도이다.
도 9는 본 개시의 반도체 소자를 제조하기 위한 일반적인 처리 단계들을 예시하는 흐름도이다.
아래의 개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 소자의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 동일한 참조 부호를 갖는 요소는 동일한 요소를 지칭하고, 명시 적으로 달리 표시되지 않는 한 동일한 물질 조성 및 동일한 두께 범위를 갖는 것으로 추정된다.
일반적으로, 본 개시의 구조물들과 방법들은 박막 트랜지스터들을 포함하는 반도체 구조물을 형성하는데 사용될 수 있다. 구체적으로, 본 개시의 구조물들과 방법들은 각 박막 트랜지스터의 채널 부분이 압축 응력 또는 인장 응력으로 기계적으로 응력받아서 반도체 채널을 통하는 증대된 온 전류(on-current)를 제공할 수 있는 박막 트랜지스터들을 포함하는 반도체 구조물을 형성하는데 사용될 수 있다. 기계적 응력은 반도체 물질층의 단부들에서 압축 응력 또는 인장 응력을 유도하는 금속성 라이너에 의해 유도될 수 있다. 대안적으로 또는 추가적으로, 기계적 응력은 반도체 물질층의 단부들 내에 도펀트들을 주입함으로써 유도될 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 예시적인 구조물이 예시되어 있다. 예시적인 구조물은 상업적으로 이용가능한 실리콘 기판과 같은 반도체 기판일 수 있는 기판(8)을 포함한다. 기판(8)은 적어도 윗부분에서 반도체 물질층(9)을 포함할 수 있다. 반도체 물질층(9)은 벌크 반도체 기판의 표면 부분일 수 있거나, 또는 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판의 최상부 반도체층일 수 있다. 일 실시예에서, 반도체 물질층(9)은 단결정 실리콘과 같은 단결정 반도체 물질을 포함한다.
실리콘 산화물과 같은 유전체 물질을 포함하는 쉘로우 트렌치 격리 구조물(720)이 반도체 물질층(9)의 윗부분에 형성될 수 있다. p형 웰들 및 n형 웰들과 같은, 적절한 도핑된 반도체 웰들이 쉘로우 트렌치 격리 구조물(720)의 일부분에 의해 횡측으로 에워싸여진 각 영역 내에 형성될 수 있다. 전계 효과 트랜지스터(701)가 반도체 물질층(9)의 최상면 위에 형성될 수 있다. 예를 들어, 각 전계 효과 트랜지스터(701)는 소스 영역(732), 드레인 영역(738), 소스 영역(732)과 드레인 영역(738) 사이에서 연장되는 기판(8)의 표면 부분을 포함하는 반도체 채널(735), 및 게이트 구조물(750)을 포함할 수 있다. 반도체 채널(735)은 단결정 반도체 물질을 포함할 수 있다. 각 게이트 구조물(750)은 게이트 유전체층(752), 게이트 전극(754), 게이트 캡 유전체(758), 및 유전체 게이트 스페이서(756)를 포함할 수 있다. 소스측 금속 반도체 합금 영역(742)이 각 소스 영역(732) 상에 형성될 수 있고, 드레인측 금속 반도체 합금 영역(748)이 각 드레인 영역(738) 상에 형성될 수 있다.
예시적인 구조물은 강유전체 메모리 셀들의 어레이가 나중에 형성될 수 있는 메모리 어레이 영역(100)을 포함할 수 있다. 예시적인 구조물은 강유전체 메모리 소자들의 어레이를 위한 금속 배선이 제공되는 주변 영역(200)을 더 포함할 수 있다. 일반적으로, CMOS 회로부(700) 내의 전계 효과 트랜지스터(701)는 각각의 금속 상호연결 구조물들의 세트에 의해 각각의 강유전체 메모리 셀의 전극에 전기적으로 연결될 수 있다.
주변 영역(200) 내의 (전계 효과 트랜지스터(701)와 같은) 소자들은 나중에 형성될 강유전체 메모리 셀들의 어레이를 동작시키는 기능들을 제공할 수 있다. 구체적으로, 주변 영역 내의 소자들은 강유전체 메모리 셀들의 어레이의 프로그래밍 동작, 소거 동작, 및 감지(판독) 동작을 제어하도록 구성될 수 있다. 예를 들어, 주변 영역 내의 소자들은 감지 회로부 및/또는 프로그래밍 회로부를 포함할 수 있다. 반도체 물질층(9)의 최상면 상에 형성된 소자들은 상보적 금속 산화물 반도체(CMOS) 트랜지스터 및 선택적인 (저항기, 다이오드, 커패시터 등과 같은) 추가의 반도체 소자들을 포함할 수 있으며, 이들은 집합적으로 CMOS 회로부(700)로서 칭해진다.
CMOS 회로부(700) 내의 하나 이상의 전계 효과 트랜지스터(701)는 기판(8) 내의 반도체 물질층(9)의 일부분을 포함하는 반도체 채널(735)을 포함할 수 있다. 반도체 물질층(9)이 단결정 실리콘과 같은 단결정 반도체 물질을 포함하는 경우, CMOS 회로부(700) 내의 각 전계 효과 트랜지스터(701)의 반도체 채널(735)은 단결정 실리콘 채널과 같은 단결정 반도체 채널을 포함할 수 있다. 일 실시예에서, CMOS 회로부(700) 내의 복수의 전계 효과 트랜지스터들(701)은 나중에 형성될 각각의 강유전체 메모리 셀의 노드에 나중에 전기적으로 연결되는 각각의 노드를 포함할 수 있다. 예를 들어, CMOS 회로부(700) 내의 복수의 전계 효과 트랜지스터들(701)은 나중에 형성될 각각의 강유전체 메모리 셀의 노드에 나중에 전기적으로 연결되는 각각의 소스 영역(732) 또는 각각의 드레인 영역(738)을 포함할 수 있다.
일 실시예에서, CMOS 회로부(700)는 각각의 강유전체 메모리 셀을 프로그래밍하기 위해 사용되는 전계 효과 트랜지스터들(701)의 세트의 게이트 전압들을 제어하고 나중에 형성되는 박막 트랜지스터들의 게이트 전압들을 제어하도록 구성된 프로그래밍 제어 회로를 포함할 수 있다. 이 실시예에서, 프로그래밍 제어 회로는, 강유전 유전체 물질층 내에서의 전기적 분극이 선택된 강유전체 메모리 셀의 제1 전극쪽으로 향하는 제1 분극 상태로 상기 선택된 강유전체 메모리 셀 내의 각각의 강유전 유전체 물질층을 프로그래밍하는 제1 프로그래밍 펄스를 제공하며, 강유전 유전체 물질층 내에서의 전기적 분극이 상기 선택된 강유전체 메모리 셀의 제2 전극쪽으로 향하는 제2 분극 상태로 상기 선택된 강유전체 메모리 셀 내의 강유전 유전체 물질층을 프로그래밍하는 제2 프로그래밍 펄스를 제공하도록 구성될 수 있다.
이어서 유전체 물질층들 내에 형성된 다양한 금속 상호연결 구조물들이 기판(8) 위에 그리고 (전계 효과 트랜지스터(701)와 같은) 반도체 소자들 상에 형성될 수 있다. 예시적인 예시에서, 유전체 물질층들은 예를 들어, 소스 및 드레인에 연결된 접촉 구조물을 둘러싸는 층일 수 있는 제1 유전체 물질층(601)(때로는 접촉 레벨 유전체 물질층(601)이라고 칭함), 제1 상호연결 레벨 유전체 물질층(610), 및 제2 상호연결 레벨 유전체 물질층(620)을 포함할 수 있다. 금속 상호연결 구조물들은, 제1 유전체 물질층(601) 내에 형성되고 CMOS 회로부(700)의 각각의 컴포넌트와 접촉하는 소자 접촉 비아 구조물들(612), 제1 상호연결 레벨 유전체 물질층(610) 내에 형성된 제1 금속 라인 구조물들(618), 제2 상호연결 레벨 유전체 물질층(620)의 아랫부분 내에 형성된 제1 금속 비아 구조물들(622), 및 제2 상호연결 레벨 유전체 물질층(620)의 윗부분 내에 형성된 제2 금속 라인 구조물들(628)을 포함할 수 있다.
각각의 유전체 물질층들(601, 610, 620)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기실리케이트 유리, 비정질 불소화 탄소, 이들의 다공성 변형체, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 각각의 금속 상호연결 구조물들(612, 618, 622, 628)은 (금속성 질화물 또는 금속성 탄화물과 같은) 금속성 라이너와 금속성 충전 물질의 조합일 수 있는 적어도 하나의 도전성 물질을 포함할 수 있다. 각각의 금속성 라이너는 TiN, TaN, WN, TiC, TaC, WC를 포함할 수 있으며, 각각의 금속성 충전 물질 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금들, 및/또는 이들의 조합들을 포함할 수 있다. 본 개시의 구상가능한 범위 내의 다른 적절한 물질들이 또한 사용될 수 있다. 일 실시예에서, 제1 금속 비아 구조물들(622)과 제2 금속 라인 구조물들(628)은 듀얼 다마신 공정에 의해 통합된 라인 및 비아 구조물들로서 형성될 수 있다. 본 개시는 제2 라인 및 비아 레벨 유전체 물질층(620) 위에 메모리 셀들의 어레이가 형성된 실시예를 사용하여 설명되지만, 본원에서는 메모리 셀들의 어레이가 상이한 금속 상호연결 레벨에서 형성될 수 있는 실시예들이 명백히 구상가능하다.
금속 상호연결 구조물들(612, 618, 622, 628)이 내부에 형성되어 있는 유전체 물질층들(601, 610, 620) 위에 박막 트랜지스터들의 어레이와 강유전체 메모리 셀들의 어레이가 후속적으로 성막될 수 있다. 박막 트랜지스터들의 어레이 또는 강유전체 메모리 셀들의 어레이의 형성 이전에 형성되는 모든 유전체 물질층의 세트를 집합적으로 하위 레벨 유전체 물질층들(601, 610, 620)이라고 칭한다. 하위 레벨 유전체 물질층들(601, 610, 620) 내에 형성된 모든 금속 상호연결 구조물들의 세트를 본원에서는 제1 금속 상호연결 구조물들(612, 618, 622, 628)이라고 칭한다. 일반적으로, 적어도 하나의 하위 레벨 유전체 물질층(601, 610, 620) 내에 형성된 제1 금속 상호연결 구조물들(612, 618, 622, 628)은 기판(8)에 위치한 반도체 물질층(9) 위에 형성될 수 있다.
본 개시의 양태에 따르면, 하위 레벨 유전체 물질층들(601, 610, 620)과 제1 금속 상호연결 구조물들(612, 618, 622, 628)을 함유하는 금속 상호연결 레벨들 위에 놓이는 금속 상호연결 레벨 내에 박막 트랜지스터(TFT)가 형성될 수 있다. 일 실시예에서, 하위 레벨 유전체 물질층들(601, 610, 620) 위에 균일한 두께를 갖는 평면 유전체 물질층이 형성될 수 있다. 본원에서는 평면 유전체 물질층을 평면 절연 스페이서층(635)이라고 칭한다. 평면 절연 스페이서층(635)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기실리케이트 유리, 또는 다공성 유전체 물질과 같은 유전체 물질을 포함하며, 화학적 증착에 의해 성막될 수 있다. 평면 절연 스페이서층(635)의 두께는 30㎚ 내지 300㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
일반적으로, (제1 금속 상호연결 구조물들(612, 618, 622, 628)과 같은) 금속 상호연결 구조물들을 내부에 함유한 (하위 레벨 유전체 물질층(601, 610, 620)과 같은) 상호연결 레벨 유전체층들이 반도체 소자들 위에 형성될 수 있다. 평면 절연 스페이서층(635)은 상호연결 레벨 유전체층 위에 형성될 수 있다.
도 2a 내지 도 2d는 본 개시의 실시예에 따른, 평면 절연 스페이서층(635) 상에 형성될 수 있는 제1 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 2a를 참조하면, 반도체 물질(810)이 평면 절연 스페이서층(635) 위에 성막될 수 있다. 반도체 물질은 전기적 도펀트들(p형 도펀트 또는 n형 도펀트일 수 있음)을 통한 적절한 도핑시 1.0S/m 내지 1.0×105S/m의 범위의 전기 전도도를 제공하는 물질을 포함한다. 진성 상태에서 또는 저레벨 전기적 도핑의 조건 하에서, 반도체 물질은 반도체성이거나 또는 절연성일 수 있으며, 일반적으로 1.0×10-10S/m 내지 1.0×10S/m의 범위의 전기 전도도를 가질 수 있다. 반도체 물질을 위해 사용될 수 있는 예시적인 반도체 물질들은, 비제한적인 예시로서, 비정질 실리콘, 폴리실리콘, 비정질 실리콘 게르마늄 합금, 다결정 실리콘 게르마늄 합금, 인듐 갈륨 아연 산화물(IGZO), 인듐 텅스텐 산화물, 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 산화물, 인듐 산화물, 도핑된 아연 산화물, 도핑된 인듐 산화물, 도핑된 카드뮴 산화물, 및 이들로부터 도출된 다양한 다른 도핑된 변형체들을 포함한다. 다른 적절한 반도체 물질들이 본 개시의 구상가능한 범위 내에 있다. 일 실시예에서, 반도체 물질은 인듐 갈륨 아연 산화물을 포함할 수 있다.
반도체 물질(810)은 다결정 반도체 물질, 또는 더 큰 평균 입자 크기를 갖는 다결정 반도체 물질로 나중에 어닐링될 수 있는 비정질 반도체 물질을 포함할 수 있다. 반도체 물질(810)은 물리적 증착에 의해 성막될 수 있다. 반도체 물질의 두께는 2㎚ 내지 50㎚ 및/또는 4㎚ 내지 15㎚와 같이, 1㎚ 내지 100㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
게이트 유전체 물질의 컨포멀 성막에 의해 반도체 물질(810) 위에 게이트 유전체 물질(820)이 형성될 수 있다. 게이트 유전체 물질은, 비제한적인 예시로서, 실리콘 산화물, 실리콘 산질화물, (알루미늄 산화물, 하프늄 산화물, 이트륨 산화물, 란타늄 산화물 등), 또는 이들의 스택을 포함할 수 있다. 다른 적절한 유전체 물질들이 본 개시의 구상가능한 범위 내에 있다. 게이트 유전체 물질은 원자층 성막 또는 화학적 증착에 의해 성막될 수 있다. 게이트 유전체 물질의 두께는 2㎚ 내지 6㎚와 같이, 1㎚ 내지 12㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
포토레지스트층(미도시됨)이 게이트 유전체 물질(820) 위에 도포될 수 있고, 적어도 하나의 이산된 포토레지스트 물질 부분으로 리소그래피적으로 패터닝될 수 있다. 일 실시예에서, 각각의 패터닝된 포토레지스트 물질 부분이 나중에 패터닝될 반도체 물질층(810)의 영역을 덮도록 포토레지스트층은 포토레지스트 물질 부분들의 2차원 어레이로 패터닝될 수 있다. 게이트 유전체 물질과 반도체 물질의 마스킹되지 않은 부분들은 예를 들어, 포토레지스트층의 포토레지스트 물질 부분들을 에칭 마스크로서 사용하는 이방성 에칭 공정에 의해 에칭될 수 있다.
게이트 유전체 물질의 남아 있는 부분들은 박막 트랜지스터(TFT) 게이트 유전체층(820)을 구성한다. 반도체 물질의 남아 있는 부분들은 반도체 물질층(810)을 구성한다. 일 실시예에서, TFT 게이트 유전체층(820)과 반도체 물질층(810)의 스택들의 2차원 어레이가 형성될 수 있다. 포토레지스트층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
각각의 반도체 물질층(810)은 직사각형 수평 단면 형상 또는 둥글어진 직사각형 수평 단면 형상을 가질 수 있다. 각각의 반도체 물질층(810)은 제1 수평 방향을 따라 횡측으로 연장되는 한 쌍의 길이방향 가장자리들을 가질 수 있다. 각각의 반도체 물질층(810)은 또한 제1 수평 방향에 수직인 제2 수평 방향을 따라 횡측으로 연장되는 한 쌍의 폭방향 가장자리들을 가질 수 있다. 각각의 반도체 물질층(810)은 평면 절연 스페이서층(635)의 최상면 상에 형성될 수 있으며, 각각의 TFT 게이트 유전체층(820)은 반도체 물질층(810)의 최상면 상에 형성될 수 있다.
적어도 하나의 도전성 물질이 TFT 게이트 유전체층(820) 위에 성막될 수 있고, 이산된 도전성 물질 부분들로 패터닝되어 적어도 하나의 게이트 전극(850)을 형성할 수 있다. 적어도 하나의 게이트 전극(850)은 게이트 전극들(850)의 어레이의 일부일 수 있다. 적어도 하나의 도전성 물질은, 예를 들어, 적어도 하나의 금속성 물질 위에서의 포토레지스트층의 도포 및 패터닝에 의해, 그리고 이방성 에칭 공정과 같은 에칭 공정을 사용하여 적어도 하나의 금속성 물질 속으로 포토레지스트층 내의 패턴을 전사시킴으로써 게이트 전극(850)으로 패터닝될 수 있다. 포토레지스트층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 일 실시예에서, 반도체 물질층(810)과 TFT 게이트 유전체층(820)의 스택들의 2차원 어레이 위에 게이트 전극들(850)의 1차원 어레이 또는 2차원 어레이가 형성될 수 있다.
게이트 전극(850)의 적어도 하나의 도전성 물질은 (TiN, TaN, 및/또는 WN과 같은) 적어도 하나의 도전성의 금속성 질화물 물질, (W, Cu, Ru, Co, Mo, Ni, Al과 같은) 원소 금속, 및/또는 적어도 두 개의 원소 금속들의 금속간 합금을 포함할 수 있다. 다른 적절한 도전성 물질들이 본 개시의 구상가능한 범위 내에 있다. 게이트 전극(850)의 적어도 하나의 도전성 물질은 물리적 증착, 화학적 증착, 전기도금, 또는 무전해 도금에 의해 성막될 수 있다. 게이트 전극(850)의 두께는 10㎚ 내지 100㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
반도체 물질층(810), TFT 게이트 유전체층(820), 및 게이트 전극(850)의 각각의 인접한 조합은 박막 트랜지스터(TFT)를 구성한다. 유전체 매트릭스층(830)이 반도체 물질층(810), TFT 게이트 유전체층(820), 및 게이트 전극(850)의 각 조합물 위에 형성될 수 있다. 유전체 매트릭스층(830)은 평면인 최상면을 제공하도록 평탄화될 수 있다. 유전체 매트릭스층(830)은 유동가능형 산화물(flowable oxide; FOX)과 같은 자기 평탄화 유전체 물질 또는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화가능 유전체 물질을 포함할 수 있다. 평면 절연 스페이서층(635)과의 계면에서부터 측정된, 유전체 매트릭스층(830)의 두께는 200㎚ 내지 500㎚와 같이, 100㎚ 내지 1,000㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
도 2b를 참조하면, 포토레지스트층(미도시됨)이 유전체 매트릭스층(830) 위에 도포될 수 있다. 포토레지스트층은 각각의 반도체 물질층(810)의 단부들 위에 그리고 선택적으로 제2 금속 라인 구조물들(628)(도 1에서 도시됨)의 영역들 위에 개구들을 형성하도록 리소그래피적으로 패터닝될 수 있다. 포토레지스트층 내의 개구들의 패턴을 유전체 매트릭스층(830) 속으로 전사시켜서 반도체 물질층(810)으로 연장되는 비아 공동들(84S, 84D)을 형성하도록 이방성 에칭 공정이 수행될 수 있다. 비아 공동들은 소스측 비아 공동들(84S), 드레인측 비아 공동들(84D), 및 게이트측 비아 공동들(도시되지 않음)을 포함할 수 있다. 선택적으로, 소스측 비아 공동들(84S), 드레인측 비아 공동들(84D), 및 게이트측 비아 공동들의 형성과 동시에, 제2 금속 라인 구조물들(628) 각각으로 하방 연장되는 추가적인 비아 공동들이 형성될 수 있다. 일반적으로, 제2 금속 라인 구조물들(628) 각각으로 하방 연장되는 추가적인 비아 공동들은 소스측 비아 공동들(84S), 드레인측 비아 공동들(84D), 및 게이트측 비아 공동들의 형성과 동시에 형성될 수 있거나, 또는 추가적인 리소그래픽 패터닝 공정과 추가적인 이방성 에칭 공정을 사용하여 형성될 수 있다.
일 실시예에서, 각각의 소스측 비아 공동(84S)과 각각의 드레인측 비아 공동(84D)은 유전체 매트릭스층(830) 속으로, TFT 게이트 유전체층(820) 속으로, 그리고 각각의 반도체 물질층(810)의 단부들의 상부 영역들 내로 수직으로 연장될 수 있다. 반도체 물질층(810) 내로의 소스측 비아 공동(84S)과 드레인측 비아 공동(84D)의 리세스 깊이는 2㎚ 내지 15㎚와 같이, 1㎚ 내지 25㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 깊이들이 또한 사용될 수 있다. 일 실시예에서, 소스측 비아 공동(84S)과 드레인측 비아 공동(84D) 각각은 테이퍼진 각도로 형성될 수 있는데, 이는 최종적인 소자 구조물에서 순 기계적 응력을 증가시키는데 유리하게 사용될 수 있다. 일 실시예에서, 수직 방향으로부터 측정된, 테이퍼 각도는 2도 내지 10도와 같이, 0.5도 내지 20도의 범위 내에 있을 수 있지만, 더 작고 더 큰 테이퍼 각도들이 또한 사용될 수 있다.
도 2c를 참조하면, 금속성 라이너층(86L)을 형성하도록 금속성 물질이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D) 내에 그리고 유전체 매트릭스층(830) 위에 성막될 수 있다. 금속성 라이너층(86L)의 금속성 물질은 반도체 물질층(810)의 아래에 놓인 부분들에서 횡측 기계적 응력을 유도하는 임의의 금속성 물질일 수 있다. 일 실시예에서, 응력 생성 금속성 물질은 Co, Ru, Mo, Ti, Ta, TiN, TaN, WN, 이들의 합금, 이들의 화합물, 및 이들의 층 스택들 중 하나 이상을 포함할 수 있다. 다른 응력 생성 금속성 물질들이 본 개시의 구상가능한 범위 내에 있다. 금속성 라이너층(86L)의 두께는 2㎚ 내지 10㎚와 같이, 1㎚ 내지 20㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
일반적으로, 금속성 라이너층(86L)은 각 반도체 물질층(810)의 단부들의 물리적으로 노출된 표면들 바로 위에 성막될 수 있으며, 인장 응력 또는 압축 응력을 생성시키는 금속성 물질을 포함한다. 본 개시의 양태에 따르면, 금속성 라이너층(86L)은 각 반도체층(810)의 단부들 내에서 인장 응력 또는 압축 응력을 생성한다. 금속성 라이너층(86L)은 각 반도체 물질층(810)의 단부들의 격자 상수를 변경시킨다.
일 실시예에서, 금속성 라이너층(86L)은 원자층 성막(atomic layer deposition; ALD)에 의해 성막될 수 있다. 금속성 전구체층이 유전체 매트릭스층(830)과 반도체 물질층(810)의 표면들에 흡착될 수 있고, 휘발성 작용기를 제거하기 위해 열적으로 분해될 수 있다. 남아 있는 금속성 원소가 금속성 라이너층(86L)을 형성하도록 성막될 수 있다. 이 실시예에서, 금속성 라이너층(86L)은 반도체 물질층(810)의 단부들 내에서 압축 응력을 유도시킬 수 있다. 반도체 물질층(810)의 단부들 내의 압축 응력은 반도체 물질층(810)의 단부들 사이에서, 즉 반도체 물질층(810)의 각 채널 부분 내에서 인장 응력을 유도시킨다.
도 2d를 참조하면, 금속성 충전 물질이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D)의 남아 있는 체적 내에 성막될 수 있다. 금속성 충전 물질은 높은 전기 전도도를 제공하는 임의의 금속성 물질일 수 있다. 일 실시예에서, 금속성 충전 물질은 Cu, Al, Co, Ru, Mo, Mn, Ti, Ta, W, TiN, TaN, 이들의 합금, 또는 이들의 층 스택으로부터 선택될 수 있다. 다른 적절한 금속성 충전 물질들이 본 개시의 구상가능한 범위 내에 있다.
금속성 충전 물질과 금속성 라이너층(86l)의 과잉 부분들은 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 포함할 수 있는 평탄화 공정에 의해 유전체 매트릭스층(830)의 최상면을 포함하는 수평 평면 위로부터 제거될 수 있다. 소스측 비아 공동(84S) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 소스측 금속성 충전 물질 부분(87S)을 구성한다. 드레인측 비아 공동(84D) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 드레인측 금속성 충전 물질 부분(87D)을 구성한다. 소스측 비아 공동(84S) 내의 금속성 라이너층(86L)의 각각의 남아 있는 부분은 소스측 금속성 라이너(86S)를 구성한다. 드레인측 비아 공동(84D) 내의 금속성 라이너층(86L)의 각각의 남아 있는 부분은 드레인측 금속성 라이너(86D)를 구성한다.
금속성 라이너층(86L)의 남아 있는 부분과 금속성 충전 물질의 남아 있는 부분의 각각의 인접한 조합은 소스 구조물(88S) 또는 드레인 구조물(88D)을 포함한다. 구체적으로, 소스측 금속성 라이너(86S)와 소스측 금속성 충전 물질 부분(87S)의 각각의 인접한 조합은 소스 구조물(88S)을 구성한다. 드레인측 금속성 라이너(86D)와 드레인측 금속성 충전 물질 부분(87D)의 각각의 인접한 조합은 드레인 구조물(88D)을 구성한다. 소스 구조물(88S)과 드레인 구조물(88D)은, 소스 구조물(88S)과 드레인 구조물(88D) 아래에 놓인 반도체 물질층(810)의 단부들의 격자 상수를 변경시킴으로써 각 반도체 물질층(810)의 단부들 사이에 기계적 응력을 생성한다.
도 3a와 도 3b는 본 개시의 실시예에 따른 제2 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 3a를 참조하면, 박막 트랜지스터를 형성하기 위한 대안적인 구조물이 예시되는데, 이는 소스측 비아 공동(84S)과 드레인측 비아 공동(84D) 내에 그리고 유전체 매트릭스층(830) 위에 금속성 물질을 성막하여 금속성 라이너층(186L)을 형성함으로써, 도 2b의 처리 단계에서의 예시적인 구조물로부터 유도될 수 있다. 금속성 라이너층(186L)의 금속성 물질은 반도체 물질층(810)의 아래에 놓인 부분들에서 횡측 기계적 인장 응력을 유도하는 임의의 금속성 물질일 수 있다. 일 실시예에서, 금속성 라이너층(186L)은 인장 응력 생성 금속성 물질들을 성막할 수 있는 물리적 증착(physical vapor deposition; PVD)에 의해 성막될 수 있다. 일 실시예에서, 응력 생성 금속성 물질은 Co, Ru, Mo, Ti, Ta, TiN, TaN, WN, 이들의 합금, 이들의 화합물, 및 이들의 층 스택들 중 하나 이상을 포함할 수 있다. 다른 응력 생성 금속성 물질들이 본 개시의 구상가능한 범위 내에 있다. 금속성 라이너층(186L)의 두께는 2㎚ 내지 10㎚와 같이, 1㎚ 내지 20㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다. 금속성 라이너층(186L)은 각 반도체 물질층(810)의 단부들의 격자 상수를 변경시킨다(예를 들어, 증가시킨다). 금속성 라이너층(186L)은 반도체 물질층(810)의 단부들 내에서 인장 응력을 유도시킬 수 있다. 반도체 물질층(810)의 단부들 내의 인장 응력은 반도체 물질층(810)의 단부들 사이에서, 즉 반도체 물질층(810)의 각 채널 부분 내에서 압축 응력을 유도시킨다.
도 3b를 참조하면, 금속성 충전 물질이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D)의 남아 있는 체적 내에 성막될 수 있다. 금속성 충전 물질은 높은 전기 전도도를 제공하는 임의의 금속성 물질일 수 있다. 일 실시예에서, 금속성 충전 물질은 Cu, Al, Co, Ru, Mo, Mn, Ti, Ta, W, TiN, TaN, 이들의 합금, 또는 이들의 층 스택으로부터 선택될 수 있다. 다른 금속성 충전 물질들이 본 개시의 구상가능한 범위 내에 있다.
금속성 충전 물질과 금속성 라이너층(186L)의 과잉 부분들은 화학적 기계적 평탄화(CMP) 공정을 포함할 수 있는 평탄화 공정에 의해 유전체 매트릭스층(830)의 최상면을 포함하는 수평 평면 위로부터 제거될 수 있다. 소스측 비아 공동(84S) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 소스측 금속성 충전 물질 부분(87S)을 구성한다. 드레인측 비아 공동(84D) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 드레인측 금속성 충전 물질 부분(87D)을 구성한다. 소스측 비아 공동(84S) 내의 금속성 라이너층(186L)의 각각의 남아 있는 부분은 소스측 금속성 라이너(186S)를 구성한다. 드레인측 비아 공동(84D) 내의 금속성 라이너층(186L)의 각각의 남아 있는 부분은 드레인측 금속성 라이너(186D)를 구성한다.
금속성 라이너층(186L)의 남아 있는 부분과 금속성 충전 물질의 남아 있는 부분의 각각의 인접한 조합은 소스 구조물(88S) 또는 드레인 구조물(88D)을 포함한다. 구체적으로, 소스측 금속성 라이너(186S)와 소스측 금속성 충전 물질 부분(87S)의 각각의 인접한 조합은 소스 구조물(88S)을 구성한다. 드레인측 금속성 라이너(186D)와 드레인측 금속성 충전 물질 부분(87D)의 각각의 인접한 조합은 드레인 구조물(88D)을 구성한다. 소스 구조물(88S)과 드레인 구조물(88D)은, 소스 구조물(88S)과 드레인 구조물(88D) 아래에 놓인 반도체 물질층(810)의 단부들의 격자 상수를 변경시킴으로써 각 반도체 물질층(810)의 단부들 사이에 기계적 응력을 생성한다.
도 4a와 도 4b는 본 개시의 실시예에 따른 제3 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 4a를 참조하면, 제3 예시적인 박막 트랜지스터를 형성하기 위한 구조물이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D) 아래에 놓여 있는 반도체 물질층(810)의 일부분들 내로 도펀트들을 주입시킴으로써 도 2b의 구조물로부터 유도될 수 있다. 도펀트들은 B, Ga, 또는 In과 같은 p형 도펀트 원소들; P, As, 또는 Sb와 같은 n형 도펀트 원소들; 또는 (전이 금속과 같은) 금속성 원소를 포함할 수 있다. 주입된 도펀트들의 종(species)과 투여량(dose)은 후속적인 어닐링 공정에서의 반도체 물질층(810)의 치환성 격자 부위(substitutional lattice site)로의 도펀트들의 병합이 반도체 물질층(810)의 격자 상수를 적어도 0.01%만큼 변경시키도록 선택될 수 있다. 소스측 도핑 영역(81S)은 각 소스측 비아 공동(84S) 아래에 형성될 수 있고, 드레인측 도핑 영역(81D)은 각 드레인측 비아 공동(84D) 아래에 형성될 수 있다. 일 실시예에서, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)에서의 주입된 도펀트들의 원자 농도는 1.0×1019/㎤ 내지 1.0×1021/㎤의 범위 내에 있을 수 있지만, 더 작고 더 큰 도펀트 농도들이 또한 사용될 수 있다.
일 실시예에서, 반도체 물질층(810)은 유전체 금속 산화물 물질을 포함할 수 있으며, 주입된 도펀트들은 전이 금속 원소와 같은 금속성 원소를 포함할 수 있다. 이 실시예에서, 주입된 유전체 금속 산화물 물질에서의 화학량론적 불균형(즉, 산소 결핍)을 감소시키거나 또는 제거하기 위해 산소 원자들이 금속성 원소의 주입과 동시에 또는 그 후에 주입될 수 있다. 소스측 도핑 영역(81S)과 드레인측 도핑 영역(82D)을 형성하기 위해 주입된 금속성 원자는, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)에서의 도핑된 유전체 금속 산화물 물질이 이웃하는 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)의 쌍 사이에 위치한 반도체 물질층(810)의 주입되지 않은 부분들(즉, 채널 부분들)과는 상이한 격자 상수를 가질 수 있도록 선택될 수 있다.
일 실시예에서, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)에서의 도핑된 반도체 물질은 반도체 물질층(810)의 채널 부분들(즉, 주입되지 않은 부분들)의 반도체 물질보다 더 작은 격자 상수를 가질 수 있다. 이 실시예에서, 반도체 물질층(810)의 채널 부분들은 인장 응력 하에 있을 수 있다. 대안적으로, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)에서의 도핑된 반도체 물질은 반도체 물질층(810)의 채널 부분들(즉, 주입되지 않은 부분들)의 반도체 물질보다 더 큰 격자 상수를 가질 수 있다. 이 실시예에서, 반도체 물질층(810)의 채널 부분들은 압축 응력 하에 있을 수 있다.
도 4b를 참조하면, 금속성 충전 물질이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D)에서 성막될 수 있다. 금속성 충전 물질은 높은 전기 전도도를 제공하는 임의의 금속성 물질일 수 있다. 일 실시예에서, 금속성 충전 물질은 Cu, Al, Co, Ru, Mo, Mn, Ti, Ta, W, TiN, TaN, 이들의 합금, 또는 이들의 층 스택으로부터 선택될 수 있다. 다른 적절한 금속성 충전 물질들이 본 개시의 구상가능한 범위 내에 있다.
금속성 충전 물질의 과잉 부분들은 화학적 기계적 평탄화(CMP) 공정을 포함할 수 있는 평탄화 공정에 의해 유전체 매트릭스층(830)의 최상면을 포함하는 수평 평면 위로부터 제거될 수 있다. 소스측 비아 공동(84S) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 소스측 금속성 충전 물질 부분(87S)을 포함하고, 이는 소스 구조물(88S)을 구성한다. 드레인측 비아 공동(84D) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 드레인측 금속성 충전 물질 부분(87D)을 포함하고, 이는 드레인 구조물(88D)을 구성한다.
소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)은 변형된 격자 상수를 가질 수 있고, 각각의 박막 트랜지스터의 소스 구조물(88S)과 드레인 구조물(88D) 아래에 놓인 반도체 물질층(810)의 단부들 사이에서(즉, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D) 사이에서) 기계적 응력을 생성시킬 수 있다.
도 2a 내지 도 4b를 참조하면, 박막 트랜지스터는 반도체 물질층(810)이 평면 절연 스페이서층(635)의 최상면과 접촉하며, TFT 게이트 유전체층(820)이 반도체 물질층(810)의 최상면과 접촉하는 구성을 가질 수 있다. 게이트 전극(850)은 TFT 게이트 유전체층(820)의 최상면과 접촉할 수 있다.
도 5a 내지 도 5d는 본 개시의 실시예에 따른 제4 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 5a를 참조하면, 하부 게이트 전극(850), 박막 트랜지스터(TFT) 게이트 유전체층(820), 및 반도체 물질층(810)의 형성 후의 도 1의 예시적인 구조물의 영역이 도시된다. 이 실시예에서, 평면 절연 스페이서층(635)의 최상면 내에 리세스들이 형성될 수 있다. 적어도 하나의 도전성 물질이 평면 절연 스페이서층(635) 내의 리세스들 내에 성막될 수 있다. 적어도 하나의 도전성 물질의 과잉 부분들은 평면 절연 스페이서층(635)의 최상면을 포함하는 수평면 위로부터 제거될 수 있다. 적어도 하나의 도전성 물질의 각각의 남아 있는 부분은 하부 게이트 전극(850)(때로는 백 게이트 전극(850)이라고도 칭함)을 구성한다.
게이트 유전체 물질의 컨포멀 성막에 의해 바닥 게이트 전극(850) 위에 게이트 유전체 물질이 형성될 수 있다. 게이트 유전체 물질은, 비제한적인 예시로서, 실리콘 산화물, 실리콘 산질화물, (알루미늄 산화물, 하프늄 산화물, 이트륨 산화물, 란타늄 산화물 등), 또는 이들의 스택을 포함할 수 있다. 다른 적절한 유전체 물질들이 본 개시의 구상가능한 범위 내에 있다. 게이트 유전체 물질은 원자층 성막 또는 화학적 증착에 의해 성막될 수 있다. 게이트 유전체 물질의 두께는 2㎚ 내지 6㎚와 같이, 1㎚ 내지 12㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
반도체 물질이 게이트 유전체 물질 위에 성막될 수 있다. 반도체 물질은 전술한 반도체 물질층(810)과 동일한 물질 조성 및 동일한 두께 범위를 가질 수 있다.
포토레지스트층(미도시됨)이 반도체 물질 위에 도포될 수 있고, 적어도 하나의 이산된 포토레지스트 물질 부분으로 리소그래피적으로 패터닝될 수 있다. 일 실시예에서, 각각의 패터닝된 포토레지스트 물질 부분이 나중에 패터닝될 반도체 물질층(810)의 영역을 덮도록 포토레지스트층은 포토레지스트 물질 부분들의 2차원 어레이로 패터닝될 수 있다. 게이트 유전체 물질과 반도체 물질의 마스킹되지 않은 부분들은 예를 들어, 포토레지스트층의 포토레지스트 물질 부분들을 에칭 마스크로서 사용하는 이방성 에칭 공정에 의해 에칭될 수 있다.
게이트 유전체 물질의 남아 있는 부분들은 박막 트랜지스터(TFT) 게이트 유전체층(820)을 구성한다. 반도체 물질의 남아 있는 부분들은 반도체 물질층(810)을 구성한다. 일 실시예에서, TFT 게이트 유전체층(820)과 반도체 물질층(810)의 스택들의 2차원 어레이가 형성될 수 있다. 포토레지스트층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
각각의 반도체 물질층(810)은 직사각형 수평 단면 형상 또는 둥글어진 직사각형 수평 단면 형상을 가질 수 있다. 각각의 반도체 물질층(810)은 제1 수평 방향을 따라 횡측으로 연장되는 한 쌍의 길이방향 가장자리들을 가질 수 있다. 각각의 반도체 물질층(810)은 또한 제1 수평 방향에 수직인 제2 수평 방향을 따라 횡측으로 연장되는 한 쌍의 폭방향 가장자리들을 가질 수 있다. 각각의 반도체 물질층(810)은 평면 절연 스페이서층(635)의 최상면 상에 형성될 수 있으며, 각각의 TFT 게이트 유전체층(820)은 반도체 물질층(810)의 최상면 상에 형성될 수 있다.
반도체 물질층(810), TFT 게이트 유전체층(820), 및 게이트 전극(850)의 각각의 인접한 조합은 박막 트랜지스터(TFT)를 구성한다. 유전체 매트릭스층(830)이 반도체 물질층(810), TFT 게이트 유전체층(820), 및 게이트 전극(850)의 각 조합물 위에 형성될 수 있다. 유전체 매트릭스층(830)은 평면인 최상면을 제공하도록 평탄화될 수 있다. 유전체 매트릭스층(830)은 유동가능형 산화물(flowable oxide; FOX)과 같은 자기 평탄화 유전체 물질 또는 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화가능 유전체 물질을 포함할 수 있다. 평면 절연 스페이서층(635)과의 계면에서부터 측정된, 유전체 매트릭스층(830)의 두께는 200㎚ 내지 500㎚와 같이, 100㎚ 내지 1,000㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다.
도 5b를 참조하면, 도 2b의 처리 단계들이 비아 공동들을 형성하도록 수행될 수 있다. 비아 공동들은 소스측 비아 공동들(84S), 드레인측 비아 공동들(84D), 및 게이트측 비아 공동들(도시되지 않음)을 포함할 수 있다. 선택적으로, 소스측 비아 공동들(84S), 드레인측 비아 공동들(84D), 및 게이트측 비아 공동들의 형성과 동시에, 제2 금속 라인 구조물들(628) 각각으로 하방 연장되는 추가적인 비아 공동들이 형성될 수 있다. 일반적으로, 추가적인 비아 공동들은 소스측 비아 공동들(84S), 드레인측 비아 공동들(84D), 및 게이트측 비아 공동들의 형성과 동시에 형성될 수 있거나, 또는 추가적인 리소그래픽 패터닝 공정과 추가적인 이방성 에칭 공정을 사용하여 형성될 수 있다.
일 실시예에서, 각각의 소스측 비아 공동(84S)과 각각의 드레인측 비아 공동(84D)은 유전체 매트릭스층(830) 속으로, TFT 게이트 유전체층(820) 속으로, 그리고 각각의 반도체 물질층(810)의 단부들의 상부 영역들 내로 수직으로 연장될 수 있다. 반도체 물질층(810) 내로의 소스측 비아 공동(84S)과 드레인측 비아 공동의 리세스 깊이는 2㎚ 내지 15㎚와 같이, 1㎚ 내지 25㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 깊이들이 또한 사용될 수 있다. 일 실시예에서, 소스측 비아 공동(84S)과 드레인측 비아 공동(84D) 각각은 테이퍼진 각도로 형성될 수 있는데, 이는 최종적인 소자 구조물에서 순 기계적 응력을 증가시키는데 유리하게 사용될 수 있다. 일 실시예에서, 수직 방향으로부터 측정된, 테이퍼 각도는 2도 내지 10도와 같이, 0.5도 내지 20도의 범위 내에 있을 수 있지만, 더 작고 더 큰 테이퍼 각도들이 또한 사용될 수 있다.
도 5c를 참조하면, 도 2c의 처리 단계들이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D) 내에 그리고 유전체 매트릭스층(830) 위에 금속성 물질을 성막하도록 수행될 수 있다. 금속성 라이너층(86L)이 유전체 매트릭스층(830) 위에 형성된다. 금속성 라이너층(86L)의 물질 및 두께 범위는 도 2c에서 도시된 구조물과 동일할 수 있다.
일 실시예에서, 금속성 라이너층(86L)은 원자층 성막에 의해 성막될 수 있다. 금속성 전구체층이 유전체 매트릭스층(830)과 반도체 물질층(810)의 표면들에 흡착될 수 있고, 휘발성 작용기를 제거하기 위해 열적으로 분해될 수 있다. 남아 있는 금속성 원소가 금속성 라이너층(86L)을 형성하도록 성막될 수 있다. 이 실시예에서, 금속성 라이너층(86L)은 반도체 물질층(810)의 단부들 내에서 압축 응력을 유도시킬 수 있다. 반도체 물질층(810)의 단부들 내의 압축 응력은 반도체 물질층(810)의 단부들 사이에서, 즉 반도체 물질층(810)의 각 채널 부분 내에서 인장 응력을 유도시킨다.
도 5d를 참조하면, 도 2d의 처리 단계들이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D) 내에 소스 구조물(88S) 또는 드레인 구조물(88D)을 형성하도록 수행될 수 있다. 구체적으로, 소스측 금속성 라이너(86S)와 소스측 금속성 충전 물질 부분(87S)의 각각의 인접한 조합은 소스 구조물(88S)을 구성한다. 드레인측 금속성 라이너(86D)와 드레인측 금속성 충전 물질 부분(87D)의 각각의 인접한 조합은 드레인 구조물(88D)을 구성한다. 소스 구조물(88S)과 드레인 구조물(88D)은, 소스 구조물(88S)과 드레인 구조물(88D) 아래에 놓인 반도체 물질층(810)의 단부들의 격자 상수를 변경시킴으로써 각 반도체 물질층(810)의 단부들 사이에 기계적 응력을 생성한다.
도 6a와 도 6b는 본 개시의 실시예에 따른 제5 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 6a를 참조하면, 박막 트랜지스터를 형성하기 위한 대안적인 구조물이 예시되는데, 이는 소스측 비아 공동(84S)과 드레인측 비아 공동(84D) 내에 그리고 유전체 매트릭스층(830) 위에 금속성 물질을 성막하여 금속성 라이너층(186L)을 형성함으로써, 도 5b의 처리 단계에서의 예시적인 구조물로부터 유도될 수 있다. 금속성 라이너층(186L)의 금속성 물질은 반도체 물질층(810)의 아래에 놓인 부분들에서 횡측 기계적 인장 응력을 유도하는 임의의 금속성 물질일 수 있다. 일 실시예에서, 금속성 라이너층(186L)은 인장 응력 생성 금속성 물질들을 성막할 수 있는 물리적 증착(physical vapor deposition; PVD)에 의해 성막될 수 있다. 일 실시예에서, 응력 생성 금속성 물질은 Co, Ru, Mo, Ti, Ta, TiN, TaN, WN, 이들의 합금, 이들의 화합물, 및 이들의 층 스택들 중 하나 이상을 포함할 수 있다. 다른 응력 생성 금속성 물질들이 본 개시의 구상가능한 범위 내에 있다. 금속성 라이너층(186L)의 두께는 2㎚ 내지 10㎚와 같이, 1㎚ 내지 20㎚의 범위 내에 있을 수 있지만, 더 작고 더 큰 두께들이 또한 사용될 수 있다. 금속성 라이너층(186L)은 각 반도체 물질층(810)의 단부들의 격자 상수를 변경시킨다(예를 들어, 증가시킨다). 금속성 라이너층(186L)은 반도체 물질층(810)의 단부들 내에서 인장 응력을 유도시킬 수 있다. 반도체 물질층(810)의 단부들 내의 인장 응력은 반도체 물질층(810)의 단부들 사이에서, 즉 반도체 물질층(810)의 각 채널 부분 내에서 압축 응력을 유도시킨다.
도 6b를 참조하면, 금속성 충전 물질이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D)의 남아 있는 체적 내에 성막될 수 있다. 금속성 충전 물질은 높은 전기 전도도를 제공하는 임의의 금속성 물질일 수 있다. 일 실시예에서, 금속성 충전 물질은 Cu, Al, Co, Ru, Mo, Mn, Ti, Ta, W, TiN, TaN, 이들의 합금, 또는 이들의 층 스택으로부터 선택될 수 있다. 다른 금속성 충전 물질들이 본 개시의 구상가능한 범위 내에 있다.
금속성 충전 물질과 금속성 라이너층(186L)의 과잉 부분들은 화학적 기계적 평탄화(CMP) 공정을 포함할 수 있는 평탄화 공정에 의해 유전체 매트릭스층(830)의 최상면을 포함하는 수평 평면 위로부터 제거될 수 있다. 소스측 비아 공동(84S) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 소스측 금속성 충전 물질 부분(87S)을 구성한다. 드레인측 비아 공동(84D) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 드레인측 금속성 충전 물질 부분(87D)을 구성한다. 소스측 비아 공동(84S) 내의 금속성 라이너층(186L)의 각각의 남아 있는 부분은 소스측 금속성 라이너(186S)를 구성한다. 드레인측 비아 공동(84D) 내의 금속성 라이너층(186L)의 각각의 남아 있는 부분은 드레인측 금속성 라이너(186D)를 구성한다.
금속성 라이너층(186L)의 남아 있는 부분과 금속성 충전 물질의 남아 있는 부분의 각각의 인접한 조합은 소스 구조물(88S) 또는 드레인 구조물(88D)을 포함한다. 구체적으로, 소스측 금속성 라이너(186S)와 소스측 금속성 충전 물질 부분(87S)의 각각의 인접한 조합은 소스 구조물(88S)을 구성한다. 드레인측 금속성 라이너(186D)와 드레인측 금속성 충전 물질 부분(87D)의 각각의 인접한 조합은 드레인 구조물(88D)을 구성한다. 소스 구조물(88S)과 드레인 구조물(88D)은, 소스 구조물(88S)과 드레인 구조물(88D) 아래에 놓인 반도체 물질층(810)의 단부들의 격자 상수를 변경시킴으로써 각 반도체 물질층(810)의 단부들 사이에 기계적 응력을 생성한다.
도 7a와 도 7b는 본 개시의 실시예에 따른 제6 예시적인 박막 트랜지스터 구조물의 순차적인 수직 단면도들이다.
도 7a를 참조하면, 제6 예시적인 박막 트랜지스터를 형성하기 위한 구조물이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D) 아래에 놓여 있는 반도체 물질층(810)의 일부분들 내로 도펀트들을 주입시킴으로써 도 5b의 구조물로부터 유도될 수 있다. 도펀트들은 B, Ga, 또는 In과 같은 p형 도펀트 원소들; P, As, 또는 Sb와 같은 n형 도펀트 원소들; 또는 (전이 금속과 같은) 금속성 원소를 포함할 수 있다. 주입된 도펀트들의 종과 투여량은 반도체 물질층(810) 내로의 도펀트들의 병합이 반도체 물질층(810)의 격자 상수를 적어도 0.01%만큼 변경시키도록 선택될 수 있다. 소스측 도핑 영역(81S)은 각 소스측 비아 공동(84S) 아래에 형성될 수 있고, 드레인측 도핑 영역(81D)은 각 드레인측 비아 공동(84D) 아래에 형성될 수 있다. 일 실시예에서, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)에서의 주입된 도펀트들의 원자 농도는 1.0×1019/㎤ 내지 1.0×1021/㎤의 범위 내에 있을 수 있지만, 더 작고 더 큰 도펀트 농도들이 또한 사용될 수 있다.
일 실시예에서, 반도체 물질층(810)은 유전체 금속 산화물 물질을 포함할 수 있으며, 주입된 도펀트들은 전이 금속 원소와 같은 금속성 원소를 포함할 수 있다. 이 실시예에서, 주입된 유전체 금속 산화물 물질에서의 화학량론적 불균형(즉, 산소 결핍)을 감소시키거나 또는 제거하기 위해 산소 원자들이 금속성 원소의 주입과 동시에 또는 그 후에 주입될 수 있다. 소스측 도핑 영역(81S)과 드레인측 도핑 영역(82D)을 형성하기 위해 주입될 수 있는 금속성 원자는, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)에서의 도핑된 유전체 금속 산화물 물질이 이웃하는 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)의 쌍 사이에 위치한 반도체 물질층(810)의 주입되지 않은 부분들(즉, 채널 부분들)과는 상이한 격자 상수를 갖도록 선택될 수 있다.
일 실시예에서, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)에서의 도핑된 반도체 물질은 반도체 물질층(810)의 채널 부분들(즉, 주입되지 않은 부분들)의 반도체 물질보다 더 작은 격자 상수를 가질 수 있다. 이 실시예에서, 반도체 물질층(810)의 채널 부분들은 인장 응력 하에 있을 수 있다. 대안적으로, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)에서의 도핑된 반도체 물질은 반도체 물질층(810)의 채널 부분들(즉, 주입되지 않은 부분들)의 반도체 물질보다 더 큰 격자 상수를 가질 수 있다. 이 실시예에서, 반도체 물질층(810)의 채널 부분들은 압축 응력 하에 있을 수 있다.
도 7b를 참조하면, 금속성 충전 물질이 소스측 비아 공동(84S)과 드레인측 비아 공동(84D)에서 성막될 수 있다. 금속성 충전 물질은 높은 전기 전도도를 제공하는 임의의 금속성 물질일 수 있다. 일 실시예에서, 금속성 충전 물질은 Cu, Al, Co, Ru, Mo, Mn, Ti, Ta, W, TiN, TaN, 이들의 합금, 또는 이들의 층 스택으로부터 선택될 수 있다. 다른 금속성 충전 물질들이 본 개시의 구상가능한 범위 내에 있다.
금속성 충전 물질의 과잉 부분들은 화학적 기계적 평탄화(CMP) 공정을 포함할 수 있는 평탄화 공정에 의해 유전체 매트릭스층(830)의 최상면을 포함하는 수평 평면 위로부터 제거될 수 있다. 소스측 비아 공동(84S) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 소스측 금속성 충전 물질 부분(87S)을 포함하고, 이는 소스 구조물(88S)을 구성한다. 드레인측 비아 공동(84D) 내에 남아 있는 금속성 충전 물질의 각각의 남아 있는 부분은 드레인측 금속성 충전 물질 부분(87D)을 포함하고, 이는 드레인 구조물(88D)을 구성한다.
소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D)은 변형된 격자 상수를 가질 수 있고, 각각의 박막 트랜지스터의 소스 구조물(88S)과 드레인 구조물(88D) 아래에 놓인 반도체 물질층(810)의 단부들 사이에서(즉, 소스측 도핑 영역(81S)과 드레인측 도핑 영역(81D) 사이에서) 기계적 응력을 생성시킬 수 있다.
도 8을 참조하면, 박막 트랜지스터들의 형성 후의 예시적인 구조물이 도시되어 있다. 제2 금속 비아 구조물(632)이 소스 구조물(88S)과 드레인 구조물(88D)의 형성과 동시에, 그 전에, 또는 그 후에, 제2 금속 라인 구조물들(628) 각각 상에서 유전체 매트릭스층(830)과 평면 절연 스페이서층(635)을 관통하여 형성될 수 있다.
본원에서 제3 라인 레벨 유전체 물질층(637)이라고 칭해지는 유전체 물질층이 유전체 매트릭스층(830) 위에 성막될 수 있다. 제3 금속 라인 구조물(638)이 유전체 매트릭스층(830) 내에 형성된 금속성 구조물들(88S, 88D, 632) 각각 상에서 제3 라인 레벨 유전체 물질층(637) 내에 형성될 수 있다.
추가적인 유전체 물질층들 내에 형성된 추가적인 금속 상호연결 구조물들이 박막 트랜지스터들 및 제3 라인 레벨 유전체 물질층(637) 위에 후속적으로 형성될 수 있다. 예시적인 예시에서, 유전체 물질층들은 예를 들어, 제4 상호연결 레벨 유전체 물질층(640), 제5 상호연결 레벨 유전체 물질층(650) 등을 포함할 수 있다. 추가적인 금속 상호연결 구조물들은 제4 상호연결 레벨 유전체 물질층(640) 내에 형성된 제3 금속 비아 구조물들(도시되지 않음)과 제4 금속 라인들(648), 제5 상호연결 레벨 유전체 물질층(650) 내에 형성된 제4 금속 비아 구조물들(652)과 제5 금속 라인 구조물들(658)을 포함할 수 있다.
선택적으로, 메모리 셀들(150)이 박막 트랜지스터들과 동일한 레벨에서, 그 아래에서, 또는 그 위에서 형성될 수 있다. 박막 트랜지스터들이 2차원 주기적 어레이로서 형성되는 실시예들에서, 메모리 셀들(150)은 메모리 셀들(150)의 2차원 주기적 어레이로서 형성될 수 있다. 각각의 메모리 셀(150)은 자기 터널 접합, 강유전체 터널 접합, 위상 변화 메모리 물질, 또는 공석(vacancy) 변형 도전성 산화물 물질 부분을 포함할 수 있다. 또한, 각각의 메모리 셀(150)은 금속성 물질을 포함하는 제1 전극(126), 및 금속성 물질을 포함하고 메모리 셀(150)의 아래에 있는 데이터 저장 부분을 보호하는 제2 전극(158)을 포함할 수 있다. 메모리 요소는 제1 전극(126)(즉, 하부 전극)과 제2 전극(158)(즉, 상부 전극) 사이에 제공된다.
예시적인 예시에서, 메모리 셀(150)이 자기 터널 접합을 포함하는 실시예들에서, 메모리 셀(150)은 아래에서 위로, 제1 전극(126), 위에 있는 물질층들의 결정질 성장을 촉진시키는 금속성 시드층(128), 합성 반강자석(synthetic antiferromagnet; SAF) 구조물(140), 터널링 배리어층(146), 자유 자화층(148), 및 제2 전극(158)을 포함한다.
도 1 내지 도 8을 집합적으로 참조하고 본 개시의 다양한 실시예들에 따르면, 기판(8) 위에 위치된 평면 절연 스페이서층(635); 평면 절연 스페이서층(635) 위에 위치된 반도체 물질층(810), 박막 트랜지스터(TFT) 게이트 유전체층(820), 및 게이트 전극(850); 반도체 물질층(810), TFT 게이트 유전체층(820), 및 게이트 전극(850) 위에 위치된 유전체 매트릭스층(830); 및 유전체 매트릭스층(830)을 관통하여 수직으로 연장되고 반도체 물질층(810)의 단부들과 접촉하는 소스 구조물(88S)과 드레인 구조물(88D)을 포함하는 반도체 구조물이 제공되며, 소스 구조물(88S)과 드레인 구조물(88D) 각각은 소스 구조물(88S) 또는 드레인 구조물(88D) 아래에 놓여 있는 반도체 물질층(810)의 단부들 내에서 인장 응력 또는 압축 응력을 생성하는 금속성 라이너(86S, 186S, 86D, 186D)를 포함한다.
일 실시예에서, 금속성 라이너(86S, 186S, 86D, 186D)는 반도체 물질층(810)의 단부들 내에 압축 응력을 유도하고 반도체 물질층(810)의 단부들 사이에 인장 응력을 유도한다. 일 실시예에서, 금속성 라이너(86S, 186S, 86D, 186D)는 반도체 물질층(810)의 단부들 내에 인장 응력을 유도하고 반도체 물질층(810)의 단부들 사이에 압축 응력을 유도한다.
일 실시예에서, 소스 구조물(88S)과 드레인 구조물(88D) 각각은 금속성 라이너(86S, 186S, 86D, 186D) 각각에 의해 횡측으로 둘러싸인 각각의 금속성 충전 물질 부분(87S 또는 87D)을 포함한다.
일 실시예에서, 반도체 물질층(810)은 평면 절연 스페이서층(635)의 최상면과 접촉하고; TFT 게이트 유전체층(820)은 반도체 물질층(810)의 최상면과 접촉하고; 게이트 전극(850)은 TFT 게이트 유전체층(820)의 최상면과 접촉한다.
일 실시예에서, 게이트 전극(850)은 평면 절연 스페이서층(635)의 최상면과 접촉하고; TFT 게이트 유전체층(820)은 게이트 전극(850)의 최상면과 접촉하고; 반도체 물질층(810)은 TFT 게이트 유전체층(820)의 최상면과 접촉한다.
본 개시의 양태에 따르면, 반도체 구조물이 제공되며, 상기 반도체 구조물은, 기판(8) 위에 위치된 평면 절연 스페이서층(635); 평면 절연 스페이서층(635) 위에 위치된, 반도체 물질을 포함하는 반도체 물질층(810), 박막 트랜지스터(TFT) 게이트 유전체층(820), 및 게이트 전극(850); 반도체 물질층(810), TFT 게이트 유전체층(820), 및 게이트 전극(850) 위에 위치된 유전체 매트릭스층(830); 및 유전체 매트릭스층(830)을 관통하여 수직으로 연장되고 반도체 물질층(810)의 단부들과 접촉하는 소스 구조물(88S)과 드레인 구조물(88D)을 포함하며, 반도체 물질층(810)의 단부들은 도펀트 원자들을 포함하고, 반도체 물질층(810)의 단부들 사이에 위치된 반도체 물질층(810)의 채널 부분과는 상이한 격자 상수를 갖는다.
일 실시예에서, 도펀트 원자들은 금속성 원소를 포함하고, 도펀트 원자들의 지배적인 비율이 치환 부위(substitutional site)에 위치한다. 일 실시예에서, 소스 구조물(88S)과 드레인 구조물(88D) 각각은 반도체 물질층(810)의 최상면을 포함하는 수평면 아래에서 연장되고, 소스측 도핑 영역(81S)의 측벽 및/또는 드레인측 도핑 영역(81D)의 측벽일 수 있는, 반도체 물질층(810)의 각각의 측벽과 접촉한다.
일 실시예에서, 반도체 구조물은 소스 구조물(88S) 및 드레인 구조물(88D)과 접촉하는 (제3 금속 라인 구조물(638)과 같은) 금속 상호연결 구조물들; 및 금속 상호연결 구조물들 상에 위치된 적어도 하나의 메모리 셀(150)을 포함한다.
도 9는 본 개시의 반도체 소자를 제조하기 위한 일반적인 처리 단계들을 예시하는 흐름도이다. 단계(910)와 도 1을 참조하면, 평면 절연 스페이서층(635)이 기판(8) 위에 형성될 수 있다. 단계(920) 및 도 2a와 도 5a를 참조하면, 반도체 물질층(810), 박막 트랜지스터(TFT) 게이트 유전체층(820), 및 게이트 전극(850)의 조합이 평면 절연 스페이서층(635) 위에 형성될 수 있다. 단계(930) 및 도 2a와 도 5a를 참조하면, 반도체 물질층(810), TFT 게이트 유전체층(820), 및 게이트 전극(850)의 조합 위에 유전체 매트릭스층(830)이 형성될 수 있다. 단계(940) 및 도 2b와 도 5b를 참조하면, 반도체 물질층(810)의 단부들 위에 유전체 매트릭스층(830)을 관통하는 소스측 비아 공동(84S)과 드레인측 비아 공동(84D)이 형성될 수 있다. 단계(950) 및 도 2c, 도 2d, 도 3a, 도 3b, 도 4a, 도 4b, 도 5c, 도 5d, 도 6a, 도 6b, 도 7a, 도 7b, 및 도 8을 참조하면, 반도체 물질층(810)의 단부들의 격자 상수를 변경시킴으로써 반도체 물질층(810)의 단부들 사이에 기계적 응력이 생성될 수 있다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 구조물을 형성하는 방법에 있어서,
기판 위에 평면 절연 스페이서층을 형성하는 단계;
상기 평면 절연 스페이서층 위에 반도체 물질층, 박막 트랜지스터(thin film transistor; TFT) 게이트 유전체층, 및 게이트 전극의 조합을 형성하는 단계;
상기 반도체 물질층, 상기 TFT 게이트 유전체층, 및 상기 게이트 전극의 조합 위에 유전체 매트릭스층을 형성하는 단계;
상기 반도체 물질층의 단부들 위에 상기 유전체 매트릭스층을 관통하는 소스측 비아 공동과 드레인측 비아 공동을 형성하는 단계; 및
상기 반도체 물질층의 단부들의 격자 상수를 변경시킴으로써 상기 반도체 물질층의 단부들 사이에 기계적 응력을 생성하는 단계를 포함하는 반도체 구조물을 형성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 반도체 물질층의 단부들의 격자 상수를 변경시키는 것은 상기 반도체 물질층의 단부들의 물리적으로 노출된 표면들 바로 위에 인장 응력 또는 압축 응력을 생성시키는 금속성 라이너층을 성막하는 것을 포함한 것인 반도체 구조물을 형성하는 방법.
실시예 3. 실시예 2에 있어서, 상기 금속성 라이너층은 원자층 성막에 의해 성막되고, 상기 반도체 물질층의 단부들 내에 압축 응력을 유도하고 상기 반도체 물질층의 단부들 사이에 인장 응력을 유도하는 것인 반도체 구조물을 형성하는 방법.
실시예 4. 실시예 2에 있어서, 상기 금속성 라이너층은 물리적 증착에 의해 성막되고, 상기 반도체 물질층의 단부들 내에 인장 응력을 유도하고 상기 반도체 물질층의 단부들 사이에 압축 응력을 유도하는 것인 반도체 구조물을 형성하는 방법.
실시예 5. 실시예 2에 있어서,
상기 소스측 비아 공동과 상기 드레인측 비아 공동의 남아 있는 체적들 내에 금속성 충전 물질을 형성하는 단계; 및
상기 유전체 매트릭스층 위로부터 상기 금속성 충전 물질과 상기 금속성 라이너층의 부분들을 제거하는 단계를 더 포함하며, 상기 금속성 라이너층의 남아 있는 부분과 상기 금속성 충전 물질의 남아 있는 부분의 각각의 인접한 조합은 소스 구조물 또는 드레인 구조물을 포함한 것인 반도체 구조물을 형성하는 방법.
실시예 6. 실시예 1에 있어서, 상기 반도체 물질층의 단부들의 격자 상수를 변경시키는 것은 상기 반도체 물질층의 단부들 내에 도펀트 이온들을 주입시키는 것을 포함한 것인 반도체 구조물을 형성하는 방법.
실시예 7. 실시예 1에 있어서,
상기 반도체 물질층은 상기 평면 절연 스페이서층의 최상면 상에 형성되고;
상기 TFT 게이트 유전체층은 상기 반도체 물질층의 최상면 상에 형성되며;
상기 게이트 전극은 상기 평면 절연 스페이서층 위에 형성되는 것인 반도체 구조물을 형성하는 방법.
실시예 8. 실시예 1에 있어서,
상기 게이트 전극은 상기 평면 절연 스페이서층의 최상면 상에 형성되고;
상기 TFT 게이트 유전체층은 상기 게이트 전극의 최상면 상에 형성되며;
상기 반도체 물질층은 상기 TFT 게이트 유전체층 위에 형성되는 것인 반도체 구조물을 형성하는 방법.
실시예 9. 실시예 2에 있어서,
상기 소스측 비아 공동과 상기 드레인측 비아 공동 내에 소스 구조물과 드레인 구조물을 형성하는 단계 - 상기 소스 구조물과 상기 드레인 구조물 각각은 상기 금속성 라이너층의 일부분을 포함함 -;
상기 소스 구조물과 상기 드레인 구조물 위에 금속 상호연결 구조물들을 형성하는 단계; 및
상기 금속 상호연결 구조물들 위에 적어도 하나의 메모리 셀을 형성하는 단계를 더 포함하는 반도체 구조물을 형성하는 방법.
실시예 10. 실시예 1에 있어서,
상기 기판 상에 반도체 소자들을 형성하는 단계; 및
상호연결 레벨 유전체층들을 형성하는 단계를 더 포함하며, 상기 상호연결 레벨 유전체층들 내에는 상기 반도체 소자들 위에서 금속 상호연결 구조물들이 형성되어 있으며, 상기 평면 절연 스페이서층은 상기 상호연결 레벨 유전체층들 위에 형성된 것인 반도체 구조물을 형성하는 방법.
실시예 11. 반도체 구조물에 있어서,
기판 위에 위치된 평면 절연 스페이서층;
상기 평면 절연 스페이서층 위에 위치된 반도체 물질층, 박막 트랜지스터(TFT) 게이트 유전체층, 및 게이트 전극;
상기 반도체 물질층, 상기 TFT 게이트 유전체층, 및 상기 게이트 전극 위에 위치된 유전체 매트릭스층; 및
상기 유전체 매트릭스층을 관통하여 수직으로 연장되고 상기 반도체 물질층의 단부들과 접촉하는 소스 구조물과 드레인 구조물을 포함하며, 상기 소스 구조물과 상기 드레인 구조물 각각은, 상기 소스 구조물 또는 상기 드레인 구조물 아래에 놓여 있는 상기 반도체 물질층의 단부들 내에 인장 응력 또는 압축 응력을 생성하는 금속성 라이너를 포함한 것인 반도체 구조물.
실시예 12. 실시예 11에 있어서, 상기 금속성 라이너는 상기 반도체 물질층의 단부들 내에 압축 응력을 유도하고 상기 반도체 물질층의 단부들 사이에 인장 응력을 유도하는 것인 반도체 구조물.
실시예 13. 실시예 11에 있어서, 상기 금속성 라이너는 상기 반도체 물질층의 단부들 내에 인장 응력을 유도하고 상기 반도체 물질층의 단부들 사이에 압축 응력을 유도하는 것인 반도체 구조물.
실시예 14. 실시예 11에 있어서, 상기 소스 구조물과 상기 드레인 구조물 각각은 상기 금속성 라이너들 각각에 의해 횡측으로 둘러싸인 각각의 금속성 충전 물질 부분을 포함한 것인 반도체 구조물.
실시예 15. 실시예 11에 있어서,
상기 반도체 물질층은 상기 평면 절연 스페이서층의 최상면과 접촉하고;
상기 TFT 게이트 유전체층은 상기 반도체 물질층의 최상면과 접촉하며;
상기 게이트 전극은 상기 TFT 게이트 유전체층의 최상면과 접촉하는 것인 반도체 구조물.
실시예 16. 실시예 11에 있어서,
상기 게이트 전극은 상기 평면 절연 스페이서층의 최상면과 접촉하고;
상기 TFT 게이트 유전체층은 상기 게이트 전극의 최상면과 접촉하며;
상기 반도체 물질층은 상기 TFT 게이트 유전체층의 최상면과 접촉하는 것인 반도체 구조물.
실시예 17. 반도체 구조물에 있어서,
기판 위에 위치된 평면 절연 스페이서층;
상기 평면 절연 스페이서층 위에 위치된, 반도체 물질을 포함하는 반도체 물질층, 박막 트랜지스터(TFT) 게이트 유전체층, 및 게이트 전극;
상기 반도체 물질층, 상기 TFT 게이트 유전체층, 및 상기 게이트 전극 위에 위치된 유전체 매트릭스층; 및
상기 유전체 매트릭스층을 관통하여 수직으로 연장되고 상기 반도체 물질층의 단부들과 접촉하는 소스 구조물과 드레인 구조물을 포함하며, 상기 반도체 물질층의 단부들은 도펀트 원자들을 포함하고, 상기 반도체 물질층의 단부들 사이에 위치된 상기 반도체 물질층의 채널 부분과는 상이한 격자 상수를 갖는 것인 반도체 구조물.
실시예 18. 실시예 17에 있어서, 상기 도펀트 원자들은 금속성 원소를 포함하고, 상기 도펀트 원자들의 지배적인 비율은 치환 부위(substitutional site)에 위치한 것인 반도체 구조물.
실시예 19. 실시예 17에 있어서, 상기 소스 구조물과 상기 드레인 구조물 각각은 상기 반도체 물질층의 최상면을 포함하는 수평면 아래에서 연장되고 상기 반도체 물질층의 각각의 측벽과 접촉하는 것인 반도체 구조물.
실시예 20. 실시예 19에 있어서,
상기 소스 구조물 및 상기 드레인 구조물과 접촉하는 금속 상호연결 구조물들; 및
상기 금속 상호연결 구조물들 상에 위치된 적어도 하나의 메모리 셀을 더 포함하는 반도체 구조물.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    기판 위에 평면 절연 스페이서층을 형성하는 단계;
    상기 평면 절연 스페이서층 위에 반도체 물질층, 박막 트랜지스터(thin film transistor; TFT) 게이트 유전체층, 및 게이트 전극의 조합을 형성하는 단계;
    상기 반도체 물질층, 상기 TFT 게이트 유전체층, 및 상기 게이트 전극의 조합 위에 유전체 매트릭스층을 형성하는 단계;
    상기 반도체 물질층의 단부들 위에 상기 유전체 매트릭스층을 관통하는 소스측 비아 공동과 드레인측 비아 공동을 형성하는 단계; 및
    상기 반도체 물질층의 단부들의 격자 상수를 변경시킴으로써 상기 반도체 물질층의 단부들 사이에 기계적 응력을 생성하는 단계
    를 포함하고,
    상기 반도체 물질층의 단부들의 격자 상수를 변경시키는 것은, 상기 반도체 물질층의 단부들의 물리적으로 노출된 표면들 바로 위에 인장 응력 또는 압축 응력을 생성시키는 금속성 라이너층을 성막하는 것을 포함하는 것인 반도체 구조물을 형성하는 방법.
  2. 반도체 구조물에 있어서,
    기판 위에 위치된 평면 절연 스페이서층;
    상기 평면 절연 스페이서층 위에 위치된 반도체 물질층, 박막 트랜지스터(TFT) 게이트 유전체층, 및 게이트 전극;
    상기 반도체 물질층, 상기 TFT 게이트 유전체층, 및 상기 게이트 전극 위에 위치된 유전체 매트릭스층; 및
    상기 유전체 매트릭스층을 관통하여 수직으로 연장되고 상기 반도체 물질층의 단부들과 접촉하는 소스 구조물과 드레인 구조물
    을 포함하며,
    상기 소스 구조물과 상기 드레인 구조물 각각은, 상기 소스 구조물 또는 상기 드레인 구조물 아래에 놓여 있는 상기 반도체 물질층의 단부들 내에 인장 응력 또는 압축 응력을 생성하는 금속성 라이너를 포함한 것인 반도체 구조물.
  3. 제2항에 있어서,
    상기 금속성 라이너는 상기 반도체 물질층의 단부들 내에 압축 응력을 유도하고 상기 반도체 물질층의 단부들 사이에 인장 응력을 유도하는 것인 반도체 구조물.
  4. 제2항에 있어서,
    상기 금속성 라이너는 상기 반도체 물질층의 단부들 내에 인장 응력을 유도하고 상기 반도체 물질층의 단부들 사이에 압축 응력을 유도하는 것인 반도체 구조물.
  5. 제2항에 있어서,
    상기 소스 구조물과 상기 드레인 구조물 각각은 상기 금속성 라이너들 각각에 의해 횡측으로 둘러싸인 각각의 금속성 충전 물질 부분을 포함한 것인 반도체 구조물.
  6. 제2항에 있어서,
    상기 반도체 물질층은 상기 평면 절연 스페이서층의 최상면과 접촉하고;
    상기 TFT 게이트 유전체층은 상기 반도체 물질층의 최상면과 접촉하며;
    상기 게이트 전극은 상기 TFT 게이트 유전체층의 최상면과 접촉하는 것인 반도체 구조물.
  7. 제2항에 있어서,
    상기 게이트 전극은 상기 평면 절연 스페이서층의 최상면과 접촉하고;
    상기 TFT 게이트 유전체층은 상기 게이트 전극의 최상면과 접촉하며;
    상기 반도체 물질층은 상기 TFT 게이트 유전체층의 최상면과 접촉하는 것인 반도체 구조물.
  8. 반도체 구조물에 있어서,
    기판 위에 위치된 평면 절연 스페이서층;
    상기 평면 절연 스페이서층 위에 위치된, 반도체 물질을 포함하는 반도체 물질층, 박막 트랜지스터(TFT) 게이트 유전체층, 및 게이트 전극;
    상기 반도체 물질층, 상기 TFT 게이트 유전체층, 및 상기 게이트 전극 위에 위치된 유전체 매트릭스층; 및
    상기 유전체 매트릭스층을 관통하여 수직으로 연장되고 상기 반도체 물질층의 단부들과 접촉하는 소스 구조물과 드레인 구조물
    을 포함하며,
    상기 반도체 물질층의 단부들은, 도펀트 원자들을 포함하고, 상기 반도체 물질층의 단부들 사이에 위치된 상기 반도체 물질층의 채널 부분과는 상이한 격자 상수를 갖고,
    상기 소스 구조물과 상기 드레인 구조물 각각은, 상기 소스 구조물 또는 상기 드레인 구조물 아래에 놓여 있는 상기 반도체 물질층의 단부들 내에 인장 응력 또는 압축 응력을 생성하는 금속성 라이너를 포함하는 것인 반도체 구조물.
  9. 제8항에 있어서,
    상기 도펀트 원자들은 금속성 원소를 포함하고,
    상기 도펀트 원자들의 지배적인 비율은 치환 부위(substitutional site) 내에 위치한 것인 반도체 구조물.
  10. 제8항에 있어서,
    상기 소스 구조물과 상기 드레인 구조물 각각은, 상기 반도체 물질층의 최상면을 포함하는 수평면 아래에서 연장되고, 상기 반도체 물질층의 각각의 측벽과 접촉하는 것인 반도체 구조물.
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