KR102618510B1 - 수직형 메모리 장치 - Google Patents
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Abstract
수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 채널 및 가변 저항 구조물을 갖는 제1 구조물을 포함할 수 있으며, 상기 가변 저항 구조물은 내부에 형성된 양자점(QD)을 포함할 수 있다.
Description
본 발명은 수직형 메모리 장치에 관한 것이다.
셀들이 수직으로 적층되는 VNAND flash 메모리 장치는 동작 전압이 크며, 적층되는 셀들의 개수가 증가하고 각 셀들이 크기가 감소함에 따라서, 상기 셀들 사이의 간섭이 증가하고 있다. 이에, 보다 낮은 전압으로 구동할 수 있고 셀들 사이의 간섭이 작은 VNAND flash 메모리 장치가 요구되고 있다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 채널 및 가변 저항 구조물을 갖는 제1 구조물을 포함할 수 있으며, 상기 가변 저항 구조물은 내부에 형성된 양자점(QD)을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 채널 및 가변 저항 구조물을 갖는 제1 구조물을 포함할 수 있으며, 상기 가변 저항 구조물은 내부에 상기 제1 방향을 따라 서로 이격된 복수의 공핍(depletion) 영역들을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 각 게이트 전극들로부터 순차적으로 적층된 게이트 절연 패턴, 전류 경로 패턴, 및 정보 저장 구조물을 갖는 제1 구조물을 포함할 수 있으며, 상기 정보 저장 구조물 내에는 양자점이 형성될 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치는 전하 저장 구조물 대신에, 가변 저항 구조물을 포함할 수 있으며, 이에 따라 낮은 동작 전압으로도 구동될 수 있다. 또한, 상하층 셀들 사이의 간섭 현상이 작으며, 정보 저장 기능을 수행하는 상기 가변 저항 구조물의 두께가 얇아 높은 집적도를 가질 수 있다.
한편, 상기 가변 저항 구조물 내에는 양자점들이 형성되어, 상대적으로 작은 에너지로 필라멘트를 형성할 수 있으며, 이에 따라 상대적으로 낮은 동작 전압으로 정보를 저장할 수 있다. 또한, 상기 가변 저항 구조물 내에는 복수의 공핍 영역들이 형성되어, 낮은 저항 산포를 가질 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4a 및 4b는 각각 비교예 및 예시적인 실시예들에 따른 가변 저항 구조물들에서 필라멘트(filament) 형성 에너지 및 저항 산포를 설명하기 위한 개념도들이다.
도 5 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 15 내지 17은 예시적인 실시예들에 따른 수직형 메모리 장치에 포함된 가변 저항 구조물들을 설명하기 위한 단면도들이다.
도 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 19 및 20은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 4a 및 4b는 각각 비교예 및 예시적인 실시예들에 따른 가변 저항 구조물들에서 필라멘트(filament) 형성 에너지 및 저항 산포를 설명하기 위한 개념도들이다.
도 5 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 15 내지 17은 예시적인 실시예들에 따른 수직형 메모리 장치에 포함된 가변 저항 구조물들을 설명하기 위한 단면도들이다.
도 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 19 및 20은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며 도 3은 도 2의 X 영역에 대한 확대 단면도이다.
이하에서는 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 도 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 게이트 전극 구조물, 절연 패턴 구조물, 및 이들을 관통하는 제1 구조물을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 공통 소스 라인(Common Source Line: CSL) 플레이트(110), 불순물 영역(120), 패드(230), 분리막(260), 콘택 플러그(280), 비트 라인(300), 및 제1 내지 제3 층간 절연막들(240, 270, 290)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100) 상에는 공통 소스 라인(CSL) 플레이트(110) 및 불순물 영역(120)이 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, CSL 플레이트(110)는 예를 들어, 텅스텐과 같은 금속, 혹은 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다. 또한, 불순물 영역(120)은 예를 들어, n형 불순물을 포함하는 폴리실리콘을 포함할 수 있다.
상기 게이트 전극 구조물은 기판(100) 상에 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 복수 개의 게이트 전극들을 포함할 수 있다. 또한, 상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 동일한 층에서 상기 제2 방향으로 각각 연장되는 상기 게이트 전극 구조물들은 상기 제2 방향으로 연장되는 개구(250)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 개구(250) 내부에는 상기 제2 방향으로 연장되는 분리막(260)이 형성될 수 있다. 분리막(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 각 게이트 전극 구조물들은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 복수의 제1 게이트 전극들(142) 및 하나 이상의 제2 게이트 전극(144)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 게이트 전극들(142)은 워드 라인 역할을 수행할 수 있으며, 제2 게이트 전극(144)은 스트링 선택 라인(String Selection Line: SSL) 역할을 수행할 수 있다.
도면 상에서는 5개의 층들에 각각 형성된 제1 게이트 전극들(142) 및 1개의 층에 형성된 제2 게이트 전극(144)이 도시되어 있으나 이는 예시적인 것이며 본 발명의 개념은 이에 한정되지 않으며, 제2 게이트 전극(144) 역시 복수의 층들에 형성될 수도 있다. 한편, 제1 게이트 전극들(142) 중 일부는 더미 워드 라인으로 사용될 수도 있다.
각 제1 및 제2 게이트 전극들(142, 144)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 제2 게이트 전극(144)의 상기 제1 방향으로의 두께는 각 제1 게이트 전극들(142)의 상기 제1 방향으로의 두께보다 클 수 있다.
상기 절연 패턴 구조물은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 복수의 절연 패턴들(135)을 포함할 수 있다. 각 절연 패턴들(135)은 기판(100) 상에 형성된 불순물 영역(120) 상면과 제1 게이트 전극(142) 사이, 상기 제1 방향으로 서로 이웃하는 제1 및 제2 게이트 전극들(142, 144) 사이, 및 제2 게이트 전극(144) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 복수의 층들에 각각 형성된 절연 패턴들(135)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성되어 개구(250)에 의해 서로 이격될 수 있다. 절연 패턴들(135)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제1 구조물은 불순물 영역(120) 상면으로부터 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 절연 패턴 구조물을 관통할 수 있으며, 기판(100) 상면에 평행한 수평 방향으로 순차적으로 적층된 채널(175) 및 가변 저항 구조물(215), 채널(175)의 외측벽 및 저면 가장자리를 감싸는 게이트 절연 패턴(160), 및 가변 저항 구조물(215)이 형성하는 내부 공간을 채우는 충전 패턴(220)을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(175) 및 가변 저항 구조물(215)은 각각 컵(cup) 형상을 가질 수 있으며, 채널(175)의 저면은 불순물 영역(120) 상면에 접촉할 수 있다. 게이트 절연 패턴(160)은 가운데가 빈 실린더 형상을 가질 수 있으며, 충전 패턴(220)은 필라 형상을 가질 수 있다. 이에 따라, 상기 제1 구조물은 상기 제1 방향으로 연장되는 필라 형상을 가질 수 있다.
게이트 절연 패턴(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
채널(175)은 예를 들어, 폴리실리콘 혹은 단결정 실리콘과 같은 결정질 실리콘을 포함할 수 있으며, 충전 패턴(220)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 채널(175)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이가 정의될 수 있다.
가변 저항 구조물(215)은 상기 수평 방향으로 순차적으로 적층된 제1 및 제2 가변 저항 패턴들(185, 205), 및 그 내부에 형성된 제1 양자점(190)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 가변 저항 패턴들(185, 205)은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있다.
예를 들어, 각 제1 및 제2 가변 저항 패턴들(185, 205)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
다른 실시예들에 있어서, 각 제1 및 제2 가변 저항 패턴들(185, 205)은 상변화에 따라 저항이 변하는 물질을 포함할 수 있다. 예를 들어, 각 제1 및 제2 가변 저항 패턴들(185, 205)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다.
제1 및 제2 가변 저항 패턴들(185, 205)은 서로 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 서로 병합될 수도 있다.
예시적인 실시예들에 있어서, 제1 양자점(190)은 가변 저항 구조물(215) 내에 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 다만, 제1 양자점들(190) 중 일부는 서로 접촉할 수도 있다.
일 실시예에 있어서, 제1 양자점(190)은 제2 가변 저항 패턴(205) 내에 형성될 수 있으며, 제1 가변 저항 패턴(185)의 표면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 양자점(190)은 금속, 금속 실리사이드, 혹은 반도체 물질을 포함할 수 있다. 상기 금속은 예를 들어, 백금, 텅스텐, 니켈 등을 포함할 수 있고, 상기 금속 실리사이드는 예를 들어, 텅스텐 실리사이드를 포함할 수 있으며, 상기 반도체 물질은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, 또는 탄소를 포함할 수 있다.
패드(230)는 상기 제1 구조물 상에 형성되어 최상층 절연 패턴(115)을 부분적으로 관통할 수 있다. 패드(230)은 예를 들어, 불순물이 도핑된 결정질 실리콘을 포함할 수 있다.
한편, 패드(230)의 상면에는 콘택 플러그(280)가 형성될 수 있으며, 콘택 플러그(280)의 상면에는 비트 라인(300)이 형성될 수 있다. 콘택 플러그(280)는 제1 및 제2 층간 절연막들(240, 270)을 관통하여 패드(230) 상면에 접촉할 수 있으며, 비트 라인(300)은 제3 층간 절연막(290)을 관통하여 콘택 플러그(280) 상면에 접촉할 수 있다.
콘택 플러그(280) 및 비트 라인(300)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속을 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있으며, 제1 내지 제3 층간 절연막들(240, 270, 290)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 수직형 메모리 장치는, 예를 들어 터널 절연 패턴, 전하 저장 패턴 및 블로킹 패턴을 포함하는 전하 저장 구조물 대신에, 가변 저항 패턴들(185, 205)을 포함하는 가변 저항 구조물(215)을 포함할 수 있으며, 이에 따라 상기 제1 방향으로 배치된 복수 개의 게이트 전극들을 각각 포함하는 셀들 전체를 하나의 단위로 소거 동작을 할 필요가 없고 각 층에 배치된 게이트 전극들을 포함하는 셀들 단위로 소거 동작이 가능하므로, 상대적으로 높은 동작 전압이 필요하지 않다. 또한, 전하 기반의 메모리 장치가 아니라 전류 기반의 메모리 장치로서, 상하층 셀들 사이의 간섭 현상이 작은 장점이 있다.
한편, 정보 저장 기능을 수행하는 가변 저항 구조물(215)의 두께가 상기 전하 저장 구조물보다 얇아 작은 수평 면적으로 상기 수직형 메모리 장치를 구현할 수 있다. 이때, 가변 저항 구조물(215)은 정보 저장 구조물로, 또한 제1 및 제2 가변 저항 패턴들(185, 205)은 각각 제1 및 제2 정보 저장 패턴들로 지칭될 수도 있다. 이에 대응하여, 채널(175)은 전류 경로 패턴으로 지칭될 수도 있다.
이하에서는, 예시적인 실시예들에 따른 제1 양자점들(190)을 포함하는 가변 저항 구조물(215)과 비교예에 따른 양자점을 포함하지 않는 가변 저항 구조물 사이의 차이점에 대해 설명한다.
도 4a 및 4b는 각각 비교예 및 예시적인 실시예들에 따른 가변 저항 구조물들에서 필라멘트(filament) 형성 에너지 및 저항 산포를 설명하기 위한 개념도들이다.
도 4a를 참조하면, 가변 저항 구조물의 일정 영역 내에 산소 베이컨시들(OV)이 적층되어 있으며, 이들 사이에는 하나의 공핍 영역(D)이 존재한다. 상기 영역에 일정한 값 이상의 동작 전압이 인가되면, 공핍 영역(D)이 형성되지 않은 상기 영역 내에 필라멘트(F)가 형성될 수 있다.
한편, 도 4b를 참조하면, 가변 저항 구조물의 일정 영역 내에 양자점들(QD)이 배치될 수 있으며, 이에 따라 상기 영역 내에는 서로 이격된 복수의 공핍 영역들(D)이 존재할 수 있다. 상기 영역에 일정한 값 이상의 동작 전압이 인가되면, 공핍 영역들(D) 사이에 필라멘트(F)가 형성될 수 있다. 상기 영역 내에는 복수의 공핍 영역들(D)이 존재하므로, 필라멘트들(F) 역시 복수 개로 형성될 수 있으며, 이들 각각은 도 4a에 도시된 영역 내에 형성되는 필라멘트(F)보다 작은 길이로 형성되므로, 필라멘트 형성 에너지가 작을 수 있다.
이에 따라, 도 4a에 도시된 가변 저항 구조물에 비해서, 도 4b에 도시된 가변 저항 구조물 내에는 상대적으로 작은 에너지로 필라멘트를 형성할 수 있으며, 이에 따라 상대적으로 낮은 동작 전압으로 정보를 저장할 수 있다.
한편, 도 4a에 도시된 가변 저항 구조물 내에는 상대적으로 저항이 높은 공핍 영역(D)이 하나만 형성되고 나머지 영역의 길이가 크므로, 상기 나머지 영역 내의 산소 베이컨시들(OV)의 분포에 따라 저항의 산포가 크게 나타날 수 있다. 하지만, 도 4b에 도시된 가변 저항 구조물 내에는 다른 영역에 비해 높은 저항을 갖는 공핍 영역(D)이 복수 개로 형성되고 나머지 영역의 길이가 짧으므로, 상기 나머지 영역 내의 산소 베이컨시들(OV)의 분포에 따른 저항의 산포가 작을 수 있다.
도 5 내지 도 14는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6 및 13은 평면도들이고, 도 5, 7-12, 및 14는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다. 이때, 도 10 및 11은 도 9의 X 영역에 대한 확대 단면도들이다.
도 5를 참조하면, 기판(100) 상에 순차적으로 적층된 공통 소스 라인(CSL) 플레이트(110) 및 불순물 영역(120)을 형성한 후, 불순물 영역(120) 상에 절연막(130) 및 게이트 전극막(140)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있다.
절연막(130) 및 게이트 전극막(140)은, 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성할 수 있다. 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 게이트 전극막(140)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 5에는 절연막(130) 및 게이트 전극막(140)이 각각 6개의 층들 및 5개의 층들에 적층된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 한편, 게이트 전극막들(140) 중에서 최상층에 형성되는 것은 이보다 하층에 형성되는 것들보다 두께가 더 두꺼울 수 있으며, 또한 절연막들(130) 중에서 최상층에 형성되는 것은 이보다 하층에 형성되는 것들보다 두께가 더 두꺼울 수 있다.
도 6 및 7을 참조하면, 절연막들(130) 및 게이트 전극막들(140)을 관통하여 불순물 영역(120)을 노출시키는 채널 홀(150)을 형성할 수 있다.
구체적으로, 최상층의 절연막(130) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 절연막들(130) 및 게이트 전극막들(140)을 식각함으로써 불순물 영역(120)의 상면을 노출시키는 채널 홀(150)을 형성할 수 있다. 예시적인 실시예들에 있어서, 채널 홀(150)은 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성되어 채널 어레이를 형성할 수 있다.
도 8을 참조하면, 채널 홀(150)의 측벽 및 상기 노출된 불순물 영역(120)의 상면 일부에 게이트 절연 패턴(160)을 형성할 수 있다.
구체적으로, 채널 홀들(150)의 측벽, 상기 노출된 불순물 영역(120)의 상면, 및 최상층 절연막(130)의 상면에 게이트 절연막 및 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 스페이서 막을 이방성 식각하여 각 채널 홀들(150)의 측벽 상에만 잔류하는 스페이서(도시되지 않음)를 형성한 후, 상기 스페이서를 식각 마스크로 사용하여 상기 게이트 절연막을 식각함으로써, 각 채널 홀들(150)의 측벽 및 상기 노출된 불순물 영역(120) 상면의 가장자리에 저면 중앙부가 뚫린 컵 형상을 갖는 게이트 절연 패턴(160)을 형성할 수 있다. 이때, 상기 노출된 불순물 영역(120)의 상부도 부분적으로 제거될 수 있다.
게이트 절연 패턴(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 스페이서는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 스페이서를 제거한 후, 상기 노출된 불순물 영역(120)의 상면 일부, 게이트 절연 패턴(160), 및 최상층 절연막(130) 상에 채널막(170)을 형성할 수 있다.
채널막(170)은 폴리실리콘, 단결정 실리콘 등과 같은 결정질 실리콘, 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 채널막(170)이 비정질 실리콘을 포함하도록 형성되는 경우, 이후 다른 막 구조물 형성 시 수반되는 열 공정에 의해 결정질 실리콘으로 변환될 수 있다. 혹은, 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행함으로써, 비정질 실리콘을 결정질 실리콘으로 변환시킬 수도 있다.
도 9를 참조하면, 채널막(170) 상에 가변 저항 구조물 막(210)을 형성할 수 있다.
가변 저항 구조물 막(210)의 구체적인 형성 방법은 도 9의 X 영역에 대한 확대 단면도들인 도 10 및 11을 참조로 설명하기로 한다.
도 10을 참조하면, 채널막(170) 상에 제1 가변 저항막(180)을 형성한 후, 제1 가변 저항막(180) 상에 제1 양자점(Quantum Dot: QD)(190)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 가변 저항막(180)은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있다. 다른 실시예들에 있어서, 제1 가변 저항막(180)은 상변화에 따라 저항이 변하는 물질을 포함할 수 있다.
제1 양자점(190)은 제1 가변 저항막(180) 상에 제1 양자점 생성막을 형성하고 이를 어닐링함으로써 형성할 수 있다. 이때, 상기 제1 양자점 생성막의 두께 및 상기 어닐링 온도에 따라, 생성되는 제1 양자점(190)의 사이즈가 조절될 수 있다. 일 실시예에 있어서, 상기 제1 양자점 생성막의 두께가 두꺼울수록 제1 양자점(190)이 보다 큰 사이즈를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 양자점(190)은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 이들은 서로 이격되거나 일부는 서로 접촉할 수도 있다.
도 11을 참조하면, 제1 가변 저항막(180) 상에 제1 양자점(190)을 커버하는 제2 가변 저항막(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 가변 저항막(200)은 제1 가변 저항막(180)과 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 이에 병합될 수도 있다.
이하에서는, 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 및 제2 가변 저항막들(180, 200) 및 이들 내에 포함된 제1 양자점(190)을 모두 함께 가변 저항 구조물 막(210)으로 지칭하기로 한다.
도 12를 참조하면, 가변 저항 구조물 막(210) 상에 채널 홀(150)의 나머지 부분을 충분히 채우는 충전막을 형성한 후, 최상층 절연막(130)의 상면이 노출될 때까지 상기 충전막, 가변 저항 구조물 막(210), 및 채널막(170)을 평탄화함으로써, 각 채널 홀들(150)의 나머지 부분을 채우는 충전 패턴(220)을 형성할 수 있으며, 가변 저항 구조물 막(210) 및 채널막(170)은 각각 가변 저항 구조물(215) 및 채널(175)로 변환될 수 있다.
이에 따라, 각 채널 홀들(150) 내의 불순물 영역(120) 상에는 순차적으로 적층된 게이트 절연 패턴(160), 채널(175), 가변 저항 구조물(215), 및 충전 패턴(220)을 포함하며 상기 제1 방향으로 연장되는 필라 형상을 갖는 제1 구조물이 형성될 수 있으며, 가변 저항 구조물(215)은 순차적으로 적층된 제1 및 제2 가변 저항 패턴들(185, 205, 도 3 참조) 및 그 내부에 형성된 제1 양자점(190)을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(175) 및 가변 저항 구조물(215)은 각각 컵(cup) 형상을 가질 수 있으며, 게이트 절연 패턴(160)은 채널(175)의 외측벽 및 저면 가장자리를 커버할 수 있다. 또한, 충전 패턴(220)은 가변 저항 구조물(215)의 내측벽에 의해 형성되는 내부 공간을 채우는 필라 형상을 가질 수 있다.
이후, 상기 제1 구조물의 상부를 제거하여 트렌치를 형성하고, 상기 트렌치를 채우는 패드(230)를 형성할 수 있다.
예시적인 실시예들에 있어서, 패드(230)는 불순물이 도핑된 폴리실리콘 또는 단결정 실리콘과 같은 결정질 실리콘, 혹은 불순물이 도핑된 비정질 실리콘을 포함하도록 형성될 수 있으며, 불순물이 도핑된 비정질 실리콘을 포함하도록 형성되는 경우에는, 이를 결정화시키는 공정이 추가적으로 수행될 수도 있다.
도 13 및 14를 참조하면, 최상층 절연막(130) 및 패드(230) 상에 제1 층간 절연막(240)을 형성한 후, 제1 층간 절연막(240), 절연막들(130), 및 게이트 전극막들(140)을 관통하여 불순물 영역(120)의 상면을 노출시키는 개구(250)를 형성할 수 있다.
예시적인 실시예들에 있어서, 개구(250)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
개구(250)가 형성됨에 따라서, 절연막들(130)은 상기 제2 방향으로 각각 연장되는 절연 패턴들(135)로 변환될 수 있고, 게이트 전극막들(140)은 상기 제2 방향으로 각각 연장되는 게이트 전극들로 변환될 수 있다.
상기 각 게이트 전극들은 상기 제2 방향으로 연장될 수 있으며, 동일한 층에서 상기 게이트 전극은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 게이트 전극들은 개구(250)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 또한, 상기 게이트 전극 구조물은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 복수의 제1 게이트 전극들(142), 및 하나 이상의 제2 게이트 전극(144)을 포함할 수 있다.
도 14에서는 4개의 층들에 형성된 제1 게이트 전극(142) 및 1개의 층에 형성된 제2 게이트 전극(144)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
예시적인 실시예들에 있어서, 제1 게이트 전극(142)은 워드 라인 기능을 수행할 수 있고, 제2 게이트 전극(144)은 스트링 선택 라인(SSL) 기능을 수행할 수 있다. 이때, 제1 게이트 전극(142)의 일부는 더미 워드 라인으로 사용될 수도 있다.
다시 도 1 내지 도 3을 참조하면, 개구(250)를 채우는 분리막(260)을 형성한 후, 제1 층간 절연막(240) 및 분리막(260) 상에 제2 층간 절연막(270)을 형성하고, 제1 및 제2 층간 절연막들(240, 270)을 관통하여 패드(230)의 상면에 접촉하는 콘택 플러그(280)를 형성할 수 있다.
이후, 제2 층간 절연막(270) 및 콘택 플러그(280) 상에 제3 층간 절연막(290)을 형성한 후, 제3 층간 절연막(290)을 관통하여 콘택 플러그(280) 상면에 접촉하는 비트 라인(300)을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(300)은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치가 완성될 수 있다.
도 15 내지 17은 예시적인 실시예들에 따른 수직형 메모리 장치에 포함된 가변 저항 구조물들을 설명하기 위한 단면도들이다. 이때, 각 도 15 내지 도 17은 도 2의 X 영역에 대한 확대 단면도이다.
도 15를 참조하면, 가변 저항 구조물(215) 내에 형성된 각 제1 양자점들(190)의 일부가 외부로 노출될 수 있다.
즉, 제2 가변 저항 패턴(205) 내에 형성된 각 제1 양자점들(190)의 일부가 제2 가변 저항 패턴(205)의 표면에 형성될 수 있으며, 이에 따라 충전 패턴(220) 표면에 접촉할 수 있다.
도 16을 참조하면, 가변 저항 구조물(215)은 제1 및 제2 가변 저항 패턴들(185, 205)에 더하여 제3 가변 저항 패턴(207)을 더 포함할 수 있으며, 제3 가변 저항 패턴(207) 내에는 제2 양자점(195)이 형성될 수 있다.
이에 따라, 가변 저항 구조물(215)은 상기 수평 방향으로 순차적으로 적층된 제1 내지 제3 가변 저항 패턴들(185, 205, 207)을 포함할 수 있으며, 이들 중 제2 및 제3 가변 저항 패턴들(205, 207) 내에는 각각 제1 및 제2 양자점들(190, 195)이 형성될 수 있다. 이때, 제3 가변 저항 패턴(207)은 제1 및 제2 가변 저항 패턴들(185, 205)과 실질적으로 동일한 물질을 포함할 수 있으며, 제2 양자점(195)은 상기 제1 방향으로 서로 이격되거나 혹은 부분적으로 서로 접촉하도록 복수 개로 형성될 수 있다.
도 17을 참조하면, 가변 저항 구조물(215)은 내부에 제1 양자점(190)이 형성된 제2 가변 저항 패턴(205)만을 포함할 수도 있다.
이때, 제1 양자점(190)은 채널(175)의 표면에 접촉할 수 있다.
도 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 게이트 전극들을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 자세한 설명은 생략한다.
도 18을 참조하면, 제2 게이트 전극(144)이 하나의 층이 아닌 상부로부터 제1 및 제2 층들에 각각 형성될 수 있다.
이때, 각 제2 게이트 전극들(144)의 상기 제1 방향으로의 두께는 각 제1 게이트 전극들(142)의 상기 제1 방향으로의 두께와 실질적으로 동일할 수 있다.
한편, 예시적인 실시예들에 있어서, 각 제1 및 제2 게이트 전극들(142, 144)은 금속 패턴(146)을 더 포함할 수 있다. 즉, 각 제1 및 제2 게이트 전극들(142, 144)은 상기 제3 방향을 따라 순차적으로 배열되어 서로 접촉하는 예를 들어, n형 불순물이 포함된 폴리실리콘 패턴 및 금속 패턴(146)을 포함할 수 있다. 이때, 금속 패턴(146)은 개구(250) 혹은 이를 채우는 분리막(260)에 인접한 각 제1 및 제2 게이트 전극들(142, 144) 부분에 형성될 수 있다.
각 제1 및 제2 게이트 전극들(142, 144)이 금속 패턴(146)을 더 포함함에 따라서, 이들의 전체적인 저항이 낮아질 수 있다.
도 19 및 20은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 5 내지 도 14 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이들에 대한 자세한 설명은 생략한다.
도 19를 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 최상층 게이트 전극막(140)의 두께가 이보다 하층의 게이트 전극막(140)의 두께보다 더 크지 않고 실질적으로 동일한 값을 가질 수 있다.
도 20을 참조하면, 도 6 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이후, 개구(250)에 의해 노출된 게이트 전극막(140)의 일부를 제거하여 갭을 형성한 후, 상기 갭을 채우도록 금속 패턴(146)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 갭 형성은 습식 식각 공정을 통해 수행될 수 있다.
금속 패턴(146)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속을 포함할 수 있다.
이후, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 게이트 전극들을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 자세한 설명은 생략한다.
도 21을 참조하면, 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 유사하게, 제2 게이트 전극(144)은 최상층에 형성되어 각 제1 게이트 전극들(142)의 두께보다 두꺼울 수 있다.
이에 비해, 각 제1 게이트 전극들(142)은 도 18을 참조로 설명한 수직형 메모리 장치와 유사하게, 금속 패턴(146)을 더 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: CSL 플레이트
120: 불순물 영역 130: 절연막
140: 게이트 전극막 142, 144: 제1, 제2 게이트 전극
150: 채널 홀 160: 게이트 절연 패턴
170: 채널막 175: 채널
180, 200: 제1, 제2 가변 저항막
185, 205, 207: 제1 내지 제3 가변 저항 패턴
190, 195: 제1, 제2 양자점 210: 가변 저항 구조물 막
215: 가변 저항 구조물 220: 충전 패턴
230: 패드
240, 270, 290: 제1 내지 제3 층간 절연막
250: 개구 260: 분리막
280: 콘택 플러그 300: 비트 라인
120: 불순물 영역 130: 절연막
140: 게이트 전극막 142, 144: 제1, 제2 게이트 전극
150: 채널 홀 160: 게이트 절연 패턴
170: 채널막 175: 채널
180, 200: 제1, 제2 가변 저항막
185, 205, 207: 제1 내지 제3 가변 저항 패턴
190, 195: 제1, 제2 양자점 210: 가변 저항 구조물 막
215: 가변 저항 구조물 220: 충전 패턴
230: 패드
240, 270, 290: 제1 내지 제3 층간 절연막
250: 개구 260: 분리막
280: 콘택 플러그 300: 비트 라인
Claims (20)
- 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들; 및
상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 채널 및 가변 저항 구조물을 갖는 제1 구조물을 포함하며,
상기 가변 저항 구조물은 내부에 형성된 양자점(QD)을 포함하는 수직형 메모리 장치. - 제1항에 있어서, 상기 양자점은 금속, 금속 실리사이드, 혹은 반도체 물질을 포함하는 수직형 메모리 장치.
- 제2항에 있어서, 상기 양자점은 백금, 텅스텐, 니켈, 또는 텅스텐 실리사이드를 포함하는 수직형 메모리 장치.
- 제2항에 있어서, 상기 양자점은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 탄소를 포함하는 수직형 메모리 장치.
- 제1항에 있어서, 상기 양자점은 상기 제1 방향을 따라 복수 개로 형성된 수직형 메모리 장치.
- 제1항에 있어서, 상기 양자점은 상기 수평 방향을 따라 복수 개로 형성된 수직형 메모리 장치.
- 제1항에 있어서, 상기 양자점은 상기 가변 저항 구조물의 외부로 노출되지 않는 수직형 메모리 장치.
- 제1항에 있어서, 상기 양자점은 일부가 상기 가변 저항 구조물의 표면에 형성되어 상기 가변 저항 구조물의 외부로 노출된 수직형 메모리 장치.
- 제8항에 있어서, 상기 양자점은 상기 채널의 표면에 접촉하는 수직형 메모리 장치.
- 제1항에 있어서, 상기 가변 저항 구조물은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함하는 수직형 메모리 장치.
- 제1항에 있어서, 상기 가변 저항 구조물은 상기 수평 방향을 따라 순차적으로 적층된 복수 개의 막들을 포함하는 수직형 메모리 장치.
- 제11항에 있어서, 상기 가변 저항 구조물은 상기 채널로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 및 제2 가변 저항 패턴들을 포함하며,
상기 양자점은 상기 제2 가변 저항 패턴 내에 형성된 수직형 메모리 장치. - 제11항에 있어서, 상기 가변 저항 구조물은 상기 채널로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 가변 저항 패턴들을 포함하며,
상기 양자점은 상기 제2 및 제3 가변 저항 패턴들 내에 각각 형성된 수직형 메모리 장치. - 제1항에 있어서, 상기 제1 구조물은 게이트 절연 패턴을 더 포함하며,
상기 게이트 절연 패턴, 상기 채널 및 상기 가변 저항 구조물은 상기 각 게이트 전극들의 측벽으로부터 상기 수평 방향으로 순차적으로 적층된 수직형 메모리 장치. - 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들; 및
상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향으로 순차적으로 적층된 채널 및 가변 저항 구조물을 갖는 제1 구조물을 포함하며,
상기 가변 저항 구조물은 내부에 상기 제1 방향을 따라 서로 이격된 복수의 공핍(depletion) 영역들을 포함하는 수직형 메모리 장치. - 제15항에 있어서, 상기 가변 저항 구조물은 상기 복수의 공핍 영역들 사이에 형성된 양자점을 포함하는 수직형 메모리 장치.
- 제16항에 있어서, 상기 양자점은 금속, 금속 실리사이드, 혹은 반도체 물질을 포함하는 수직형 메모리 장치.
- 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들; 및
상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 각 게이트 전극들로부터 순차적으로 적층된 게이트 절연 패턴, 전류 경로 패턴, 및 정보 저장 구조물을 갖는 제1 구조물을 포함하며,
상기 정보 저장 구조물 내에는 양자점이 형성되며,
상기 전류 경로 패턴은 반도체 물질을 포함하는 수직형 메모리 장치. - 제18항에 있어서, 상기 전류 경로 패턴은 폴리실리콘을 포함하는 수직형 메모리 장치.
- 제18항에 있어서, 상기 정보 저장 구조물은 가변 저항 물질을 포함하는 수직형 메모리 장치.
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2019
- 2019-07-12 US US16/509,836 patent/US11056645B2/en active Active
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