JP6040544B2 - 銅配線の表面処理方法及びその上に搭載する機能素子の製造方法 - Google Patents

Description

本発明は、半導体基板上の銅配線の表面処理方法及び銅配線上に形成する機能素子の製造方法に関する。

半導体デバイス（特にシリコンデバイス）は、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴのゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰（装置価格およびマスクセット価格）、およびデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。

半導体装置上の銅多層配線内部に形成される機能素子としては、例えば抵抗変化型不揮発素子（以下「抵抗変化素子」という。）やキャパシタ（容量素子）等がある。

ロジックＬＳＩ上に混載するキャパシタとしては、エンベデッドＤＲＡＭや、デカップリングキャパシタなどがある。これらのキャパシタを銅配線上に搭載することで、キャパシタの大容量化や小面積化を実現することができるようになる。

ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡと呼ばれるデバイスが開発されている。これは顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。プログラマブル素子として、抵抗変化素子等を配線接続部に介在させ、顧客自身が任意に配線の電気的接続をできるようにしたものである。このような半導体装置を用いることで、回路の自由度を向上させることができるようになる。

抵抗変化素子としては、金属酸化物を用いたＲｅＲＡＭや、固体電解質を用いた固体電解質スイッチ素子などがある。

図１は抵抗変化素子の断面の模式図である。抵抗変化素子は第１電極１（下部電極）と第２電極２（上部電極）によって抵抗変化層３を挟んだ３層構造をとり、両電極間に電圧を印加することで抵抗変化が生じる現象を利用している。既に１９５０〜６０年代から、このような電圧の印加により抵抗変化が生じる現象について研究されており、現在までにさまざまな金属酸化物を用いた抵抗変化層３における抵抗変化現象が報告されている。例えば、非特許文献１および２には、酸化ニッケル（ＮｉＯ）を用いた抵抗変化素子が報告されている。

また、抵抗変化層として固体電解質を用いた固体電解質スイッチ素子の研究についても、１９９０年代後半からいくつか報告されており、さまざまな固体電解質材料による抵抗変化現象が確認されている。例えば、非特許文献３および４には、カルコゲナイド化合物を用いた抵抗変化現象が報告されている。

この固体電解質スイッチ素子の動作を簡単に説明する。図２および３は固体電解質スイッチ素子の動作を説明する模式図である。図２中の第２電極２に負電圧を印加すると、第１電極１を構成する金属原子６がイオン化して固体電解質５中に溶出し、金属架橋が形成される。この金属架橋により第１電極１と第２電極２が電気的に接続されることで、スイッチが低抵抗のオン状態に変化し、図３右側のような電気特性を示す。

次に、上記オン状態において第２電極に正電圧を印加すると、前記金属架橋が固体電解質５中へ溶解し、これにより第１電極と第２電極が電気的に絶縁されることで、スイッチが高抵抗のオフ状態に変化し図３左側のような電気特性を示す。固体電解質スイッチ素子はこのオン状態とオフ状態の間を不揮発で、かつ繰り返し切り替える動作が可能であり、この特性を利用することで不揮発性メモリあるいは不揮発性スイッチへの応用が可能になる。

Ｊ. F. Gibbons, et al., "Switching properties of thin NiO films" Solid-State Electronics Vol.７, p.785-790, 1964 D. C. Kim, et al., "Electrical observations of filamentary conductions for the resistive memory switching in NiO films" Applied Physics Letters Vol.88, p.202102, 2006 M. N. Kozicki， et al., "Information storage using nanoscale electrodeposition of metal in solid electrolytes" Superlattices and Microstructures Vol.34, p.459-465, 2003 R. Waser, et al., "Nanoionics-based resistive switching memories" Nature Materials Vol.6, p.833-840, 2007

上記先行技術文献（非特許文献１〜４）の全記載内容は引用をもって本書に繰り込み記載されるものとする。以下の分析は、本発明によって与えられたものである。

半導体装置上の銅配線上に抵抗変化型スイッチ素子などの機能素子を形成する場合、銅配線自体を下部電極として用いると、構造や製造方法の簡略化を行うことができ、低コストで製造することができるようになる。具体的には、銅配線上の絶縁膜に開口部を設け、露出した銅配線表面に機能素子を形成する。このとき、開口部内に露出した銅表面は清浄な状態である必要があるが、以下のような問題を有していた。

上記のように絶縁膜に開口部を設けて露出させた銅配線表面には、ドライエッチングによる加工時に、エッチング副生成物が付着するため、付着物の除去が必要である。また、銅表面は大気中にて容易に酸化し、銅酸化膜（絶縁体）が形成するため除去が必要である。さらに、素子形成直前にこれらのエッチング副生成物および酸化膜を除去する必要があるが、従来用いられている、アミン系などの剥離液では剥離液自体の付着を防止する必要がある。

銅表面の清浄化処理技術として、室温あるいは一定の温度に加熱し、還元ガス、不活性プラズマ、あるいは還元プラズマを照射する技術が知られている。しかしながら、銅最表面の温度が上昇するため、局所的な物質移動が促進され表面の平坦性が悪化するという問題を有していた。特に、銅配線自体を下部電極として使用する場合、銅下部電極のラフネスは、形成される機能素子のばらつき（リーク電流や動作電圧）を悪化させることから、銅表面の平坦性を維持したまま銅表面の清浄化処理を行うことが求められていた。

本発明の主な課題は、銅配線上に形成された（開口部の）銅配線表面の平坦性を確保しつつ、清浄化処理を行うことで、特性のばらつきを低減した機能素子を提供することである。

本願の発明者らが機能素子製造用の銅配線表面処理方法について検討を行った結果、新しい有用な銅表面処理方法を見出した。すなわち、本発明の第１の視点においては、半導体基板の、露出させた銅配線の表面の清浄化方法であって、該銅配線を冷却しながら、該露出させた銅配線の表面の酸化膜及び／又は有機物を除去する清浄化工程を含む。変形例として、該露出させた銅配線上に何もコーティングすることなく、該銅配線を冷却しながら、該露出させた銅配線の表面の酸化膜及び／又は有機物を除去する清浄化工程を含む。さらなる変形例として、該露出させた銅配線上に何もコーティングすることなく、前記半導体基板を０℃以下に冷却しながら、該露出させた銅配線の表面の酸化膜及び／又は有機物を除去する清浄化工程を含む。

本発明の第２の視点においては、半導体基板の銅配線上に形成する機能素子の製造方法であって、上記の方法で清浄化した銅配線上に機能素子を製造することを特徴とする。なお、機能素子としては、抵抗変化スイッチ素子やキャパシタ等が挙げられる。

本発明の第３の視点において、上記の清浄化方法に用いるためのプラズマエッチング処理装置であって、プラズマ処理対象を載置する載置部を、０℃以下に冷却することが可能な冷却機能ないし冷却機構を備える。

また、本発明の前記プラズマエッチング処理装置は、プラズマ生成用ガスを０℃以下に冷却することが可能な冷却装置を備えることもできる。

本発明の第４の視点において、前記第２の視点における機能素子の製造方法に用いるための製造装置であって、冷却機能ないし冷却機構を備えたステージと、該ステージに半導体基板を配置してドライエッチングを行うエッチング処理室と、を具備する。また、エッチング処理室は、上記の銅配線表面の自然酸化膜および有機物を除去する機能を備える。

本発明によれば、冷却しながら開口部の銅配線表面の自然酸化物および有機物を除去することで、素子を形成する開口部の銅配線表面の凹凸発生を抑制しつつ、自然酸化膜および有機物が除去された清浄な銅表面を得ることができる。このような清浄化した銅配線表面に固体電解質スイッチなどの機能素子を形成すれば、素子特性のばらつきを低減することが可能となる。

抵抗変化素子の断面の模式図である。 固体電解質スイッチ素子の動作を説明するための模式図である。 抵抗変化素子として、固体電解質スイッチ素子を用いた場合の電流―電圧特性を模式的に示した図である。 本発明の実施形態を説明するための断面図である。 本発明の実施形態を説明するための断面図である。 本発明の実施形態の冷却機構を備えたエッチング処理室の構造を模式的に示す図である。 本発明の実施形態に係るＣＭＯＳデバイス基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の構成を模式的に示した部分断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 図７に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。 本発明の実施形態に係るＣＭＯＳデバイス基板上の多層配線層内部に形成した３端子型固体電解質スイッチ素子の構成を模式的に示した部分断面図である。

本発明の実施形態について詳細に説明する前に、本願における用語の意味を説明するとともに、実施形態の概要について説明する。

半導体基板とは、半導体装置が構成された基板や、単結晶基板、ＳＯＩ（Silicon on Insulator）基板やＴＦＴ（Thin Film Transistor）基板、液晶製造用基板などの基板も含む。

プラズマＣＶＤ法とは、例えば、気体原料、あるいは液体原料を気化させることで減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。

ＣＭＰ（Chemical Mechanical Polishing）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線（ダマシン配線）を形成したり、層間絶縁膜を研磨することで平坦化を行う。

バリアメタルとは、配線を構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆する、バリア性を有する導電性膜を示す。例えば、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。これらの膜は、ドライエッチング加工が容易であり、従来のＬＳＩ製造プロセスとの整合性が良い。

バリア絶縁膜とはＣｕ配線の上面に形成され、Ｃｕの酸化や絶縁膜中へのＣｕの拡散を防ぐ機能、および加工時にエッチングストップ層としての役割を有する。例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、あるいはこれらの積層膜などが用いられている。また、銅表面の清浄化とは、銅表面に付着した有機物や異物、及び銅酸化膜を除去し、金属銅表面を得ることを指す。

本発明では、銅配線上に形成した絶縁膜に開口部を形成後、冷却しながら、前記開口部から露出した銅配線表面の自然酸化膜あるいは有機物を除去することをひとつの特徴とする。この時、半導体基板（銅配線）温度は０℃以下であることが好ましい。冷却手法としては、冷却機能ないし冷却機構を備えたステージに半導体基板を配置ないし載置して行うことができる。このように銅表面処理時に半導体基板を冷却した状態に保持することで、発熱による銅自体の物質移動を抑制しつつ、銅配線表面の自然酸化膜および有機物を除去し、平坦性に優れた銅配線表面の清浄化を行うことができるようになる。

前記銅配線表面の自然酸化膜あるいは有機物の除去は、不活性プラズマあるいは還元プラズマを用いて行うことができる。このようなプラズマガスを用いることで、通常の反応性ガスを用いる場合に必要な加熱を行うことなく、銅表面の自然酸化膜や有機物の除去を促進することができる。

前記還元プラズマガスは、少なくとも還元ガスと不活性ガスとを含むことができる。還元ガスに不活性ガスを混合することで、還元プラズマの発生効率を増大させることができるほか、混合比率によって清浄化処理の条件を調整することができる。

前記還元ガスとしては、銅酸化物を効率的に還元し銅に対しては不活性であるＨ_２、ＮＨ_３を用い、前記不活性ガスとしては、Ｈｅ、Ａｒ、Ｎ_２のうち少なくともいずれか１つを含むことができる。

前記不活性プラズマは、不活性ガスであるＨｅ、Ａｒのうち少なくともいずれか１つを含むことができる。さらに、Ａｒに比べて原子量が小さく銅表面の凹凸が発生しにくいＨｅを含むことが好ましい。

前記銅配線表面処理方法は、前記銅配線表面の自然酸化膜およびエッチング副生成物を除去した後、半導体基板を大気中にさらすことなく、機能素子層の堆積を行うことが好ましい。これは、自然酸化膜および有機物が除去され清浄化した銅配線表面が大気暴露により再度酸化することを避けるためである。

銅配線上に設置する機能素子の製造装置は、冷却機能ないし冷却機構を備えたステージと、前記ステージに半導体基板を配置してドライエッチングを行うエッチング処理室と、を具備することが好ましい。また、前記エッチング処理室は、上記の銅配線表面の自然酸化膜および有機物を除去する機能、を備えることが好ましい。このような機能素子の製造装置を用いることで、銅配線表面の凹凸発生を抑制しながら、自然酸化膜および有機物が除去された清浄な銅配線表面が得られる。

以下に本発明の好ましい実施形態について例示して整理する。まず第１の視点において、前記銅配線を冷却する工程は、冷却機能ないし冷却機構を備えたステージに該半導体基板を配置して行うことが好ましい。

前記銅配線の冷却において、冷却したガスを前記半導体基板表面に照射することができる。

前記銅配線の冷却において、前記半導体基板を０℃以下に冷却することが好ましい。さらに設備及びスループットの観点から−４０℃以上であることが好ましい。

前記清浄化工程は、不活性プラズマ及び／又は還元プラズマを用いるエッチング処理であることが好ましい。還元プラズマとは、還元ガスを含むガスのプラズマである。不活性プラズマとは不活性ガスを含むガスのプラズマである。

前記還元プラズマは、少なくともＨ_２又はＮＨ_３を含むことが好ましい。

前記不活性プラズマは、Ｈｅ、Ａｒ、Ｎ_２のうちの少なくともいずれか１つを含むことが好ましい。

プラズマ原料であるガスを冷却して、前記還元プラズマ又は前記不活性プラズマを製造する工程を含むことが好ましい。つまり、冷却用のガスと清浄化ガスを兼ねる構成である。

先に前記半導体基板の前記銅配線の上側に形成された絶縁膜に開口部を形成して該銅配線を露出させる工程をさらに含むことが好ましい。

そして、該銅配線を露出させる工程に続いて、大気暴露することなく銅配線の表面の清浄化工程を行うことが好ましい。

第２の視点において、前記銅配線の表面の清浄化工程に続いて、大気暴露することなく清浄化した銅配線上に前記機能素子を製造することが好ましい。

第３の視点において、冷却機能ないし冷却機構は、冷媒又はペルチェ素子を用いる冷却機能ないし冷却機構であることが好ましい。冷媒はフルオロカーボンや液体窒素等を用いることができる。

（第１の実施形態）
以下、添付図面を用いて、本発明を実施するための第１の実施形態について説明する。本実施形態は、銅配線上に設置する機能素子製造工程において、前記銅配線上に形成した絶縁膜に開口部を形成後、冷却機構を備えたステージにウェハを設置して冷却しながら、前記開口部から露出した銅表面の除去することを特徴とする半導体装置の製造方法に関するものである。

図４および５は、銅配線上に機能素子を製造する工程のうち、リソグラフィ、ドライエッチング、およびエッチバックにより、銅配線上に銅表面が露出した開口部を形成した後、銅表面に付着している自然酸化膜およびエッチング副生成物を本発明により除去し、清浄化した銅表面を露出させる工程を説明するための断面図である。本実施形態において銅配線表面の開口部が形成される銅配線構造は、図４に示すように半導体基板１０１と、層間絶縁膜１０２と、層間絶縁膜１０３と、キャップ絶縁膜１０４と、バリアメタル１０５と、第１の配線１０６と、バリア絶縁膜１０７と、からなる。

ここで層間絶縁膜１０２、および１０３はシリコン酸化膜でもよく、シリコン酸化膜よりも比誘電率の低いＳｉＯＣＨ膜などでも良いが、層間絶縁膜１０２を銅配線１０６形成のためのドライエッチング加工におけるエッチングストッパ層とする目的で、層間絶縁膜１０２、および１０３は互いに異なる材料を用いることが好ましい。また、層間絶縁膜１０２、および１０３のいずれかは複数の絶縁膜を積層することで層間絶縁膜としても良い。

また、バリア絶縁膜１０７に形成された開口部からは、図４および５に示したように第１の銅配線上の銅配線のみが露出していても良いが、層間絶縁膜１０３およびキャップ絶縁膜１０４により互いに離間した複数の銅配線表面が単一の開口部から露出していても良い。このような複数の銅配線表面を端子として単一の開口部に機能素子を作製することで、素子動作における自由度が増し、動作信頼性を向上することができる。

以上のような銅配線の構造は、当該技術分野における一般的な手法を用いて作製することができる。

前工程であるエッチバック処理によりバリア絶縁膜１０７に開口部が形成されるとともに、第１の配線１０６上に自然酸化膜１０９が、また自然酸化膜１０９上およびバリア絶縁膜１０７上にエッチング副生成物１１０が付着している。

以下では、図４に示すような銅配線上に開口部を形成した銅配線構造の表面に対し、冷却した状態でプラズマ照射処理を行うことで、図５に示すように銅配線表面に存在する自然酸化膜１０９およびエッチング副生成物１１０を除去する方法について、具体的に説明する。

図６は、本実施形態における銅表面の自然酸化膜および有機物を除去するためのエッチング処理室を模式的に示した図である。

エッチング処理室２０１の底部にはステージ２０２が設けられており、ステージ２０２の上には当該プラズマ処理を行う半導体基板２０３が設置される。一方、エッチング処理室２０１内の上部には、プラズマ２０９を発生させるための空間を挟んで半導体基板２０３と対向して対向電極２０５が設けられている。また、エッチング処理室２０１には、高周波電源２０６がステージ２０２に接続して設けられており、高周波電源２０６を用いて、例えば、１３．５６ＭＨｚの電力をステージ２０２に対して印加する。また、ステージ２０２には、上部に設置した半導体基板２０３を冷却するための冷却機構２０４が設けられ、当該プラズマ処理中に半導体基板２０３を一定温度の冷却状態を保持することができる。さらに、エッチング処理室２０１には、エッチング処理室２０１内にプロセスガスを導入するためのガス供給口２０７と、エッチング処理室２０１内からプロセスガスを排出するためのガス排気口２０８とが設けられている。ガス供給口２０７およびガス排気口２０８は図６中においてエッチング処理室２０１の側壁に配置されているが、これらの位置に限定されることはなく、ステージ２０２や対向電極２０５の位置、発生するプラズマ２０９の状態およびプラズマ照射処理の半導体基板表面における均一性など考慮して、ガス供給口２０７およびガス排気口２０８の位置は適宜選択すれば良い。

本実施形態のプラズマ照射処理における半導体基板２０３の冷却温度は、開口部に露出した銅配線表面の銅原子の移動を抑制するため、０℃以下に設定することが好ましく、また、実用上の冷却設備の冷却能力およびスループットの観点から、冷却温度は−４０℃以上に設定することが好ましい。ステージ２０２に備わる冷却機構２０４としては、ステージ２０２内部にフルオロカーボンや液体窒素などの冷媒を流すことで冷却する機構でも良く、あるいはペルチェ素子を用いて冷却する機構であっても良い。

銅配線表面の自然酸化膜１０９およびエッチング副生成物１１０の除去においては、不活性プラズマあるいは還元プラズマを照射することができる。いずれのプラズマ照射処理によっても、還元ガス照射のみでは困難な、冷却状態にある半導体基板上の銅配線表面の自然酸化膜１０９およびエッチング副生成物１１０の除去が可能である。

不活性プラズマ照射処理及および還元プラズマ照射処理は、一度のみ連続的に実施しても良いが、プラズマ発生のオン、オフを一定の時間間隔で繰り返すことで間欠的に実施しても良い。これにより、エッチング副生成物の分解反応および自然酸化膜の還元反応に伴う銅配線表面の温度上昇をより効果的に抑制することができる。

還元プラズマを用いる場合、還元プラズマには少なくとも還元ガスが含まれる。より好ましくは、還元プラズマには少なくとも還元ガスと、不活性ガスとが含まれる。還元ガスに不活性ガスを混合することで、還元プラズマの発生効率を増大させることができるほか、混合比率によって清浄化処理の条件を調整することができる。還元ガスとしては、Ｈ_２、ＮＨ_３、Ｃ_２Ｈ_５ＯＨなどを用いることができるが、例えば、Ｈ_２を用いることで、銅配線とは不活性で反応することなく自然酸化膜を還元し、エッチング副生成物を分解除去することができる。不活性ガスとしては、Ｈｅ、Ａｒ、あるいはＮ_２の少なくともいずれか１つが選ばれるが、Ａｒに比べて原子量が小さく銅表面の凹凸が発生しにくいＨｅを含むことがより好ましい。

本実施における最も好適な還元プラズマ照射処理の条件としては、例えば、混合する還元ガスとしてＨ_２を、不活性ガスとしてＨｅを用い、エッチング処理室内の圧力、Ｈ_２およびＨｅの供給流量、高周波電源出力、半導体基板温度、および処理時間をそれぞれ、２０ｍＴｏｒｒ、１００ｓｃｃｍ、１００ｓｃｃｍ、１０００Ｗ、−２０℃、および２０秒に設定すれば良い。

この条件での還元プラズマ照射によって、銅配線開口部における自然酸化膜１０９およびエッチング副生成物１１０を除去でき、平坦な銅表面が得られる。銅配線開口部表面の形状については原子間力顕微鏡（ＡＦＭ）、走査型トンネル顕微鏡、あるいは走査型電子顕微鏡で直接観察することができる。特に、ＡＦＭを用いることで、銅表面粗さを簡便にオングストローム単位で定量化することができる。

上記の条件での還元プラズマ照射処理を行うことで、ＡＦＭ観察により見積もった銅配線表面粗さが冷却を行わなかった場合の５．０ｎｍから０．７ｎｍへ改善しており、還元プラズマ処理中の冷却の効果が確認された。

この平坦かつ清浄化された銅配線表面に固体電解質スイッチなどの機能素子を形成すると、素子間での動作電圧ばらつきを改善することが可能になる。このとき、この還元プラズマ照射処理を行った半導体基板２０３を、エッチング処理室２０１から固体電解質スイッチ素子構造の成膜用装置内へ大気暴露することなく搬送することで、清浄化した銅配線表面の再酸化による素子間での動作電圧ばらつきをより効果的に抑制することができる。具体的には、エッチング処理室２０１と固体電解質成膜装置とが、真空あるいは不活性ガス雰囲気とした搬送チャンバーを介して接続されていることが好ましい。

不活性プラズマを用いる場合、不活性プラズマには不活性ガスであるＨｅあるいはＡｒのうち少なくともいずれか１つが含まれることが好ましいが、還元プラズマを用いる場合と同様に、Ａｒに比べて原子量が小さく銅表面の凹凸が発生しにくいＨｅを含むことがより好ましい。最も好適な不活性プラズマ照射処理の条件としては、不活性プラズマに含まれる不活性ガスとしてＨｅを用い、エッチング処理室内の圧力、Ｈｅの供給流量、高周波電源出力、半導体基板温度、および処理時間はそれぞれ、２５００ｍＴｏｒｒ、１０００ｓｃｃｍ、２００Ｗ、−２０℃、および３０秒に設定すれば良い。

この条件での不活性プラズマ照射によっても、銅配線開口部における自然酸化膜１０９およびエッチング副生成物１１０を除去でき、ＡＦＭ観察により見積もった銅配線表面粗さが冷却を行わなかった場合の６．４ｎｍから０．９ｎｍへ改善した。この場合においても、先述したように、エッチング処理室２０１と固体電解質成膜装置とが、真空あるいは不活性ガス雰囲気とした搬送チャンバーを介して接続され、プラズマ照射処理を行った基板を大気暴露することなく固体電解質成膜装置へ搬送し、基板表面に固体電解質層を成膜することが好ましい。

以上で説明した本発明の実施により平坦かつ清浄化された銅配線表面に、固体電解質スイッチなどの機能素子を形成することによって、素子間での動作電圧ばらつきおよび歩留まりを改善することが可能になる。

（第２の実施形態）
第２の実施形態においては、本発明のプラズマ照射処理を用い、機能素子の一例として、ＣＭＯＳデバイス基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の構造及びその製造方法について、図７〜１７および前述した図４、５を参照しながら説明する。

（構造）
図７は、本実施形態に係るＣＭＯＳデバイス基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の構成を模式的に示した部分断面図である。

本実施形態により形成した固体電解質スイッチ素子部１２６は、第１の配線１０６と、固体電解質層１１１と、第１の上部電極１１２と、第２の上部電極１１３と、からなる。

また、本実施形態により形成した固体電解質スイッチ素子部１２６において、第１の上部電極１１２、第２の上部電極１１３の積層体上に第２のハードマスク膜１１４および第３のハードマスク膜１１５が形成されている。固体電解質層１１１、第１の上部電極１１２、第２の上部電極１１３、第２のハードマスク膜１１４、第３のハードマスク膜１１５、の側面と、バリア絶縁膜１０７上は、保護絶縁膜１１６で覆われている。

第１の配線１０６は、層間絶縁膜１０３およびキャップ絶縁膜１０４に形成された配線溝にバリアメタル１０５を介して埋め込まれた配線である。固体電解質スイッチ素子部１２６は、第１の配線１０６がＣｕを主成分とする金属材料で構成されている場合には、第１の配線１０６中のＣｕ原子をイオン化して固体電解質層１１１中へ溶出させる目的で、第１の配線１０６自身を下部電極として用いることができ、固体電解質層１１１と第１の配線とはバリア絶縁膜１０７の開口部にて接続されている。

バリアメタル１０５は、第１の配線１０６に含まれる金属が層間絶縁膜１０２および１０３、キャップ絶縁膜１０４などへ拡散することを防止するために、配線の側面および底面を被覆する、バリア性を有する導電性膜である。バリアメタル１０５には、例えば、第１の配線１０６がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜が用いられる。

第２の配線１２２は、層間絶縁膜１１８およびキャップ絶縁膜１１９に形成された配線溝にバリアメタル１２０を介して埋め込まれた配線である。第２の配線１２２は、プラグ１２１と一体になっている。プラグ１２１は、保護絶縁膜１１６、第３のハードマスク膜１１５および第２ハードマスク膜１１４に形成された下穴にバリアメタル１２０を介して埋め込まれている。プラグ１２１は、バリアメタル１２０を介して第２の上部電極１１３と電気的に接続されている。第２の配線１２２およびプラグ１２１には、例えば、Ｃｕが用いられる。

バリアメタル１２０は、第２の配線１２２およびプラグ１２１に含まれる金属がビア層間絶縁膜１１７、層間絶縁膜１１８、キャップ絶縁膜１１９へ拡散することを防止する、バリア性を有する導電性膜であり、第２の配線１２２およびプラグ１２１の側面および底面を被覆している。バリアメタル１２０には、例えば、第２の配線１２２およびプラグ１２１がＣｕを主成分とする金属元素からなる場合には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、またはそれらの積層膜が用いられる。

バリアメタル１２０は、接触抵抗の低減の観点から、第２の上部電極１１３と同一材料であることが好ましい。例えば、バリアメタル１２０がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２の上部電極１１３に用いることが好ましい。あるいは、バリアメタル１２０がＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２の上部電極１１３に用いることが好ましい。

第３のハードマスク膜１１５は、第２のハードマスク膜１１４をエッチングする際のハードマスクとなる膜である。第２のハードマスク膜１１４は、第３のハードマスク膜１１５と異なる種類の膜であることが好ましく、例えば、第２のハードマスク膜１１４がＳｉＮ膜であれば、第３のハードマスク膜１１５にＳｉＯ_２膜を用いることが可能である。

保護絶縁膜１１６は、側面が露出した固体電解質スイッチ素子部１２６にダメージを与えることなく、さらに固体電解質スイッチ素子部１２６からビア層間絶縁膜１１７への構成原子の拡散を防ぐ機能を有する絶縁膜である。保護絶縁膜１１６には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることが可能である。保護絶縁膜１１６は、第２のハードマスク膜１１４およびバリア絶縁膜１０７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１１６とバリア絶縁膜１０７および第２のハードマスク膜１１４が一体化して、界面の密着性が向上するためである。

（製造方法）
次に、図７で示した、ＣＭＯＳデバイス基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の製造方法について、図８〜１７および前述した図４および５を用いて説明する。

また、図８〜１７および前述した図４および５には、本発明の第２の実施形態に係るプラズマ照射処理を用いた、固体電解質スイッチ素子の製造方法の１例を説明するための図であり、素子の断面が工程順に模式的に示されている。

まず、半導体基板１０１上に層間絶縁膜１０２、層間絶縁膜１０３およびキャップ絶縁膜１０４を順に形成する。ここで言う半導体基板１０１は、半導体基板そのものであってもよく、基板表面に半導体素子（図示せず）が形成されている基板であってもよい。例えば、層間絶縁膜１０２は膜厚３００ｎｍのシリコン酸化膜であり、層間絶縁膜１０３は膜厚１５０ｎｍのＳｉＯＣＨ膜であり、キャップ絶縁膜１０４は膜厚１００ｎｍのシリコン酸化膜である。

続いて、リソグラフィ法を用いて、キャップ絶縁膜１０４、層間絶縁膜１０３、および１０２に配線溝を形成する。このリソグラフィ法では、キャップ絶縁膜１０４の上に所定のパターンのレジストを形成するフォトレジスト形成処理、積層された膜に対してレジストをマスクにして異方性エッチングを行うドライエッチング処理、および、エッチングにより配線溝を形成した後にレジストを除去する処理を含む。

その後、配線溝にバリアメタル１０５を介して金属を埋め込んで第１の配線１０６を形成する（図８（ａ））。バリアメタル１０５の積層構造は、例えば、ＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）である。第１の配線１０６の材料は、例えば、銅である。

続いて、第１の配線１０６を含むキャップ絶縁膜１０４上にバリア絶縁膜１０７を形成する。バリア絶縁膜１０７は、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。次に、バリア絶縁膜１０７上に第１のハードマスク膜１０８を形成する（図８（ｂ））。第１のハードマスク膜１０８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜１０７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であっても良い。例えば、シリコン酸化膜、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮなどを用いることができる。ここでは、第１のハードマスク膜１０８として、例えば、シリコン酸化膜を用いる。

続いて、所定の開口部パターンを有するフォトレジスト（図示せず）を第１のハードマスク膜１０８上に形成し、フォトレジストをマスクにしてドライエッチング行って第１のハードマスク膜１０８に開口部パターンを転写する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する（図９）。

次に、第１のハードマスク膜１０８をマスクとして、第１のハードマスク膜１０８の開口部に露出しているバリア絶縁膜１０７をエッチバック（ここでは、反応性ドライエッチングを用いる）することにより、第１の配線１０６の上面にまで達する開口部をバリア絶縁膜１０７に形成する。第１のハードマスク膜１０８は、このエッチバック中にエッチング除去される。この開口部が形成された後、開口部の第１の配線１０６上に自然酸化膜１０９が形成され、またエッチバック処理により開口部の第１の配線１０６上およびバリア絶縁膜１０７上にエッチング副生成物１１０が付着する（図４）。ここで、前述した第１の実施形態に係る冷却機構を備えたエッチング処理室内のステージに設置し、半導体基板を冷却した状態でプラズマ照射処理を行うことにより、これらの自然酸化膜１０９およびエッチング副生成物１１０を除去する（図５）。図８から図９、図４および図５の順に示した構造を形成するまでをステップＡ１とする。

前記ステップＡ１において、キャップ絶縁膜１０４および層間絶縁膜１０３に形成された配線溝の深さは、キャップ絶縁膜１０４と層間絶縁膜１０３の膜厚分に加え、層間絶縁膜１０２がその上面から４０ｎｍ程度の深さまでオーバーエッチングにより掘り込まれている。このように、予め層間絶縁膜１０２まで達するオーバーエッチングを施しておくことで、配線溝の抜け性を向上させることができる。

ステップＡ１において、バリア絶縁膜１０７の開口部を形成する際の反応性ドライエッチングは、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。ソースパワーを低下、または基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、バリア絶縁膜１０７のテーパ形状の角度を小さくすることができる。このとき、バリア絶縁膜１０７の開口部の底のバリア絶縁膜１０７の残膜約２０ｎｍに対して、３５ｎｍ相当（約８０％のオーバーエッチングに相当）のエッチングを行うことができる。

また、ステップＡ１において、バリア絶縁膜１０７の開口部を形成する際の反応性ドライエッチングおよびエッチバックは、減圧した雰囲気下で基板を３５０℃に加熱して行ってもよく、この加熱は、エッチバックをスパッタリング装置で行えば、スパッタリング装置内に搭載されているヒートチャンバにて行うことができる。

また、ステップＡ１において、不活性ガスを用いたＲＦエッチングでエッチバックを行う場合、不活性ガスを用いたＲＦエッチングは、ＲＦエッチングチャンバにてＡｒガスを用いて、Ａｒガス流量＝３０ｓｃｃｍ、圧力１．３Ｐａ、ソースパワー２９０Ｗ、基板バイアスパワー１３０Ｗの条件で行うことができる。ＲＦエッチング時間は、プラズマＣＶＤ法により形成したＳｉＯ_２膜のエッチング量で定量化することができ、ＳｉＯ_２膜換算で３ｎｍとすることができる。

また、ステップＡ１において、開口部の銅配線表面に形成した自然酸化膜１０９およびエッチング副生成物１１０を、還元ガスを用いた還元プラズマ照射処理で除去する場合、冷却機構を備えたエッチング処理室にてＨ_２ガスおよび不活性ガスであるＨｅガスを用いて、Ｈｅガス流量＝１００ｓｃｃｍ、Ｈｅガス流量＝１００ｓｃｃｍ、圧力８００ｍＴｏｒｒ、ＲＦパワー１０００Ｗ、基板温度−２０℃の条件で行うことができる。

次に、第１の配線１０６を含むバリア絶縁膜１０７上に固体電解質層１１１を堆積する。固体電解質層１１１には、Ｔａ、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ａｌ、Ｆｅ、Ｖ、Ｍｎ、Ｃｏのうち少なくとも１つを含む金属酸化物膜、ＳｉＯＣＨ膜、カルコゲナイド膜、およびそれらの積層などを用いることができるが、例えば、膜厚６ｎｍのＳｉＯＣＨ膜が用いられる。この場合、プラズマＣＶＤ法によって堆積し、続いて不活性プラズマ処理を行う。次に、固体電解質層１１１上にスパッタリング法により第１の上部電極１１２および第２の上部電極１１３をこの順に形成する（図１０（ａ））。

図５から図１０（ａ）に示した構造を形成するまでの工程をステップＡ２とする。

ステップＡ２において、固体電解質層１１１にＳｉＯＣＨ膜を用いた場合、プラズマＣＶＤ法では、原料には液体ＳｉＯＣＨモノマー分子を用い、基板温度は４００℃以下とし、Ｈｅ流量５００〜２０００ｓｃｃｍ、原料流量０．１〜０．８ｇ／ｍｉｎ、プラズマＣＶＤチャンバー圧力２．７〜４．２Ｔｏｒｒ、ＲＦパワー２０〜１００Ｗにそれぞれ設定することで固体電解質層１１１を堆積することができる。具体的には、基板温度３５０℃、Ｈｅ流量１５００ｓｃｃｍ、原料流量０．７５ｇ／ｍｉｎ、プラズマＣＶＤチャンバー圧力３．５Ｔｏｒｒ、ＲＦパワー５０Ｗの条件で堆積することができる。

固体電解質層１１１堆積後の不活性プラズマ処理は、不活性ガスとしてＨｅを用い、基板温度は４００℃以下とし、Ｈｅ流量５００〜１５００ｓｃｃｍ、プラズマチャンバー圧力２．７〜３．５Ｔｏｒｒ、ＲＦパワー２０〜２００Ｗにそれぞれ設定することで行うことができる。具体的には、基板温度３５０℃、Ｈｅ流量１０００ｓｃｃｍ、プラズマチャンバー圧力２．７Ｔｏｒｒ、ＲＦパワー５０Ｗ、処理時間３０秒の条件で行うことができる。この不活性プラズマ処理によって、次に堆積する第１の上部電極１１２との密着性を改善することができる。

また、ステップＡ２において、第１の上部電極１１２は、ＤＣスパッタリングによりＲｕをターゲットとして、基板温度は室温、スパッタパワー０．２ｋＷ、Ａｒ流量２０ｓｃｃｍ、圧力０．２７Ｐａの条件で膜厚１０ｎｍを堆積することができる。また、第２の上部電極１１３は、同じくＤＣスパッタリングによりＴａをターゲットとして同条件で膜厚３０ｎｍを堆積することができる。

次に、第２の上部電極１１３上に第２のハードマスク膜１１４、および第３のハードマスク膜１１５をこの順に積層する（図１０（ｂ））。第２のハードマスク膜１１４は、バリア絶縁膜１０７と同一材料を用いることが好ましく、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。第３のハードマスク膜１１５は、例えば、膜厚１００ｎｍのＳｉＯ_２膜である。図１０（ａ）に示した構造から図１０（ｂ）に示した構造を形成するまでの工程をステップＡ３とする。

ここで、第２のハードマスク膜１１４および第３のハードマスク膜１１５は、プラズマＣＶＤ法を用いて成膜することができる。いずれのハードマスク膜１１４、１１５は当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。成膜温度は２００℃〜４００℃の範囲を選択することが可能である。ここでは、成膜温度を２００℃とした。

次に、第３のハードマスク膜１１５上に固体電解質スイッチ素子部１２６をパターニングするためのフォトレジスト（図示せず）を形成する。その後、当該フォトレジストをマスクとして、第２のハードマスク膜１１４が表れるまで第３のハードマスク膜１１５をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する（図１１（ａ））。その後、第３のハードマスク膜１１５をマスクとして、第２のハードマスク膜１１４、第２の上部電極１１３、第１の上部電極１１２、固体電解質層１１１を連続的にドライエッチングする（図１１（ｂ））。図１０（ｂ）に示した構造から図１１（ｂ）に示した構造を形成するまでの工程をステップＡ４とする。

ステップＡ４において、第３のハードマスク膜１１５のドライエッチングは、第２のハードマスク膜１１４の上面または内部で停止していることが好ましい。この場合、固体電解質層１１１は第２のハードマスク膜１１４よってカバーされているため、酸素プラズマ中に暴露されることはない。また、第１の上部電極１１２のＲｕも酸素プラズマに暴露されることがないため、第１の上部電極１１２に対するサイドエッチの発生を抑制することができる。なお、第３のハードマスク膜１１５のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。

ステップＡ４において、第２のハードマスク膜１１４、第２の上部電極１１３、第１の上部電極１１２、および固体電解質層１１１の各エッチングは、平行平板型のドライエッチャーを用いることができる。第２のハードマスク膜１１４（例えば、ＳｉＣＮ膜）のエッチングは、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。

また、第２の上部電極１１３（例えば、Ｔａ）のエッチングは、基板温度９０℃、Ｃｌ２ガス流量＝５０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。

また、第１の上部電極１１２（例えば、Ｒｕ）のエッチングは、基板温度は室温、ＣＨ３ＯＨのガス流量＝５０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー１２００Ｗ、基板バイアスパワー３００Ｗの条件で行うことができる。

また、固体電解質層１１１（例えば、ＳｉＯＣＨ）のエッチングは、第１の上部電極１１２にＲｕを用いた場合、第１の上部電極のエッチングと同条件で行うことができる。したがって、第１の上部電極１１２と一括してエッチングを行うこともできる。

また、ステップＡ４において、上述の条件にて、第２のハードマスク膜１１４、第２の上部電極１１３、第１の上部電極１１２、および固体電解質層１１１の各エッチングは、平行平板型のドライエッチャーを用いて行うことができる。

また、ステップＡ４において、上述の条件にて、第２のハードマスク膜１１４、第２の上部電極１１３、第１の上部電極１１２、および固体電解質層１１１の各エッチングを行った後、第３のハードマスク膜１１５の残り膜厚は５０ｎｍとすることができる。

次に、第３のハードマスク膜１１５、第２のハードマスク膜１１４、第２の上部電極１１３、第１の上部電極１１２、固体電解質層１１１、およびバリア絶縁膜１０７からなる積層構造上に保護絶縁膜１１６を堆積する（図１４）。保護絶縁膜１１６は、バリア絶縁膜１０７および第２のハードマスク膜と同一材料を用いることが好ましく、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。図１１（ｂ）に示した構造から図１２に示した構造を形成するまでの工程をステップＡ５とする。

ステップＡ５において、保護絶縁膜１１６は、例えばＳｉＣＮ膜を用いる場合、テトラメチルシランとアンモニアを原料ガスとし、基板温度２００℃にて、プラズマＣＶＤ法を用いて形成することができる。この保護絶縁膜１１６の形成により、第１の配線１０６上のバリア絶縁膜１０７、保護絶縁膜１１６、および第２のハードマスク膜１１４はＳｉＣＮ膜で同一材料として抵抗変化素子の周囲を一体化し保護することで、界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。

次に、保護絶縁膜１１６上に、プラズマＣＶＤ法を用いてビア層間絶縁膜１１７を堆積する（図１３）。ビア層間絶縁膜１１７は、例えば、膜厚５００ｎｍのＳｉＯ_２膜である。図１２に示した構造から図１３に示した構造を形成するまでの工程をステップＡ６とする。

次に、ＣＭＰを用いて、ビア層間絶縁膜１１７を平坦化する（図１４）。ビア層間絶縁膜１１７に対する平坦化処理をステップＡ７とする。

ここで、ビア層間絶縁膜１１７の平坦化では、ビア層間絶縁膜１１７の頂面から約３５０ｎｍを削り取り、残膜を約１５０ｎｍとすることができる。このとき、ビア層間絶縁膜１１７のＣＭＰでは、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。

次に、ビア層間絶縁膜１１７上に、層間絶縁膜１１８、およびキャップ絶縁膜１１９をこの順に堆積する（図１５）。層間絶縁膜１１８は、エッチング加工時に下部で接するビア層間絶縁膜１１７をエッチングストッパ層とするために、ビア層間絶縁膜１１７とは異なる材料が用いられ、例えば、膜厚１５０ｎｍのＳｉＯＣＨ膜である。図１４に示した構造から図１５に示した構造を形成するまでの工程をステップＡ８とする。

ステップＡ８において、層間絶縁膜１１８およびキャップ絶縁膜１１９は、プラズマＣＶＤ法を用いて堆積することができる。

次に、デュアルダマシン法のビアファースト法を用いて、図７に示した第２の配線１２２、およびプラグ１２１を形成する。

ビアファースト法では、まず、キャップ絶縁膜１１９上に、図７に示したプラグ１２１用の下穴１２４を形成するためのフォトレジスト（不図示）を形成する。その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜１１８、ビア層間絶縁膜１１７、保護絶縁膜１１６、および第３のハードマスク膜１１５を貫通した、図７に示したプラグ１２１用の下穴１２４を形成する。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図１６）。図１５に示した構造から図１６に示した構造を形成するまでの工程をステップＡ９とする。

ステップＡ９において、下穴１２４を形成するためのドライエッチングでは、エッチング条件と時間を調節することで、第２のハードマスク膜１１４上またはその内部で停止することができる。

次に、キャップ絶縁膜１１９上に、図７に示した第２の配線１２２用の配線溝１２５を形成するためのフォトレジスト（不図示）を形成する。その後、当該フォトレジストをマスクとしてドライエッチングすることにより、キャップ絶縁膜１１９および層間絶縁膜１１８に図７に示した第２配線１２２用の配線溝１２５を形成する。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図１７）。図１６に示した構造から図１７に示した構造を形成するまでの工程をステップＡ１０とする。

ステップＡ１０において、下穴１２４の底にはＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ；反射防止膜）などを埋め込んでおくことで、下穴１２４の底の突き抜けを防止することができる。

また、ステップＡ１０において、下穴１２４の底は第２のハードマスク膜１１４によって保護されているため、酸素プラズマアッシングによる酸化ダメージを受けることがない。

次に、下穴１２４の底の第２のハードマスク膜１１４をエッチングすることで、下穴１２４から第２の上部電極１１３を露出させる。その後、配線溝１２５および下穴１２４内にバリアメタル１２０（例えば、Ｔａ、膜厚５ｎｍ）を介して第２の配線１２２（例えば、Ｃｕ）およびプラグ１２１（例えば、Ｃｕ）を同時に形成する。その後、第２の配線１２２を含むキャップ絶縁膜１１９上にバリア絶縁膜１２３（例えば、ＳｉＣＮ膜）を堆積することで、図７に示した構造が形成される。図１７に示した構造から図７に示した構造を形成するまでの工程をステップＡ１１とする。

ステップＡ１１において、第２の配線１２２の形成は、下層配線形成と同様のプロセスを用いることができる。このとき、プラグ１２１の底径は、バリア絶縁膜１０７の開口部径よりも小さくしておくことが好ましい。本実施形態では、例えばプラグ１２１の底部の直径は６０ｎｍ、バリア絶縁膜１０７の開口部の直径は１００ｎｍとする。また、第１下部電極と接続する第１の配線１０６の幅は、バリア絶縁膜１０７の開口部の直径よりも大きいことが好ましい。さらに、バリアメタル１２０と第２の上部電極１１３を同一材料とすることでプラグ１２１と第２の上部電極１１３の間の接触抵抗を低減し、素子性能を向上（ＯＮ時の固体電解質スイッチ素子部１２６の抵抗を低減）させることができるようになる。

（実施例１）
本実施形態において、図７に示した第１の配線１０６に銅を用い、バリア絶縁膜１０７に第１の配線１０６表面が露出した開口部（開口直径２００ｎｍ）をドライエッチングにより形成後、ステージ２０２を−２０℃に冷却した場合と冷却を行わなかった場合で清浄化処理を行い、それぞれ固体電解質スイッチ素子を作製した。その結果、冷却を行わなかった場合は１Ｖバイアス時のＯＦＦリーク電流が最も高いもので１×１０^−７Ａ、閾値電圧ばらつき幅が±０．５Ｖであったのに対し、−２０℃に冷却して清浄化処理を行った場合、１Ｖバイアス時のＯＦＦリーク電流が最も高いもので３×１０^−８Ａ、閾値電圧ばらつき幅が±０．３Ｖとなり、本発明による素子特性の改善が見られた。これは、冷却により清浄化処理中に銅配線表面粗さが冷却を行わなかった場合の５．０ｎｍから０．７ｎｍへ低減し、局所的な電流リーク経路の形成が抑制されたためである。

（実施例２）
本発明のプラズマ照射処理を用い、ＣＭＯＳデバイス基板上の多層配線層内部にＲｅＲＡＭ素子を形成する方法である。

本発明によるプラズマ照射処理を用いて、図５に示すように第１の配線１０６表面の清浄化処理を実施した後、第１の配線１０６上にＴａＮ（５ｎｍ）／Ｒｕ（５ｎｍ）の下部電極を形成し、続いて、このＴａＮ／Ｒｕ下部電極上にＲｅＲＡＭ層としてＴｉＯ_ｘ（３ｎｍ）／ＴａＯ_ｘ（７ｎｍ）を堆積する。次に、第２の実施形態と同様にＲｕ／Ｔａ上部電極を形成する。Ｒｕ／Ｔａ上部電極形成以降のステップは第２の実施形態に従うことにより、多層配線層内部にＲｅＲＡＭ素子を形成することができる。

本発明のプラズマ照射処理において基板を−２０℃に冷却することで、ＲｅＲＡＭ素子における歩留まりが、冷却しない場合の９５．８％から９９．７％へ向上した。さらに、閾値電圧ばらつきについても、±０．６Ｖから±０．４Ｖへと改善した。以上のような効果が得られたのは、下部電極下の銅配線表面のラフネスに起因する動作不良が抑制されたためである。

また、同様の歩留まりの改善が、ＨｆＯ_ｘ、ＺｒＯ_ｘ，ＮｉＯ_ｘなどの金属酸化物層を用いたＲｅＲＡＭ素子においても確認された。

（実施例３）
本発明のプラズマ照射処理を用いて多層配線層内部にキャパシタを形成する方法である。第２の実施形態と同様の方法で形成した開口部から露出した銅配線表面に、本発明であるプラズマ照射処理を行った後、金属／絶縁体／金属キャパシタ構造を形成する。ここでは一例として、ＴｉＮ（５０ｎｍ）／ＳｉＮ（６ｎｍ）／ＴｉＮ（５０ｎｍ）構造を積層した。銅配線表面の開口直径は２００ｎｍであり、上部電極は所望のキャパシタ容量に依存して可変である。

冷却を行わずにプラズマ照射処理を行った場合、キャパシタの１Ｖバイアスにおけるリーク電流密度は４×１０^−１４Ａ／μｍ^２であったが、−２０℃に冷却しながらプラズマ照射処理を行うことで、８×１０^−１６Ａ／μｍ^２へと低減した。

（実施例４）
本発明におけるプラズマ照射処理において用いるガスをあらかじめ冷却しておき、ガス照射による基板の冷却とプラズマ照射処理とを交互に繰り返して行う方法である。基板の銅配線表面を混合ガスにより直接冷却できることが特長である。

本実施例におけるプラズマガスとして、不活性ガスであるＨｅと還元ガスであるＨ_２の混合ガスを用い、冷媒として、例えばフルオロカーボンを用いた熱交換器を通して前記混合ガスを冷却してエッチング処理室２０１（図６）に導入する。エッチング処理室内の圧力、Ｈ_２およびＨｅの供給流量をそれぞれ、８０ｍＴｏｒｒ、２００ｓｃｃｍ、２００ｓｃｃｍで一定とし、高周波電源の出力、オフ時間、オン時間およびプラズマ照射サイクルをそれぞれ１０００Ｗ、１０秒、２秒、１０サイクルとした。これにより、プラズマ照射処理中における基板温度を−１０℃程度に維持することができる。

このプラズマ照射処理を行った銅配線表面へ、第２の実施形態と同様の製造方法により固体電解質スイッチ素子を作製した。冷却混合ガス照射により銅配線表面を直接冷却することで、固体電解質スイッチ素子の１Ｖバイアス時のＯＦＦリーク電流が、冷却ガスを用いない場合の１×１０^−７Ａから７×１０^−９Ａへ低減し、閾値電圧ばらつき幅についても±０．５Ｖから±０．３５Ｖへ改善した。これらの結果からも、基板を冷却することにより銅配線表面のプラズマ照射による清浄化処理により凹凸発生が抑制されることで動作特性が向上していることが分かる。

（実施例５）
本発明のプラズマ照射処理を用いて、ＣＭＯＳデバイス基板上の多層配線層内部に３端子型固体電解質スイッチ素子を形成する方法である。

図１８に示すように、３端子型固体電解質スイッチ素子においては、バリア絶縁膜１０７に形成した１つの開口部から、層間絶縁膜３０３およびキャップ絶縁膜３０４を挟んで互いに離間した第１の配線３０６ａおよび第１の配線３０６ｂの各表面が露出した構造を有している。第１の配線３０６ａおよび第１の配線３０６ｂは銅であり、層間絶縁膜３０３はＳｉＯＣＨであり、キャップ絶縁膜３０４はＳｉＯ_２であり、バリア絶縁膜はＳｉＣＮ、固体電解質膜はＳｉＯＣＨである。ドライエッチングによる開口部の形成において、第１の配線３０６ａおよび第１の配線３０６ｂに挟まれたキャップ絶縁膜３０４は、表面がドライエッチングされることにより膜減りが生じている。開口部を形成後、本発明のプラズマ照射処理を用いて、露出した第１の配線３０６ａおよび第１の配線３０６ｂの表面の清浄化処理を実施し、続いて、この１の配線３０６ａおよび第１の配線３０６ｂの表面を含む開口部上に固体電解質層３１１を堆積する。固体電解質層３１１堆積以降のステップは第２の実施形態に従うことにより、多層配線層内部にすることができる。

上記の３端子型積固体電解質スイッチ素子を形成においても、本発明の還元プラズマ照射処理を行うことで、ＡＦＭ観察により見積もった銅配線表面粗さが冷却を行わなかった場合の５．７ｎｍから１．０ｎｍへ低減した。この凹凸抑制によって、３端子型積固体電解質スイッチ素子の閾値電圧ばらつき幅が±０．６Ｖから±０．３Ｖへ改善することが確認された。

以上では、好適な実施形態に関連付けして本発明を説明したが、これら実施形態および実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。

例えば本発明者によってなされた発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に固体電解質スイッチ素子を形成する例について説明したが、本発明はそれに限定されるものではなく、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（Ferro-Electric Random Access Memory；登録商標）、ＭＲＡＭ（Magnetic Random Access Memory）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳなどの接合にも適用することができる。また、本発明では並行平板型のプラズマ発生装置について詳しく説明したが、プラズマ源は本発明を限定するものではなく、例えばリモートプラズマを用いてもよい。

本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲および精神に該当するものであることは明白である。

本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 第１電極
２ 第２電極
３ 抵抗変化層
５ 固体電解質
６ 金属原子
１０１、３０１ 半導体基板
１０２、３０２ 層間絶縁膜
１０３、３０３ 層間絶縁膜
１０４、３０４ キャップ絶縁膜
１０５、３０５ バリアメタル
１０６、３０６ａ、３０６ｂ 第１の配線
１０７、３０７ バリア絶縁膜
１０８ 第１のハードマスク膜
１０９ 自然酸化膜
１１０ エッチング副生成物
１１１、３１１ 固体電解質層
１１２、３１２ 第１の上部電極
１１３、３１３ 第２の上部電極
１１４、３１４ 第２のハードマスク膜
１１５、３１５ 第３のハードマスク膜
１１６、３１６ 保護絶縁膜
１１７、３１７ ビア層間絶縁膜
１１８、３１８ 層間絶縁膜
１１９、３１９ キャップ絶縁膜
１２０、３２０ バリアメタル
１２１、３２１ プラグ
１２２、３２２ 第２の配線
１２３、３２３ バリア絶縁膜
１２４ 下穴
１２５ 配線溝
１２６ 固体電解質スイッチ素子部
２０１ エッチング処理室
２０２ ステージ
２０３ 半導体基板
２０４ 冷却機構
２０５ 対向電極
２０６ 高周波電源
２０７ ガス供給口
２０８ ガス排気口
２０９ プラズマ

Claims (8)

1. 半導体基板の、露出させた銅配線の表面の清浄化方法であって、
   該露出させた銅配線上に何もコーティングすることなく、前記半導体基板を０℃以下に冷却しながら、該露出させた銅配線の表面の酸化膜及び／又は有機物を除去する清浄化工程を含む、銅配線表面の清浄化方法。
2. 前記銅配線を冷却する工程は、冷却機能ないし冷却機構を備えたステージに該半導体基板を設置して行うか、及び冷却したガスを前記半導体基板表面に照射する工程のうちの少なくとも一方であることを特徴とする、請求項１記載の清浄化方法。
3. 前記清浄化工程は、不活性プラズマ及び／又は還元プラズマを用いるエッチング処理であることを特徴とする、請求項１又は２記載の清浄化方法。
4. 前記還元プラズマは、少なくともＨ_２又はＮＨ_３を含み、前記不活性プラズマは、Ｈｅ、Ａｒ、Ｎ_２のうちの少なくともいずれか１つを含むことを特徴とする、請求項３記載の清浄化方法。
5. 先に前記半導体基板の前記銅配線の上部にある絶縁膜に開口部を形成して該銅配線を露出させる工程をさらに含み、
   該銅配線を露出させる工程に続き、大気暴露することなく銅配線の表面の清浄化工程を行うことを特徴とする、請求項１乃至４のいずれか一に記載の清浄化方法。
6. 請求項１乃至５のいずれか一に記載の方法で清浄化した銅配線上に機能素子を製造することを特徴とする、半導体基板の銅配線上に形成する機能素子の製造方法。
7. 前記銅配線の表面の清浄化工程に続き、大気暴露することなく清浄化した銅配線上に前記機能素子を製造することを特徴とする、請求項６記載の機能素子の製造方法。
8. プラズマ処理対象を載置する載置部を、０℃以下に冷却することが可能な冷却機能ないし冷却機構を備えることを特徴とする、請求項３乃至５のいずれか一に記載の清浄化方法に用いるためのプラズマエッチング処理装置。

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