KR20020002974A - 상부전극과 층간절연막 사이의 접착력을 향상시킬 수 있는반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 상부전극과 층간절연막의 접착력을 향상시켜 막들림을 효과적으로 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 상부전극 패턴 형성을 위한 하드 마스크 하부에 접착층을 형성하고, 상부전극 패턴 형성 후 하드 마스크를 제거하여 상부전극 상에 상기 접착층을 노출시킨 다음, 전체 구조 상에 층간절연막을 형성하고, 상기 층간절연막과 상기 접착층을 식각하여 상부전극을 노출시키는 콘택홀을 형성함으로써 콘택홀 형성 후 실시되는 습식세정 공정에서 층간절연막과 상부전극간의 접착력이 약해지는 것을 방지하는데 그 특징이 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 상부전극과 층간절연막 사이의 접착력을 향상시킬 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
FeRAM 소자의 축전 물질로는 SrBi2Ta2O9또는 Pb(ZrTix)O3등과 같은 강유전체 물질이 이용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
FeRAM 소자의 강유전체 캐패시터 형성 과정은 고온 열처리 공정을 수반하기 때문에 캐패시터의 상하부 전극은 내산화성이 우수한 Pt, Ir, Ru, 이들의 산화물 또는 혼합물로 형성된다. 그러나, 이러한 물질은 하부 절연체로 널리 쓰이는 실리콘 산화막과의 접착 특성이 나쁘기 때문에 후속 열처리 공정에서 막이 들리는 현상이 발생한다. 이러한 막 들림(lifting)을 방지하기 위하여 하부전극과 층간절연막사이에 TiO2, Al2O3, Ta2O5등의 금속산화물로 접착층(glue layer)을 형성한다. 한편, 상부전극과 그를 덮는 층간절연막 사이에는 접착층을 형성하지 않기 때문에 상부전극을 노출시키는 콘택홀 형성 후 실시되는 세정 공정에서 상부전극과 층간절연막의 계면으로 세정 용액이 스며들어 후속 열처리 공정에서 막들림이 발생하는 문제점 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 상부전극과 층간절연막의 접착력을 향상시켜 막들림을 효과적으로 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법을 제공하는데 목적이 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 FeRAM 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
13: 하부전극막 14: 강유전체막
15: 상부전극막 16: 상부접착층
17: 하드마스크층
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 상부에 적층된 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터; 상기 상부전극 상에 형성된 접착층; 상기 캐패시터를 덮으며 그 일부가 상기 접착층과 맞닿은 층간절연막; 상기 층간절연막 내에 형성되어 그 저면에 상기 상부전극을 노출시키고 그 측벽에 상기 층간절연막 및 상기 접착층을 노출시키는 콘택홀; 상기 콘택홀을 통하여 상기 캐패시터와 연결되는 배선을 포함하는 반도체 메모리 소자를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상부에 적층된 하부전극막, 유전막 및 상부전극막을 적층하는 제1 단계; 상기 상부전극막 상에 접착층 및 하드마스크층을 형성하는 제2 단계; 상기 하드마스크층을 식각마스크로 이용하여 상기 접착층 및 상기 상부전극막을 식각하는 제3 단계; 상기 하드마스크층을 제거하여 상기 접착층을 노출시키는 제4 단계; 상기 강유전체막 및 상기 유전막을 패터닝하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 층간절연막을 형성하여, 상기 층간절연막의 일부를 상기 접착층과 접촉시키는 제6 단계; 및 상기 층간절연막 및 상기 접착층을 선택적으로 식각하여 그 저면에 상기 상부전극을 노출시키고 그 측벽에 상기 층간절연막 및 상기 접착층을 노출시키는 콘택홀을 형성하는 제7 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
본 발명은 상부전극 패턴 형성을 위한 하드 마스크(hard mask) 하부에 접착층을 형성하고, 상부전극 패턴 형성 후 하드 마스크를 제거하여 상부전극 상에 상기 접착층을 노출시킨 다음, 전체 구조 상에 층간절연막을 형성하고, 상기 층간절연막과 상기 접착층을 식각하여 그 측벽에 상기 접착층 및 층간절연막을 노출시키고 그 저면에 상부전극을 노출시키는 콘택홀을 형성함으로써 콘택홀 형성 후 실시되는 습식세정 공정에서 층간절연막과 상부전극간의 접착력이 약해지는 것을 방지하는데 그 특징이 있다. 이와 같이 상부전극과 층간절연막 사이의 접착층은 세정공정에서 세정액이 스며드는 것을 방지하여 막의 들림을 효과적으로 방지하기 때문에 세정 공정시 보다 세정 능력이 우수한 식각제를 사용할 수 있다.
이하, 첨부된 도면 도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 FeRAM 소자 제조 방법을 설명한다.
먼저 도 1에 도시한 바와 같이 트랜지스터 등을 비롯한 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(10)을 덮는 층간절연막(11) 상에 하부 접착층(12), 하부전극막(13), 강유전체막(14), 상부전극막(15), 상부접착층(16) 및 하드마스크층(17)을 형성한다. 상기 상부접착층(16)은 Ti, Ta, Zr, Hf 등과 같이 강유전체막 특성 회복을 위한 열처리 과정에서 산화되어 접착층으로 변화될 수 있는 물질로 형성한다. 상기 상부접착층(16)을 TiO2, Ta2O5, ZrO2또는 HfO2등과 같은 산화막으로 형성할 수도 있다. 상부접착층(16)은 물리기상증착법(physical vapor deposition), 화학기상증착법(chemical vapor deposition), 원자층 증착법(atomic layer deposition), 전기도금법(electrochemical deposition) 또는 스핀-온(spin-on) 방법으로 형성하며, 그 두께는 50 Å 내지 500 Å이 되도록 한다. 한편, 상기 상부전극막(15)은 Pt, Ir, Ru 또는 이들의 산화막이나 혼합막으로 형성하고, 상기 하드마스크층(17)은 TiN, TaN 또는 WN 등으로 형성한다.
다음으로 도 2에 보이는 바와 같이, 상기 하드마스크층(17)을 패터닝하여 하드마스크 패턴(도시하지 않음)을 형성하고, 상기 하드마스크 패턴을 식각마스크로 이용하여 상기 상부전극막(15)을 식각해서 상부전극막(15) 패턴을 형성한 다음, 하드마스크 패턴을 제거하여, 상부접착층(16)을 노출시키고, 강유전체막(14) 및 하부전극막(13)을 패터닝한다.
이어서 도 3에 도시한 바와 같이, 열화된 강유전체 특성 회복을 위한 열처리를 실시하면서 Ti, Ta, Zr, Hf 등으로 이루어진 상부접착층(16)을 산화시켜 상부접착용 산화층(16A)을 형성한다. 전술한 바와 같이 상부접착층(16)을 TiO2, Ta2O5, ZrO2또는 HfO2등과 같은 산화막으로 형성한 경우에는 산화반응이 크게 일어나지 않는다. 상기 열처리는 O2, N2O, N2, Ar, O3, He, Ne 또는 Kr 중 적어도 어느 하나를 포함하는 산소분위기에서 300 ℃ 내지 1000 ℃ 온도 조건으로 실시한다. 한편, 상기와 같이 회복 열처리 공정에 의해 Ti, Ta, Zr, Hf 등의 금속으로 상부접착층(16)을 산화시켜 상부접착용 산화층(16A)을 형성할 경우에는 상기 금속들이 쉽게 산화되도록 회복 열처리 공정 전 또는 후에 플라즈마 처리, 오존 처리 또는 급속열처리(rapid thermal process) 공정을 추가로 실시하기도 한다.
다음으로 도 4에 보이는 바와 같이, 전체 구조 상에 층간절연막(18)을 형성하고, 상기 층간절연막(18) 및 산화된 상부 접착층(16A)을 선택적으로 식각하여 그 저면에 상기 상부전극막(15)을 노출시키고, 그 측벽에 상기 층간절연막(18) 및 산화된 상부접착층(16A)을 노출시키는 콘택홀을 형성한다.
이후, 상기 콘택홀을 통하여 상기 캐패시터와 연결되는 금속배선을 형성하는 공정 등과 같은 일반적인 FeRAM 제조 공정을 진행한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 상부전극과 층간절연막 사이에 접착층을 형성함으로써 습식공정에서 상부전극과 층간절연막의 계면으로 세정액이 스며드는 것을 효과적으로 방지할 수 있다. 그에 따라 막의 들림(lifting)을 효과적으로 억제할 수 있으며 보다 세정력이 강한 세정액을 사용할 수 있다. 이로써 콘택 저항의 감소를 기대할 수 있다.
Claims (10)
- 반도체 메모리 소자에 있어서,반도체 기판 상부에 적층된 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터;상기 상부전극 상에 형성된 접착층;상기 캐패시터를 덮으며 그 일부가 상기 접착층과 맞닿은 층간절연막;상기 층간절연막 내에 형성되어 그 저면에 상기 상부전극을 노출시키고 그 측벽에 상기 층간절연막 및 상기 접착층을 노출시키는 콘택홀;상기 콘택홀을 통하여 상기 캐패시터와 연결되는 배선을 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 접착층은,Ti, Ta, Zr, Hf, TiO2, Ta2O5, ZrO2또는 HfO2으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 유전막은 강유전체막인 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 메모리 소자 제조 방법에 있어서,반도체 기판 상부에 적층된 하부전극막, 유전막 및 상부전극막을 적층하는 제1 단계;상기 상부전극막 상에 접착층 및 하드마스크층을 형성하는 제2 단계;상기 하드마스크층을 식각마스크로 이용하여 상기 접착층 및 상기 상부전극막을 식각하는 제3 단계;상기 하드마스크층을 제거하여 상기 접착층을 노출시키는 제4 단계;상기 유전막 및 상기 하부전극막을 패터닝하는 제5 단계;상기 제5 단계가 완료된 전체 구조 상에 층간절연막을 형성하여, 상기 층간절연막의 일부를 상기 접착층과 접촉시키는 제6 단계; 및상기 층간절연막 및 상기 접착층을 선택적으로 식각하여 그 저면에 상기 상부전극을 노출시키고 그 측벽에 상기 층간절연막 및 상기 접착층을 노출시키는 콘택홀을 형성하는 제7 단계를 포함하는 반도체 메모리 소자 제조 방법.
- 상기 제 4 항에 있어서,상기 유전막을 강유전체막으로 형성하고,상기 제5 단계 후,상기 강유전체막 특성 회복을 위해 산소분위기에서 열처리하는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 접착층을,TiO2, Ta2O5, ZrO2또는 HfO2으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 접착층을,Ti, Ta, Zr 또는 Hf으로 형성하고,상기 제8 단계에서,상기 유전막의 특성 회복을 위해 산소분위기에서 열처리를 실시하면서 상기 접착층을 산화시키는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제 7 항에 있어서,상기 제5 단계 후,플라즈마 처리, 오존 처리 또는 급속열처리를 실시하는 제9 단계를 더 포함하고,상기 제9 단계 후 상기 제8 단계를 실시하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제 7 항에 있어서,상기 제8 단계 후,플라즈마 처리, 오존 처리 또는 급속열처리를 실시하는 제10 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제7 단계 후,습식세정 공정을 실시하는 제11 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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