KR20020073450A - 용량 소자의 형성 방법 - Google Patents

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닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명은 용량 소자의 형성 방법을 제공한다. 유전체층상에 배리어층을 형성한 후, 그 배리어층상에 하부 전극층, 강유전체층, 및 상부 전극층의 순서로 형성한다. 그후에, 상부 전극층상에 소망의 용량 소자의 패턴을 가지는 에칭 마스크를 형성한다. 에칭 마스크를 이용하여, 건식 에칭에 의해 상부 전극층, 강유전체층, 하부 전극층, 및 배리어층을 선택적으로 제거한다. 배리어층을 선택적으로 제거하는 단계에서 구성 요소들 중 하나로서 불소 (F) 를 함유하는 에칭 가스를 사용한다. 동일한 단계에서, 에칭 동작에 의해 마스크층을 에치백하여, 그 마스크층을 소멸시킨다. 용량소자의 상부 전극을 노출하는 컨택홀의 종횡비를 나머지 마스크층의 두께에 의해 감소시킬 수 있다. 따라서, 작은 단차 피복성 또는 작은 홀매입 특성을 가지는 공정 (예를 들어, DC 스퍼터링 공정) 을 이용함으로써 소망의 용량소자를 형성할 수 있다. 이는 용량 소자의 유전체로서 강유전체 재료를 사용하여 미세한 용량 소자를 구현할 수 있다는 것을 의미한다.

Description

용량 소자의 형성 방법{METHOD OF FORMING CAPACITOR ELEMENT}
본 발명은 유전체로서 얇은 강유전체층을 가지는 용량 소자의 형성 방법에관한 것이다. 특히, 본 발명을 소위 FeRAM (Ferroelectric Random-Access Memory) 또는 FRAM 의 메모리 셀들로 사용되는 용량 소자의 형성에 적용하는 것이 바람직하다. 그러나, 상기 용량 소자가 강유전체층을 포함하는 경우에, 본 발명을 임의의 다른 용량 소자들에 적용할 수도 있다.
최근에, 반도체를 사용하여 통상의 DRAM (Dynamic Random-Access Memory) 과 거의 동일한 기능을 제공하는 FeRAM 또는 FRAM 이 새로운 정보 기억 장치들 중 하나로 관심을 끌어오고 있다. 이는 FeRAM 들이 큰 집적도, 고속 액세스, 및 비휘발성 정보 기억이 가능하기 때문이다.
FeRAM 의 기본 구조는 통상의 DRAM 과 동일하다. 특히, 정보는 매트릭스 어레이에 배치되는 메모리셀들로 전기적으로 기입되고, 그 메모리셀들로부터 전기적으로 판독된다. 메모리셀들 각각은 MOSFET (metal-Oxide-Semiconductor Field-Effect Transistor) 와 용량 소자를 포함한다. 상기 용량 소자의 2 개의 전극들중 하나의 전극을 상기 MOSFET들 중 해당 MOSFET의 한 쌍의 소스/드레인 영역들중 하나의 영역에 전기적으로 접속한다. 동일한 MOSFET 에 대한 상기 용량 소자의 다른 전극을 모든 셀들에 대하여 공통적으로 사용한다. 2 진 부호화 정보 (즉, 0 또는 1) 를 각각의 소자의 한 쌍의 전극들 사이에 삽입되는 강유전체층의 정ㆍ부 잔여 분극을 이용하여 저장한다.
강유전체층의 강유전체 재료로서, 일반적으로 Pb(Zr1-x, Tix)O3(즉, PZT) 등을 사용한다. 상기 전극들의 도전성 재료로서, 일반적으로 백금 (Pt), 이리듐(Ir), 및 루테늄 (Ru) 과 같은 귀금속을 사용한다.
한편, 4 Gb (gigabit) 이상의 집적도를 가진 종래의 DRAM들 중 몇몇은 메모리셀들의 용량 소자내에 강유전체 층들을 포함한다. 이러한 형태의 DRAM 에 있어서, 강유전체 재료로서 일반적으로 (BaxSr1-x)TiO3등을 사용하고, 상기 전극 재료로서 Pt, Ir, 및 Ru 와 같은 귀금속을 사용한다.
다음으로, 상술된 구조를 가지는 종래 기술의 용량 소자 형성 방법을 아래에 상세히 설명한다.
일반적으로, 이러한 형태의 용량 소자는 하부 전극, 강유전체, 및 상부 전극의 순서로 적층되는 3 층 구조를 포함한다. MOSFET들과 함께 반도체 기판상에 상기 용량 소자들을 형성한다. 이 경우에, 소망의 패턴을 가지도록 하부 전극, 강유전체, 및 상부 전극을 선택적으로 제거하기 위하여, 통상적으로 특정 마스크를 사용한 건식 에칭 방법을 이용한다.
미세한 또는 소형의 용량 소자들을 형성하기 위하여, 하부 전극, 강유전체, 및 상부 전극으로 적층된 층들을 단일 공통 마스크를 사용하여 건식 에칭 공정들에 의해 선택적으로 제거한다. 이러한 목적에 사용되는 마스크는 2 가지 형태로 나눠지며, 통상의 "레지스트 마스크" 는 패턴화된 포토레지스트막으로 형성되며, "하드 마스크 (hard mask)" 는 SiO2층과 같은 패턴화된 하드층으로 형성된다.
상부 및 하부 전극들에 대하여 Ru 를 사용하는 경우에, 1996 년에 공개된 일본 특개평 제 8-78396 호에 개시된 바와 같이, 상기 전극들상에 미세한 패턴들을형성하기 위하여, 에칭 가스로서 산소 가스 (O2) 와 염소 가스 (Cl2) 의 혼합 가스를 사용하는 것이 효과적이다. 그러나, 이 방법에서는, Ru 층과 레지스트 마스크 사이에 소망의 에칭율 (즉, 에칭 선택비) 을 실현시킬 수 없고, 즉 레지스트 마스크가 건식 에칭 공정동안에 소실된다. 따라서, 불가피하게 "레지스트 마스크" 대신에 "하드 마스크"를 이용한다. 특히, 패턴화된 SiO2층을 "하드 마스크"로서 사용하는 것이 효과적이다.
다음으로, 일본 특개평 제 8-78396 호에 개시된 공지의 기술을 이용하여 용량 소자를 형성하는 종래기술의 방법을 도 1a 내지 도 1j를 참조하여 아래에 설명한다. 이 방법에서, 각각의 메모리 셀의 용량 소자의 상부 및 하부 전극을 Ru 로 형성하지만, 그것의 강유전체를 PZT 로 형성한다. 패턴화된 SiO2층을 하드 마스크로서 사용한다.
처음에, 도 1a 에 나타낸 구조를 형성한다. 이 구조에 있어서, 도 1a 에 나타낸 바와 같이, 실리콘 (Si) 기판 (101) 을 제공한다. 상기 기판 (101) 은 그 표면 영역에 형성된 메모리 셀의 MOSFET (도시되지 않음) 의 소스/드레인 영역 (102) 을 갖는다. 그 소스/드레인 영역 (102) 을 커버하도록 기판 (101) 상에 두꺼운 층간 유전체층 (104) 을 형성한다. 상기 유전체층 (104) 을 수직으로 관통하도록 텅스텐 (W) 으로 형성된 컨택 플러그 (103) 를 형성한다. 상기 플러그 (103) 의 하단을 상기 소스/드레인 영역 (102) 에 접촉시킨다. 소망의 용량 소자를 상기 유전체층 (104) 상에 형성한다.
상기 층간 유전체층 (104) 상에, Ti (titanium) 층 (105), TiN (titanium nitride) 층 (106), Ru 층 (107), PZT 층 (108), 및 Ru 층 (109) 의 순서로 적층되게 형성한다. 상기 구조의 최하위 레벨에 있는 Ti 층 (105) 을 상기 플러그 (103) 의 상단에 접촉시킨다.
Ru 층 (107), PZT 층 (108), 및 Ru 층 (109) 은 각각 용량 소자의 하부 전극, 강유전체, 및 용량 소자의 상부 전극으로 기능한다. TiN 층 (106) 과 Ti 층 (105) 은 Ru 층 (107) 과 층간 유전체층 (104) 사이의 밀착성을 향상시키는 기능과 PZT 층 (108) 으로부터 산소 (O) 및 납 (Pb) 원자가 상기 층간 유전체층 (104)(즉, 0 및 Pb 원자에 대하여 확산 배리어로서 기능한다) 으로 확산하는 것을 방지하는 기능을 가진다.
다음으로, 도 1b 에 나타낸 바와 같이, 최상위 레벨의 Ru 층 (109) 상에 SiO2층 (110)(하드 마스크로서 사용됨) 을 형성하고, 소망의 형상의 용량 소자를 가지도록 패턴화한다. 이 단계에서, 이후에 수행될 건식 에칭 공정을 충분히 견디도록 SiO2층 (110) 의 두께를 설정한다. 즉, 건식 에칭 공정들의 종료시에 상기 SiO2층 (110) 이 충분한 두께 값으로 남겨지도록, 상기 층 (110) 의 두께를 설정해야 한다. 예를 들어, Ru 층 (109) 의 두께가 100 nm 이고, PZT 층 (108) 의 두께가 200 nm 이고, Ru 층 (107) 의 두께가 100 nm 이고, TiN 층 (106) 의 두께가 50 nm 이고, 그리고 Ti 층 (105) 의 두께가 20 nm 인 경우에, SiO2층 (110) 은 대략 500 nm 의 두께를 가져야 한다.
다음으로, 도 1c 에 나타낸 바와 같이, 패턴화된 SiO2층 (110) 을 마스크로 이용하여, 용량 소자의 상부 전극의 Ru 층 (109) 을 건식 에칭 공정에 의해 선택적으로 제거한다. 이 공정에서, 상술된 특개평 제 8-78396 호에서와 같이 O2및 Cl2의 혼합 가스를 에칭 가스로서 사용한다.
마스크로서 동일하게 패턴화된 SiO2층 (110) 을 이용하여, 도 1d 에 나타낸 바와 같이, 용량 소자의 유전체용 PZT 층 (108) 을 건식 에칭 공정에 의해 선택적으로 제거한다. 이 공정에서, 예를 들어 CF4및 O2의 혼합 가스를 에칭 가스로서 사용하는 것이 바람직한데, 이는 PZT 층 (108) 과 SiO2층 (110) 사이에 비교적 큰 에칭율 또는 에칭 선택비를 제공할 수 있기 때문이다.
마스크로서 동일하게 패턴화된 SiO2층 (110) 을 이용하여, 도 1e 에 나타낸 바와 같이, 용량 소자의 하부 전극의 Ru 층 (107) 을 건식 에칭 공정에 의해 선택적으로 제거한다. 이 공정에서, 용량 소자의 상부 전극의 Ru 층 (109) 을 에칭하는 공정에서와 같이, O2및 Cl2의 혼합 가스를 에칭 가스로서 사용하는 것이 바람직하다.
마스크로서 동일하게 패턴화된 SiO2층 (110) 을 이용하여, 도 1f 에 나타낸 바와 같이, TiN 층 (106) 및 Ti 층 (105) 을 건식 에칭 공정에 의해 선택적으로 그리고 연속적으로 제거한다. 이 공정에 있어서, Cl2가스 또는 Cl2및 BCl3의 혼합 가스를 에칭 가스로서 사용하는 것이 바람직하다.
이하, 상기 층들 (109, 108, 107, 106, 및 105) 에 대한 상술된 건식 에칭 공정들의 에칭 가스 및 에칭율 (즉, 에칭 선택비) 을 표 1 에 나타낸다.
도 1g 에 나타낸 바와 같이, 상술된 건식 에칭 공정들을 통하여, SiO2로 형성된 층간 유전체층 (104) 상에, 패턴화된 Ru 층 (109), 패턴화된 PZT 층 (108), 패턴화된 Ru 층 (107), 패턴화된 TiN 층 (106), 및 패턴화된 Ti 층 (105) 의 적층 구조 (120) 를 형성한다. 상기 구조 (120) 내의 Ru 층 (109), PZT 층 (108), 및 Ru 층 (107) 은 메모리 셀에 대한 소망의 용량 소자를 구성한다. 이 단계에서, 하드 마스크로서 기능하는 패턴화된 SiO2층 (110) 을 최상위 레벨의 Ru 층 (109) 상에 남긴다.
도 1g 의 상태에 있어서, SiO2층 (110) 의 대략 500 nm 의 초기 두께를 상기 층 (110) 의 중심부에서 대략 200 nm 로 감소시켰다. 도 1g 에 나타낸 바와 같이, 주변 영역에서 상기 층 (110) 의 두께를 감소시켰다 [즉, 테이퍼화됨(tapered)].
SiO2층 (110) 의 초기 두께가 대략 500 nm 보다 작은 경우에, 건식 에칭 공정들의 종료시에 상기 층 (110) 의 두께를 상기 층 (110) 의 중심부에서 대략 200 nm 보다 작게 감소시킨다. 동시에, 상기 층 (110) 을 그 주변 영역에서 제거하여, 상기 층 (110) 으로부터 아래에 있는 Ru 층 (109) 을 노출시킨다. 이 상태에서, 아래에 있는 Ru 층 (109) 을 에칭율이 작은 Cl2계 에칭 가스로 에칭할 수도 있다. 따라서, Ru 층 (109) 을 상기 층 (110) 과 같이 테이퍼화된 형상으로 하는데, 이는 상기 층 (109) 이 소망된 형상을 가질 수 없다는 것을 의미한다. 그 결과, SiO2층 (110) 의 초기 두께를 대략 500 nm 보다 작은 값으로 설정하는 것은 바람직하지 않다.
다음으로, 도 1h 에 나타낸 바와 같이, SiO2층 (111)(이는 용량 소자의 커버층으로 기능함) 을 상기 기판 (101) 의 전체 표면을 커버하도록 형성하는 반면 SiO2층 (110) 은 제거하지 않는다. 상기 SiO2층 (111) 의 두께는 대략 500 nm 이다.
SiO2층 (111)(즉, 커버층) 및 SiO2층 (110)(즉, 마스크) 을 건식 에칭 공정에 의해 선택적으로 제거하여, 도 1i 에 나타낸 바와 같이, 상기 층들 (111, 110)을 수직으로 관통하는 컨택홀 (112) 를 형성한다. 상기 홀 (112) 은 상부 전극용 Ru 층 (109) 을 노출시킨다.
최종적으로, 도 1j 에 나타낸 바와 같이, 상기 홀 (112) 에 의해 Ru 층 (109) 을 접촉시키기 위하여 SiO2층 (111) 상에 배선용 알루미늄 (Al) 층 (113) 을 형성한다.
컨택홀 (112) 의 크기 (또는 직경) 는 용량 소자의 크기에 따라 변화한다. 예를 들어, 상기 용량 소자를 고집적도의 FeRAM 으로 설계하면, 상기 소자의 크기 (이는 용량 소자의 상부 전극의 크기와 동일함) 를 1 ㎛ 이하로 해야 한다. 이 경우에, 콘택 홀 (112) 의 크기 (또는 직경) 를 0.4 ㎛ 이하로 해야 한다.
도 1a 내지 도 1j 에 나타낸 용량 소자를 형성하는 상술된 종래 기술 방법은 다음의 문제점을 가진다.
상술된 종래기술의 방법에 있어서, 패턴화된 SiO2층 (110) 을 건식 에칭 공정용 하드 마스크로서 사용한다. 이는 주로 용량소자의 상부 및 하부 전극들이 Ru 층들 (109, 107) 에 의해 각각 형성되기 때문에, 에칭 가스로서 Cl2및 O2가스의 혼합 가스를 사용해야 한다. 만일 Cl2및 O2가스의 혼합 가스를 에칭에 사용하는 경우에, 임의의 레지스트 마스크를 사용할 수 없다.
한편, 용량 소자 또는 적층 구조 (120) 를 형성한 후, 커버층으로서 상기 구조 (120) 를 커버하도록 SiO2층 (111) 을 부가적으로 형성한다. 따라서, 상부 전극층 (109) 상의 SiO2층들 (110, 111) 의 전체 두께는 대략 700 nm 이다.
상술된 바와 같이, 예를 들어, 상기 용량 소자 (120) 또는 상기 적층 구조의 크기가 1 ㎛ 이하인 경우에, 컨택홀 (112) 의 크기 (또는 직경) 를 0.4 ㎛ 이하로 해야 한다. 따라서, 상기 홀 (112) 은 대략 1.75 와 같이 높은 종횡비 (aspect ratio) 를 가진다.
DRAM 과 같은 통상의 LSI 회로 (Large-Scale Integrated circuit) 의 제조 공정들에 있어서, 예를 들어 CVD (Chemical Vapor Deposition) 법에 의해 형성된 텅스텐 (W) 층 (즉, CVD-W 층) 을 큰 종횡비를 가진 컨택홀을 커버하도록 Al 배선을 형성하는데 사용한다. 이 경우에, 컨택홀을 매입하도록 상기 W 층을 형성할 수 있으므로, 상기 용량 소자의 상부 전극은 상기 홀내의 W 층의 일부에 의해 Al 배선에 전기적으로 접속된다. 또한, 대략 1.75 의 종횡비를 가진 상기 홀 (112) 을 CVD-W 층을 사용하여 용이하게 처리할 수도 있다. W 층을 형성하는 CVD 공정에서, WF6및 H2의 혼합가스 등을 반응 가스로서 사용한다.
그러나, FeRAM 용으로 설계된 용량 소자에 있어서, CVD-W 층을 사용하는 것은 불가능하다. 이는 CVD 공정에 사용되는 H2가스가 PZT 와 같은 강유전체 재료를 환원시켜 그 강유전체 특성들을 열화시킨다. 상기 강유전체 재료의 강유전체 특성들의 열화에 의해, 상기 강유전체 재료의 잔여분극 및/또는 유전체저항이 감소하여, 그 결과 소망의 메모리셀 동작이 불가능하게 된다.
본질적으로, CVD 공정은 반응 가스의 구성 요소들중 하나로서 이를 환원시킴으로써 금속을 증착하는 공정이다. 따라서, 불가피하게도 상기 CVD 공정에서 상기 강유전체 재료를 동시에 환원시켜야 한다.
따라서, 용량 소자상에 배선 또는 배선층을 형성하기 위하여, 환원 반응이 발생하지 않는 공정, 예를 들어 DC 스퍼터링 공정을 사용한다. 그러나, DC 스퍼터링 공정은 W 층을 형성하는 CVD 공정 보다 매우 낮은 단차 피복성 또는 홀매입 특성을 가지므로, 높은 종횡비를 가진 컨택홀에 적용할 수 없다. 즉, 용량 소자의 크기가 크거나 동시에 컨택 홀의 크기가 큰 경우에, DC 스퍼터링 공정을 적용할 수 있다. 한편, 용량 소자의 크기가 1 ㎛ 이하와 같이 작거나 동시에 컨택홀의 종횡비가 1.5 이상인 경우에는 상기 DC 스퍼터링 공정을 적용할 수 없다.
요약하면, 상술된 종래기술의 방법을 미세한 또는 소형의 용량 소자들의 형성에 적용할 수 없다.
본 발명은 상술된 종래기술의 용량 소자 형성 방법의 상술된 문제점을 해결하기 위하여 고안되었다.
따라서, 본 발명의 목적은 용량소자의 유전체로서 강유전체 재료를 사용하여 미세한 용량 소자를 구현하는 용량 소자 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 용량 소자의 상부 전극을 노출하는 컨택홀의 종횡비를 감소시키는 용량 소자의 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 작은 단차 피복성 또는 작은 홀매입 특성을 가지는 공정 (예를 들어, DC 스퍼터링 공정) 을 이용하여 용량 소자를 형성할 수 있는용량 소자 형성 방법을 제공한다.
당업자라면, 명확하게 언급되지 않은 그 밖의 것들과 함께 상기 목적들을 다음의 상세한 설명으로부터 이해할 수 있을 것이다.
도 1a 내지 도 1j 는 각각 종래기술의 용량 소자 형성 방법을 나타내는 개략적인 부분 단면도.
도 2a 내지 도 2j 는 각각 본 발명의 실시형태에 따른 용량 소자 형성 방법을 나타내는 개략적인 부분 단면도.
※도면의 주요부분에 대한 부호의 설명
1 : Si 기판 2 : 소스/드레인 영역
3 : 컨택 플러그 4 : 층간 유전체층
5 : Ti 층 6 : TiN 층
7 : Ru 층 8 : PZT 층
9 : Ru 층 10 : SiO2층
11 : SiO2층 12 : 컨택홀
이하, 본 발명을 용이하게 수행하기 위하여, 첨부된 도면들을 참조하여 설명한다.
본 발명에 따른 용량 소자를 형성하는 방법은,
(a) 유전체층상에 배리어층을 형성하는 단계;
(b) 상기 배리어층상에 하부 전극층, 강유전체층, 및 상부 전극층의 순서로 형성하는 단계;
(c) 상기 상부 전극층상에 소망의 용량 소자의 패턴을 가지는 에칭 마스크를 형성하는 단계;
(d) 상기 마스크를 이용하여 건식 에칭에 의해 상기 상부 전극층을 선택적으로 제거하는 단계;
(e) 상기 마스크를 이용하여 건식 에칭에 의해 상기 강유전체층을 선택적으로 제거하는 단계;
(f) 상기 마스크를 이용하여 건식 에칭에 의해 상기 하부 전극을 선택적으로 제거하는 단계; 및
(g) 상기 마스크를 이용하여 건식 에칭에 의해 상기 배리어층을 선택적으로 제거하는 단계를 포함하며,
상기 단계 (g) 에서 구성 요소들중 하나로서 불소 (F) 를 함유하는 에칭 가스를 사용하며,
상기 단계 (g) 에서 상기 마스크를 에칭 동작에 의해 에치백 (etch back) 하여, 상기 마스크를 소멸시키거나 제거한다.
본 발명에 따라 용량 소자를 형성하는 방법에 있어서, 상기 유전체층상에 배리어층을 형성한 후에, 그 배리어층상에 하부 전극층, 강유전체층, 및 상부 전극층의 순서로 형성한다. 그 후에, 그 상부 전극층상에 소망의 용량 소자의 패턴을 가지는 에칭 마스크를 형성한다. 상기 에칭 마스크를 사용하여, 상부 전극층, 강유전체층, 하부 전극층, 및 배리어층을 건식 에칭에 의해 선택적으로 또는 연속적으로 제거한다.
구성 요소들 중 하나로서 불소 (F) 를 함유하는 에칭 가스를 상기 배리어층을 선택적으로 제거하는 단계 (g) 에 사용한다. 동일한 단계 (g) 에서 상기 마스크를 에칭 동작에 의해 에치백하여 상기 마스크를 소멸시키거나 제거한다.
따라서, 용량소자의 상부 전극을 노출하는 컨택홀의 종횡비를 종래 기술 방법의 나머지 마스크의 두께에 의해 감소시킬 수 있다. 따라서, 용량 소자의 열화 특성이 없고, 작은 단차 피복성 또는 작은 홀매입 특성을 가지는 공정 (예를 들어, DC 스퍼터링 공정) 을 사용하여 소망의 용량 소자를 형성할 수도 있다. 이는 용량 소자의 유전체로서 강유전체 재료를 사용하여 미세한 용량 소자를 구현할 수 있다는 것을 의미한다.
본 발명에 따른 방법에 있어서, 임의의 건식 에칭 공정을 사용할 수 있다.그러나, 상술된 일본 특개평 제 8-78396 호에 기재되어 있는 플라즈마 에칭 공정을 사용하는 것이 바람직하다.
상기 배리어층은 단일층 또는 다층 구조일 수 있다. 후자의 경우에, 배리어층을 형성하는 각각의 서브층을 동일한 재료 또는 이종 재료로 형성할 수 있다.
본 발명에 따른 방법의 바람직한 실시형태에서, 에칭 마스크를 SiO2, SiO, SiN, SiON, TiN, 및 TiO2로 구성되는 군으로부터 선택된 하나로 형성한다.
본 발명에 따른 방법의 다른 바람직한 실시형태에서, 배리어층을 Ti, Ti 의 화합물, Ta, 및 Ta 의 화합물로 구성되는 군으로부터 선택된 하나 이상으로 형성한다.
본 발명에 따른 방법의 또 다른 바람직한 실시형태에서, 하부 전극 층 및 상부 전극층 각각은 Ru, RuO2, Ir, IrO2, Pt, 및 SrRuO3로 구성되는 군으로부터 선택된 하나 이상을 함유한다.
본 발명에 따른 방법의 또 다른 바람직한 실시형태에 있어서, 강유전체층은 Pb(Zr1-x,Tix)O3, SrBi2Ta2O9, 및 (BaxSr1-x)TiO3로 구성되는 군으로부터 선택된 하나를 함유한다.
본 발명에 따른 방법의 또 다른 바람직한 실시형태에 있어서, 상기 단계 (g) 에 사용되는 에칭 가스는 CF4, CHF3, C4F8, 및 C5F8로 구성되는 군으로부터 선택된하나이다.
상기 배리어층 아래에 위치되는 상기 유전체층은 상기 배리어층과 접촉하는 상단을 가지는 도전성 플러그를 포함하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시형태를 첨부된 도면들을 참조하여 상세히 설명한다.
본 발명의 실시형태에 따른 용량 소자의 형성 방법을 도 2a 내지 도 2j 를 참조하여 아래에 설명한다. 이 방법에 있어서, 각각의 메모리 셀의 용량 소자의 상부 및 하부 전극들을 Ru 로 형성하는 한편 그것의 강유전체층을 PZT 로 형성한다. 패턴화된 SiO2층을 하드 마스크로서 사용한다.
먼저, 도 2a 에 나타낸 구조를 형성한다. 이 구조에 있어서, 도 2a 에 나타낸 바와 같이, Si 기판 (1) 을 제공한다. 상기 기판 (1) 은 표면 영역에 형성된 메모리 셀의 MOSFET (도시되지 않음) 의 소스/드레인 영역 (2) 을 가진다. 그 소스/드레인 영역 (2) 을 커버하도록 상기 기판 (1) 상에 두꺼운 층간 유전체층 (4) 을 형성한다. 상기 층 (4) 을 수직으로 관통하도록 W 로 이루어진 컨택 플러그 (3) 를 상기 층 (4) 내에 형성한다. 상기 플러그 (3) 의 하단을 상기 영역 (2) 과 접촉시킨다. 소망의 용량 소자를 상기 층 (4) 상에 형성한다.
상기 층간 유전체층 (4) 상에, Ti 층 (5)(두께 : 20 nm), TiN 층 (6)(두께 : 50 mm), Ru 층 (7)(두께 : 100nm), PZT 층 (8) (두께 : 200nm), 및 Ru 층 (9)(두께 : 100nm) 의 순서로 적층되게 형성한다. 상기 구조의 최하위 레벨의 Ti 층 (5)을 상기 플러그 (3) 의 상단과 접촉시킨다.
Ru 층 (7), PZT 층 (8), 및 Ru 층 (9) 은 각각 용량 소자의 하부 전극, 강유전체, 및 용량 소자의 상부 전극으로 기능한다. TiN 층 (6) 및 Ti 층 (5) 은 Ru 층 (7) 과 상기 층간 유전체층 (4) 사이의 밀착성을 향상시키는 기능과 상기 PZT 층 (8) 으로부터의 O 및 Pb 원자가 상기 층 (4) 으로 확산하는 것을 방지하는 기능을 가진다 (즉, O 및 Pb 원자에 대한 확산 배리어로서 기능한다).
다음으로, 도 2b 에 나타낸 바와 같이, 최상위 레벨의 Ru 층 (9) 상에 SiO2층 (10) (두께 : 400 nm)(하드 마스크로서 사용됨) 을 형성하고, 소망의 형상의 용량 소자를 가지도록 패턴화한다. 이 단계에서, 이후에 수행되는 건식 에칭 공정들을 충분히 견디도록 SiO2층 (10) 의 두께를 설정한다. 즉, 상기 층 (10) 이 이러한 건식 에칭 공정들의 종료시에 충분한 두께값으로 남겨지도록, 상기 층 (10) 의 두께를 설정해야 한다. 상기 층 (10) 의 두께가 400 nm 보다 더 큰 경우에도, 에칭되는 층들의 전체 두께에 따라 최적값으로 설정하는 것이 바람직하다.
다음으로, 도 2 c 에 나타낸 바와 같이, 마스크로서 상기 패턴화된 SiO2층 (10) 을 이용하여 용량 소자의 상부 전극용 Ru 층 (9) 을 건식 에칭 공정에 의해 선택적으로 제거한다. 이 공정에서, 공지된 플라즈마 에칭 장치를 사용한다. 상술된 일본 특개평 제 8-78396 호에 기재된 바와 동일한 에칭 조건을 이 공정에 적용한다. 상기 특개평 제 8-78396 호에서와 같이, O2및 Cl2의 혼합 가스를에칭 가스로서 사용한다. 이 에칭 공정에 있어서, SiO2층 (10) 에 대한 Ru 층 (9) 의 에칭율 (즉, 에칭 선택비) 이 대략 5 이므로, 상기 층 (9) 에 대한 이러한 에칭 공정이 완료된 경우에, 상기 SiO2층 (10) 의 나머지 두께는 대략 380 nm 가 된다.
동일하게 패턴화된 SiO2층 (10) 을 마스크로서 이용하여, 도 2 d 에 나타낸 바와 같이, 용량 소자의 유전체용 PZT 층 (8) 을 동일한 플라즈마 에칭 장치를 사용하여 건식 에칭 공정에 의해 선택적으로 제거한다. 이 공정에서, CF4및 O2의 혼합 가스를 에칭 가스로서 사용하는 것이 바람직한데, 이는 상기 PZT 층 (8) 과 SiO2층 (10) 사이에 비교적 큰 에칭율을 제공할 수 있기 때문이다. PZT 층 (8) 과 SiO2층 (10) 사이에 비교적 큰 에칭율을 얻을수 있는 경우에, 이러한 목적을 위하여 임의의 다른 에칭 가스를 사용할 수도 있다. 이러한 에칭 공정에 있어서, SiO2층 (10) 에 대한 PZT 층 (8) 의 에칭율은 대략 1 이므로, 상기 층 (8) 의 이러한 에칭 공정이 완료되는 경우에, 상기 층 (10) 의 나머지 두께는 대략 180 nm 가 된다.
마스크로서 동일하게 패턴화된 SiO2층 (10) 을 이용하여, 도 2e 에 나타낸 바와 같이, 동일한 플라즈마 에칭 장치를 사용하여 건식 에칭 공정에 의해 용량 소자의 하부 전극용 Ru 층 (7) 을 선택적으로 제거할 수 있다. 이 공정에서, 용량 소자의 상부 전극용 Ru 층 (9) 을 에칭하는 공정과 같이, O2및 Cl2의 혼합 가스를 에칭 가스로서 사용하는 것이 바람직하다. 이러한 에칭 공정에서, 상기 SiO2층 (10) 에 대한 Ru 층 (7) 의 에칭율이 대략 5 이므로, 상기 층 (7) 의 이러한 에칭 공정이 완료된 경우에, 상기 층 (10) 의 나머지 두께는 대략 160 nm 가 된다.
마스크로서 동일하게 패턴화된 SiO2층을 이용하여, 도 2f 에 나타낸 바와 같이, 동일한 플라즈마 장치를 사용하여, TiN 층 (6) 및 Ti 층 (5) 을 건식 에칭 공정에 의해 선택적으로 그리고 연속적으로 제거한다. 이 공정에서, F 를, 예를 들어 CF4를 함유하는 가스를 에칭 가스로서 사용한다. 이 경우에, Ti 는 F 와 반응하여 휘발성 생성물 또는 생성물들을 생성하는 동시에 Ti 는 Si 와 반응하여 휘발성 생성물 또는 생성물들을 또한 생성한다. 따라서, TiN 층 (6) 및 Ti 층 (5) 의 에칭 공정 동안에, 마스크로서 상기 SiO2 층 (10) 을 에치백한다. SiO2층 (10) 에 대한 Ti 층 (5) 및 TiN 층 (6) 의 에칭율은 대략 1/3 이므로, 50 nm 의 두께를 가지는 Tin 층 (6) 과 20 nm 의 두께를 가지는 Ti 층 (5) 을 에칭하는 동안에, 대략 160 nm 의 나머지 두께를 가진 상기 층 (10) 을 전체적으로 제거한다. 이 단계에서의 상태를 도 2 g 에 나타낸다.
상기 층들 (9, 8, 7, 6, 및 5) 의 상술된 건식 에칭 공정들의 에칭 가스 및 에칭율을 아래의 표 2 에 나타낸다.
TiN 층 (6) 및 Ti 층 (5) 의 건식 에칭 공정에서는, Ru 와 F 의 반응에 의해서 휘발성 생성물을 생성하지 않는다. 따라서, Ti 또는 SiO2에 대한 Ru 의 에칭율은 예를 들어 10 이상으로 충분히 크다. 그 결과, 용량 소자의 상부 및 하부 전극용 Ru 층들 (9, 7) 과 강유전체용 PZT 층 (8) 에 악영향이 미치지 않는다.
한편, SiO2의 층간 유전체층 (4) 에 대한 Ru 의 에칭율은 대략 3 과 같이 낮다. 따라서, Ti 층 (5) 이 오버에칭되면, 상기 층 (4) 의 에칭량이 증가하는 문제가 발생한다. 그러나, 이러한 문제는 에칭 공정 동안에 Ti 로부터의 광 방출을 모니터함으로써 에칭 공정의 종료점을 정확하게 검출함으로써 유효하게 억제할 수 있다. 예를 들어, 상기 층 (4) 의 에칭량을 충분히 낮은 레벨로 (즉, 100 nm 이하의 에칭 두께로) 억제할 수 있다.
도 2g 에 나타낸 바와 같이, 상술된 건식 에칭 공정들을 통하여, 상기 SiO2층 (4) 상에 Ru 층 (9), PZT 층 (8), Ru 층 (7), TiN 층 (6), 및 Ti 층 (5) 의 적층 구조 (20) 를 형성한다. Ru 층 (9), PZT 층 (8), 및 Ru 층 (7) 은 메모리 셀의 소망의 용량성 소자를 구성한다. 이 단계에서, 하드 마스크로서 기능하는 상기 패턴화된 SiO2층 (10) 은 Ru 층 (9) 상에 남겨지지 않는데, 이러한 점은 상술된 종래기술의 방법과 다르다.
다음으로, 도 2 h 에 나타낸 바와 같이, 상기 기판 (1) 의 전체 표면을 커버하도록, SiO2층 (11)(용량 소자의 커버층으로 기능함) 을 형성한다. 상기 SiO2층 (11) 의 두깨는 대략 500 nm 이다. 반응가스로서 오존 (O3) 과 TEOS (tetraethoxysilane) 를 이용한 상압 (常壓) CVD 공정에 의해 이러한 층 (11) 을 형성한다.
도 2i 에 나타낸 바와 같이, 이와 같이 형성된 SiO2층 (11)(즉, 커버층) 을 건식 에칭 공정에 의해 선택적으로 제거하여, 상기 층 (11) 을 수직으로 관통하는 컨택 홀 (12) 을 형성한다. 에칭 가스로서 CF4를 이용하여 이러한 건식 에칭 공정을 수행한다. 상기 홀 (12) 은 상부 전극용 Ru 층 (9) 을 노출시킨다. 상기 홀 (12) 의 깊이가 상기 층 (11) 의 두께와 동일하므로, 그 깊이는 대략 500 nm 이다. 이는 상기 홀 (12) 의 직경이 0.4 ㎛ 인 경우에도, 상기 홀 (12) 의 애스펙트 비를 대략 1.25 로 제한한다.
최종적으로, 도 2j 에 나타낸 바와 같이, 상기 홀 (12) 에 의해 상기 Ru 층(9) 을 접촉시키기 위해, 배선용 Al 층 (13) 을 SiO2층상에 형성한다. PZT 층 (8) 을 열화시키지 않는 DC 스퍼터링 공정에 의해 Al 층 (13) 을 형성한다. 이는 상기 홀 (12) 의 종횡비가 대략 1.25 로 제한되기 때문에, PZT 층 (8) 에 악영향을 주지 않는 DC 스퍼터링 공정을 이 공정에 사용할 수 있다. 이는 상술된 종래 기술의 방법과 같지 않다. 상기 PZT 층 (8) 에 악영향을 주지 않으면, 이 공정에 임의의 다른 공정을 적용할 수도 있다.
상술된 바와 같이, 본 발명의 실시형태에 따른 용량 소자의 형성 방법에 있어서, 구성 요소들중 하나로서 불소 (F) 를 함유하는 에칭 가스를 배리어층들로 기능하는 TiN 층 (6) 및 Ti 층 (5) 을 선택적으로 제거하는 건식 에칭 공정에 사용한다. 에칭 마스크, 즉 패턴화된 SiO2층 (10) 을 이 공정의 에칭 동작에 의해 최종적으로 에치백하여 상기 층 (10) 을 완전히 소멸 또는 제거한다.
따라서, 용량 소자의 상부 전극 (9) 을 노출하는 컨택홀 (12) 의 종횡비를 나머지 마스크 층 (10) 의 두께에 의해 감소시킬 수 있다. 따라서, 상기 홀 (12) 의 작은 단차 피복성 또는 작은 홀매입 특성을 가지는 공정 (예를 들어, DC 스퍼터링 공정) 을 이용하여 배선층 (13) 을 형성할 수 있다. 즉, 용량 소자의 열화특성이 없고, 상기 홀 (12) 의 작은 단차 피복성 또는 작은 홀매입 특성을 가지는 공정 (예를 들어, DC 스퍼터링 공정) 을 이용함으로써 소망의 용량 소자를 형성할 수 있다. 이는 용량 소자의 유전체로서 강유전체 재료를 사용하여 미세한 용량 소자 (예를 들어, 1 ㎛ 이하의 크기) 를 구현할 수 있다는 것을 의미한다.
변형예
물론, 본 발명은 상술된 실시형태로 한정되지 않는다. 본 발명의 사상내에 용량 소자를 형성하는 방법을 임의로 변형 또는 변경시킬 수 있다.
예를 들어, 상술된 실시형태의 에칭 마스크로서 SiO2층을 사용하지만, 이러한 목적을 위하여 임의의 다른 재료 (예를 들어, TiN 층) 를 사용할 수도 있다. TiN 층을 에칭 마스크층으로 사용하는 경우에, TiN 층이 제거되지 않더라도, 컨택홀 (12) 은 종래기술의 방법과 같이 깊게 (deep) 되지는 않는다. 이는 TiN 이 도전성 재료이기 때문이다. 그러나, 통상적으로 용량 소자의 특성들을 향상시키기 위하여 산소 분위기에서 상기 용량 소자를 열처리한다. TiN 층이 상부 전극층 (9) 상에 남겨지는 경우에, 상기 TiN 층은 상기 열처리 공정 동안에 산화되고 상기 층 (9) 으로부터 분리될 수 있다. 그 결과, TiN 층을 에칭 마스크로 사용하는 경우에도, 본 발명의 방법에 따라 열처리 공정전에 상기 TiN 층을 제거하는 것이 효과적이거나 유리하다.
에칭 마스크를 SiN, SiON, 또는 TiO2등의 층으로 형성할 수 있다. 이 경우에, 상술된 실시형태의 이점과 동일한 이점들을 얻을 수 있다.
상술된 실시형태에서 배리어층들로서 Tin 층 (6) 및 Ti 층 (5) 을 사용한다. 그러나, 본 발명은 이것으로 한정되지 않는다. 상기 배리어층 또는 배리어층들의 재료 및 구조를 선택적으로 변경시킬 수 있다. 예를 들어, 상기 배리어층을 TaN 층만으로 형성할 수도 있다.
상술된 실시형태에서, 상부 전극층 (9) 및 하부 전극층 (7) 각각을 Ru 로 형성한다. 그러나, 이 목적을 위하여 Ru 이외의 임의의 다른 재료를 사용할 수도 있다. 예를 들어, 상부 전극층 (9) 및 하부 전극층 (7) 각각을 Ru 의 산화물; Pt; Ir; 또는 Ir 의 산화물로 형성한다. 상기 하부 전극층 (7) 아래에 위치되는 배리어 층 또는 배리어 층들을 Ti 계 재료로 형성하는 경우에, 이들 전극으로서 임의의 다른 재료를 사용할 수도 있다.
상술된 실시형태에서, 강유전체층 (8) 을 PZT 로 형성한다. 그러나, 상기 층 (8) 을 SrBi2Ta2O9및 (BaxSr1-x)TiO3와 같은 임의의 다른 강유전체 재료로 형성할 수도 있다. 이 경우에, 상술된 실시형태와 동일한 이점들을 얻을 수 있다.
본 발명의 바람직한 형태들을 설명하였지만, 변형예들은 본 발명의 사상을 벗어나지 않고 당업자들이 알 수 있음을 이해하여야 한다. 따라서, 본 발명의 범위는 단지 다음의 청구범위에 의해 결정된다.
본 발명은 용량소자의 유전체로서 강유전체 재료를 가진 미세한 용량 소자를 구현하고, 용량 소자의 상부 전극을 노출하는 컨택홀의 종횡비를 감소시키고, 그리고 작은 단차 피복성 또는 작은 홀 매입 특성을 가지는 방법을 이용하여 용량 소자를 형성할 수 있는 용량 소자의 형성 방법을 제공한다.

Claims (7)

  1. 용량 소자를 형성하는 방법에 있어서,
    (a) 유전체층상에 배리어층을 형성하는 단계;
    (b) 상기 배리어층상에 하부 전극층, 강유전체층, 및 상부 전극층의 순서로 형성하는 단계;
    (c) 상기 상부 전극층상에 소망의 용량 소자의 패턴을 가지는 에칭 마스크를 형성하는 단계;
    (d) 상기 마스크를 이용하여 건식 에칭에 의해 상기 상부 전극층을 선택적으로 제거하는 단계;
    (e) 상기 마스크를 이용하여 건식 에칭에 의해 상기 강유전체층을 선택적으로 제거하는 단계;
    (f) 상기 마스크를 이용하여 건식 에칭에 의해 상기 하부 전극을 선택적으로 제거하는 단계; 및
    (g) 상기 마스크를 이용하여 건식 에칭에 의해 상기 배리어층을 선택적으로 제거하는 단계를 포함하며,
    상기 단계 (g) 에서 구성 요소들중 하나로서 불소 (F) 를 함유하는 에칭 가스를 사용하며,
    상기 단계 (g) 에서 상기 마스크층을 에칭 동작에 의해 에치백 (etch back) 하여, 상기 마스크층을 소멸시키거나 제거하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 에칭 마스크를 SiO2, SiO, SiN, SiON, TiN, 및 TiO2로 구성되는 군으로부터 선택된 하나로 형성하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 배리어층을 Ti, Ti 의 화합물, Ta, 및 Ta 의 화합물로 구성되는 군으로부터 선택된 하나 이상으로 형성하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 하부 전극층과 상기 상부 전극층 각각은 Ru, RuO2, Ir, IrO2, Pt, 및 SrRuO3로 구성되는 군으로부터 선택된 하나 이상을 함유하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 강유전체층은 Pb(Zr1-x,Tix)O3, SrBi2Ta2O9, 및 (BaxSr1-x)TiO3로 구성되는 군으로부터 선택된 하나를 함유하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 단계 (g) 에 사용되는 상기 에칭 가스는 CF4, CHF3, C4F8, 및 C5F8로 구성되는 군으로부터 선택되는 하나인 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 배리어층 아래에 위치되는 상기 유전체층은 상기 배리어층과 접촉되는 상단을 가지는 도전성 플러그를 포함하는 것을 특징으로 하는 방법.
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