JP3485959B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- 239000010409 thin film Substances 0.000 title claims description 46
- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000010408 film Substances 0.000 claims description 141
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 80
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 56
- 229910052757 nitrogen Inorganic materials 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 13
- 238000009832 plasma treatment Methods 0.000 claims description 10
- 230000001681 protective effect Effects 0.000 claims description 8
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims 2
- 150000004767 nitrides Chemical class 0.000 claims 2
- 239000010410 layer Substances 0.000 description 46
- 239000002184 metal Substances 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 239000002245 particle Substances 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- -1 NO or N 2 O Chemical compound 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004445 quantitative analysis Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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Description
【０００１】
【産業上の利用分野】本発明は、非晶質シリコン薄膜ト
ランジスタの製造方法に関し、特にゲート絶縁層を形成
する方法に関する。
ランジスタの製造方法に関し、特にゲート絶縁層を形成
する方法に関する。
【０００２】
【従来の技術】従来の非晶質シリコンを用いて、活性層
を形成する非晶質シリコン薄膜トランジスタの構造を図
１及び図２示す。
を形成する非晶質シリコン薄膜トランジスタの構造を図
１及び図２示す。
【０００３】図１は、バックチャネルエッチング型（Ba
ck Channel Etching Type ）の非晶質シリコン薄膜トラ
ンジスタであり、図２は、エッチングストッパ型の非晶
質シリコン薄膜トランジスタである。
ck Channel Etching Type ）の非晶質シリコン薄膜トラ
ンジスタであり、図２は、エッチングストッパ型の非晶
質シリコン薄膜トランジスタである。
【０００４】図１に示す従来のバックチャネルエッチン
グ型の非晶質シリコン薄膜トランジスタを製造する方法
を説明すると、次の通りである。
グ型の非晶質シリコン薄膜トランジスタを製造する方法
を説明すると、次の通りである。
【０００５】図１を参照すると、ガラス基板１１に金属
薄膜を蒸着し、フォトエッチング工程により所定のパタ
ーンにパターニングして傾斜型ゲート電極１２を形成す
る。ゲート電極１２が形成された基板１１上にゲート絶
縁層１３を形成する。
薄膜を蒸着し、フォトエッチング工程により所定のパタ
ーンにパターニングして傾斜型ゲート電極１２を形成す
る。ゲート電極１２が形成された基板１１上にゲート絶
縁層１３を形成する。
【０００６】この時、ゲート絶縁層１３として、単一
膜、二層膜、又は三層構造の多層膜を使用することが出
来る。
膜、二層膜、又は三層構造の多層膜を使用することが出
来る。
【０００７】単一膜のゲート絶縁膜としては、ＰＥＣＶ
Ｄ法により蒸着される薄膜の窒化シリコン膜（ＳｉＮ
ｘ）が使用され、二層構造ゲート絶縁層としては、熱Ｃ
ＶＤ方法、又はスパッタリング（Sputtering）方法によ
る酸化シリコン膜と前記のＰＥＣＶＤ方法による窒化シ
リコン膜（ＳｉＯ２／ＳｉＮｘ）が使用される。そし
て、三層構造のゲーム絶縁層は、金属酸化膜／酸化シリ
コン膜／窒化シリコン膜構造であって、Ａｌ２Ｏ３／Ｓ
ｉＯ２／ＳｉＮｘやＴａ２Ｏ５／／ＳｉＯ２／ＳｉＮｘ
等の多層構造膜を使用する。
Ｄ法により蒸着される薄膜の窒化シリコン膜（ＳｉＮ
ｘ）が使用され、二層構造ゲート絶縁層としては、熱Ｃ
ＶＤ方法、又はスパッタリング（Sputtering）方法によ
る酸化シリコン膜と前記のＰＥＣＶＤ方法による窒化シ
リコン膜（ＳｉＯ２／ＳｉＮｘ）が使用される。そし
て、三層構造のゲーム絶縁層は、金属酸化膜／酸化シリ
コン膜／窒化シリコン膜構造であって、Ａｌ２Ｏ３／Ｓ
ｉＯ２／ＳｉＮｘやＴａ２Ｏ５／／ＳｉＯ２／ＳｉＮｘ
等の多層構造膜を使用する。
【０００８】以上のように、ゲート絶縁膜１３を形成し
た後、活性層として非晶質シリコン膜１４をＰＥＣＶＤ
方法に撚りゲート絶縁膜１３上に蒸着し、連続的にオー
ミック層としてｎ+ 非晶質シリコン膜１５を蒸着し、こ
れらを所定のパターンにパターニングする。
た後、活性層として非晶質シリコン膜１４をＰＥＣＶＤ
方法に撚りゲート絶縁膜１３上に蒸着し、連続的にオー
ミック層としてｎ+ 非晶質シリコン膜１５を蒸着し、こ
れらを所定のパターンにパターニングする。
【０００９】次いで、金属を蒸着した後、パターニング
して、ソース／ドレイン電極１６を形成し、ソース／ド
レイン電極１６の間に露出されたｎ+ 非晶質シリコン膜
１５をエッチングして除去する。
して、ソース／ドレイン電極１６を形成し、ソース／ド
レイン電極１６の間に露出されたｎ+ 非晶質シリコン膜
１５をエッチングして除去する。
【００１０】最終的に、基板全面に保護膜（Passivatio
n layer ）１７を蒸着して非晶質シリコン薄膜トランジ
スタを製造する。
n layer ）１７を蒸着して非晶質シリコン薄膜トランジ
スタを製造する。
【００１１】図２に示す従来のエッチングストッパ型の
非晶質薄膜トランジスタの製造方法を説明すると、次の
通りである。
非晶質薄膜トランジスタの製造方法を説明すると、次の
通りである。
【００１２】図２を参照すると、ガラス基板２１上に傾
斜型ゲート電極２２を形成し、ゲート電極２２が形成さ
れた基板２１上にゲート絶縁層２３を形成する。この
時、ゲート絶縁層２３上に非晶質シリコン膜２４を蒸着
した後、その上にエッチングストッパとして絶縁層２５
を蒸着する。
斜型ゲート電極２２を形成し、ゲート電極２２が形成さ
れた基板２１上にゲート絶縁層２３を形成する。この
時、ゲート絶縁層２３上に非晶質シリコン膜２４を蒸着
した後、その上にエッチングストッパとして絶縁層２５
を蒸着する。
【００１３】フォトエッチング工程を通して絶縁層２５
をエッチングし、ゲート電極２２の上部表面に対応する
非晶質シリコン層２３上にパターンを形成する。この
時、絶縁層２５は、ソース／ドレイン電気の形成後、こ
れらの間に露出されたｎ+ 非晶質シリコン膜のエッチン
グの時、ｎ+ 非晶質シリコン膜の下部の非晶質シリコン
膜２４がエッチングされることを阻止するためのエッチ
ングストッパとして作用する。
をエッチングし、ゲート電極２２の上部表面に対応する
非晶質シリコン層２３上にパターンを形成する。この
時、絶縁層２５は、ソース／ドレイン電気の形成後、こ
れらの間に露出されたｎ+ 非晶質シリコン膜のエッチン
グの時、ｎ+ 非晶質シリコン膜の下部の非晶質シリコン
膜２４がエッチングされることを阻止するためのエッチ
ングストッパとして作用する。
【００１４】基板全面にわたって、ｎ+ 非晶質シリコン
膜２６を蒸着する。次に、非晶質シリコン膜２４とｎ+
非晶質シリコン膜２６を順次エッチングして、ゲート電
極２２の上部にｎ+ 非晶質シリコン膜２６と非晶質シリ
コン膜２４を残す。
膜２６を蒸着する。次に、非晶質シリコン膜２４とｎ+
非晶質シリコン膜２６を順次エッチングして、ゲート電
極２２の上部にｎ+ 非晶質シリコン膜２６と非晶質シリ
コン膜２４を残す。
【００１５】基板全面に金属を蒸着し、フォトエッチン
グしてソース／ドレイン電極２７を形成する。全面絶縁
層２５をエッチングストッパとして、ソース／ドレイン
電極２７の形成により露出されたｎ+ 非晶質シリコン膜
２６をエッチングする。
グしてソース／ドレイン電極２７を形成する。全面絶縁
層２５をエッチングストッパとして、ソース／ドレイン
電極２７の形成により露出されたｎ+ 非晶質シリコン膜
２６をエッチングする。
【００１６】最終的に、基板全面にわって、保護膜２８
を形成するエッチングストッパ型の非晶質シリコン薄膜
トランジスタを製造する。
を形成するエッチングストッパ型の非晶質シリコン薄膜
トランジスタを製造する。
【００１７】
【発明が解決しようとする課題】上述した従来の薄膜ト
ランジスタの製造に於いては、ゲート絶縁層としてＰＥ
ＣＶＤ方法による窒化シリコン薄膜が単一層、又は多層
構造で使用された。ゲート絶縁層として窒化シリコン膜
を使用する理由は、ゲート絶縁層を窒化シリコン膜で形
成した時、一番良好なゲート絶縁層と非晶質シリコン膜
との間の界面特性が得られるし、ゲート絶縁層を形成す
るＰＥＣＶＤ方法が３００℃〜１００℃の低温で行われ
る工程であり、且つ良質の窒化シリコン薄膜を得るに一
番適切な工程であるためである。
ランジスタの製造に於いては、ゲート絶縁層としてＰＥ
ＣＶＤ方法による窒化シリコン薄膜が単一層、又は多層
構造で使用された。ゲート絶縁層として窒化シリコン膜
を使用する理由は、ゲート絶縁層を窒化シリコン膜で形
成した時、一番良好なゲート絶縁層と非晶質シリコン膜
との間の界面特性が得られるし、ゲート絶縁層を形成す
るＰＥＣＶＤ方法が３００℃〜１００℃の低温で行われ
る工程であり、且つ良質の窒化シリコン薄膜を得るに一
番適切な工程であるためである。
【００１８】しかしながら、ＰＥＣＶＤ方法により窒化
シリコン膜を形成する場合、反応ガスがプラズマ状態で
あるため、工程中に多くの粒子が発生し、発生されたこ
の粒子により粒子の不良発生が増加する問題があり、工
程の特性上、その速度が遅くて、装備も高価であるため
に元値が上昇する問題もある。
シリコン膜を形成する場合、反応ガスがプラズマ状態で
あるため、工程中に多くの粒子が発生し、発生されたこ
の粒子により粒子の不良発生が増加する問題があり、工
程の特性上、その速度が遅くて、装備も高価であるため
に元値が上昇する問題もある。
【００１９】本発明の目的は、ゲート絶縁層として、窒
素プラズマ処理工程により表面に窒化シリコン膜が形成
された酸化シリコン膜を形成することにより、素子の生
産性及び信頼性を向上させる非晶質シリコン薄膜トラン
ジスタの製造方法を提供することにある。
素プラズマ処理工程により表面に窒化シリコン膜が形成
された酸化シリコン膜を形成することにより、素子の生
産性及び信頼性を向上させる非晶質シリコン薄膜トラン
ジスタの製造方法を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板上に傾斜型ゲート電極を形成するス
テップと、ゲート電極が形成された基板上に酸化シリコ
ン膜を蒸着するステップと、窒素プラズマ処理工程を施
し、酸化シリコン膜の表面を窒化シリコン膜にしてゲー
ト絶縁層を形成するステップと、ゲート絶縁層上に非晶
質シリコン膜を蒸着して活性層を形成するステップと、
連続してｎ+ 非晶質シリコン膜を蒸着し、オーミック層
を形成するステップと、前記ｎ+ 非晶質シリコン膜と非
晶質シリコン膜を順次エッチングして、ゲート電極に対
応するゲート絶縁層上にのみｎ+非晶質シリコン膜と非
晶質シリコン膜を残すステップと、ゲート電極の両側の
ｎ+ 非晶質シリコン膜上にソース／ドレイン電極を形成
して、その間のｎ+ 非晶質シリコン膜を露出させるステ
ップと、露出されたｎ+ 非晶質シリコン膜を除去して非
晶質シリコン膜を露出させるステップと、基板全面にわ
たって保護膜を形成するステップとを含む。
に、本発明は、基板上に傾斜型ゲート電極を形成するス
テップと、ゲート電極が形成された基板上に酸化シリコ
ン膜を蒸着するステップと、窒素プラズマ処理工程を施
し、酸化シリコン膜の表面を窒化シリコン膜にしてゲー
ト絶縁層を形成するステップと、ゲート絶縁層上に非晶
質シリコン膜を蒸着して活性層を形成するステップと、
連続してｎ+ 非晶質シリコン膜を蒸着し、オーミック層
を形成するステップと、前記ｎ+ 非晶質シリコン膜と非
晶質シリコン膜を順次エッチングして、ゲート電極に対
応するゲート絶縁層上にのみｎ+非晶質シリコン膜と非
晶質シリコン膜を残すステップと、ゲート電極の両側の
ｎ+ 非晶質シリコン膜上にソース／ドレイン電極を形成
して、その間のｎ+ 非晶質シリコン膜を露出させるステ
ップと、露出されたｎ+ 非晶質シリコン膜を除去して非
晶質シリコン膜を露出させるステップと、基板全面にわ
たって保護膜を形成するステップとを含む。
【００２１】
【実施例】以下、添付図面を参照して本発明を詳細に説
明する。
明する。
【００２２】本発明の非晶質シリコン薄膜トランジスタ
の構造は、上記した図１及び図２に示す従来の薄膜トラ
ンジスタの構造と同一であるが、その製造方法は異な
る。
の構造は、上記した図１及び図２に示す従来の薄膜トラ
ンジスタの構造と同一であるが、その製造方法は異な
る。
【００２３】本発明の実施例によるバックチャネルエッ
チング型の非晶質シリコン薄膜トランジスタの製造方法
を説明すると、次の通りである。
チング型の非晶質シリコン薄膜トランジスタの製造方法
を説明すると、次の通りである。
【００２４】図１を参照すると、まず、ガラス基板１１
上に金属薄膜を蒸着し、これをパターニングしてゲート
電極１２を形成する。ゲート電極１２が形成された基板
１１上に常圧ＣＶＤ方法、又はスパッタリング方法を用
いて酸化シリコン膜を蒸着する。
上に金属薄膜を蒸着し、これをパターニングしてゲート
電極１２を形成する。ゲート電極１２が形成された基板
１１上に常圧ＣＶＤ方法、又はスパッタリング方法を用
いて酸化シリコン膜を蒸着する。
【００２５】このように蒸着された酸化シリコン膜を、
窒素またはＮＯやＮ２Ｏなどのような窒素を含んだガス
を利用して真空チャンバ内でプラズマ処理をし、、これ
により前記酸化シリコン膜の表面に１０オングストロー
ム以下の厚さを有する窒化シリコン膜を形成する。
窒素またはＮＯやＮ２Ｏなどのような窒素を含んだガス
を利用して真空チャンバ内でプラズマ処理をし、、これ
により前記酸化シリコン膜の表面に１０オングストロー
ム以下の厚さを有する窒化シリコン膜を形成する。
【００２６】従って、表面に薄膜の窒化シリコン膜が形
成された酸化シリコン膜は、ゲート絶縁層１３として形
成される。
成された酸化シリコン膜は、ゲート絶縁層１３として形
成される。
【００２７】以後、非晶質シリコン膜１４とｎ+ 非晶質
シリコン膜１５をゲート絶縁層１３上に順次蒸着し、フ
ォトエッチングしてゲート電極１２に対応するゲート絶
縁層１３上にｎ+ 非晶質シリコン膜１５と非晶質シリコ
ン膜１４を残す。
シリコン膜１５をゲート絶縁層１３上に順次蒸着し、フ
ォトエッチングしてゲート電極１２に対応するゲート絶
縁層１３上にｎ+ 非晶質シリコン膜１５と非晶質シリコ
ン膜１４を残す。
【００２８】基板全面にわたって金属膜を蒸着した後パ
ターニングして、ソース／ドレイン電極１６を形成し、
ソース／ドレイン電極１６の間の露出されたｎ+ 非晶質
シリコン膜１５をエッチングして非晶質シリコン膜１４
を露出させる。
ターニングして、ソース／ドレイン電極１６を形成し、
ソース／ドレイン電極１６の間の露出されたｎ+ 非晶質
シリコン膜１５をエッチングして非晶質シリコン膜１４
を露出させる。
【００２９】最終的に、保護膜１７を基板全面にわたっ
て形成して本発明のバックチャネルエッチング型の非晶
質シリコン膜を完成する。
て形成して本発明のバックチャネルエッチング型の非晶
質シリコン膜を完成する。
【００３０】本発明の他の実施例によるエッチングスト
ッパ型の非晶質薄膜トランジスタの製造方法を説明する
と、次の通りである。
ッパ型の非晶質薄膜トランジスタの製造方法を説明する
と、次の通りである。
【００３１】図２を参照すると、まずガラス基板３１上
に金属薄膜を蒸着し、これをパターニングして傾斜型ゲ
ート電極３２を形成する。ゲート電極３２が形成された
基板３１上に常圧ＣＶＤ方法、またはスパッタリング方
法を用いて酸化シリコン膜を蒸着する。
に金属薄膜を蒸着し、これをパターニングして傾斜型ゲ
ート電極３２を形成する。ゲート電極３２が形成された
基板３１上に常圧ＣＶＤ方法、またはスパッタリング方
法を用いて酸化シリコン膜を蒸着する。
【００３２】このように蒸着された酸化シリコン膜をを
窒素、またはＮＯ、Ｎ２Ｏなどのような窒素を含んだガ
スを用いて真空チャンバ内でプラズマ処理をし、これに
より前記酸化シリコン膜の表面に１０オングストローム
以下の厚さを有する窒化シリコン膜を形成する。
窒素、またはＮＯ、Ｎ２Ｏなどのような窒素を含んだガ
スを用いて真空チャンバ内でプラズマ処理をし、これに
より前記酸化シリコン膜の表面に１０オングストローム
以下の厚さを有する窒化シリコン膜を形成する。
【００３３】従って、表面に薄膜の窒化シリコン膜が形
成された酸化シリコン膜がゲート絶縁層３３として形成
される。
成された酸化シリコン膜がゲート絶縁層３３として形成
される。
【００３４】以後、非晶質シリコン膜３４をゲート絶縁
層３３に蒸着し、非晶質シリコン膜３４上にエッチング
ストッパとして絶縁層３５を蒸着するフォトエッチング
して、この絶縁層３５をゲート電極に対応する非晶質シ
リコン膜３４の上部にのみ残す。
層３３に蒸着し、非晶質シリコン膜３４上にエッチング
ストッパとして絶縁層３５を蒸着するフォトエッチング
して、この絶縁層３５をゲート電極に対応する非晶質シ
リコン膜３４の上部にのみ残す。
【００３５】絶縁層３５が形成された非晶質シリコン膜
３４上にｎ+ 非晶質シリコン膜３６を蒸着し、ｎ+ 非晶
質シリコン膜３６と非晶質シリコン膜３４を順次エッチ
ングする。
３４上にｎ+ 非晶質シリコン膜３６を蒸着し、ｎ+ 非晶
質シリコン膜３６と非晶質シリコン膜３４を順次エッチ
ングする。
【００３６】基板全面にわたって金属膜を蒸着した後パ
ターニングして、ソース／ドレイン電極３７を形成し、
ソース／ドレイン電極３７の間のｎ+ 非晶質シリコン膜
３６を露出させる。露出されたｎ+ 非晶質シリコン膜３
６を除去して絶縁層３５を露出させる。
ターニングして、ソース／ドレイン電極３７を形成し、
ソース／ドレイン電極３７の間のｎ+ 非晶質シリコン膜
３６を露出させる。露出されたｎ+ 非晶質シリコン膜３
６を除去して絶縁層３５を露出させる。
【００３７】基板全面にわたって保護膜３８を形成して
本発明のエッチングストッパ型の非晶質シリコン薄膜ト
ランジスタを得る。
本発明のエッチングストッパ型の非晶質シリコン薄膜ト
ランジスタを得る。
【００３８】前記酸化シリコン膜を真空チャンバ内に窒
素プラズマ処理して、その表面に窒化シリコン膜を形成
した後、膜の構成要素と組成比、及び構成元素の酸化状
態を分析できるＸＰＳ（X ray Photoelectron Spectros
copy：一名ＥＳＣＡ）により分析下結果を図３に示す。
素プラズマ処理して、その表面に窒化シリコン膜を形成
した後、膜の構成要素と組成比、及び構成元素の酸化状
態を分析できるＸＰＳ（X ray Photoelectron Spectros
copy：一名ＥＳＣＡ）により分析下結果を図３に示す。
【００３９】図３は、４３０℃で常圧ＣＶＤ方法に撚り
蒸着された酸化シリコン膜を電極密度（Power Density
）３２ｍＷ／ｃｍ3 の窒素ガスプラズマで処理した
後、ＸＰＳ分析の結果を示すものである。
蒸着された酸化シリコン膜を電極密度（Power Density
）３２ｍＷ／ｃｍ3 の窒素ガスプラズマで処理した
後、ＸＰＳ分析の結果を示すものである。
【００４０】４００ｅＶ近傍のバインディングエネルギ
ーで窒素のスペクトル（Ｎis光電子）が現れることから
推察すれば、窒素の存在を確認することができる。４０
０ｅＶ近傍の狭い領域（Narrow region ）の分析により
前記窒素のスペクトルのバインディングエネルギーが３
９８．５ｅＶであることが観察されたが、これは窒素が
酸化−窒化シリコン（Silicon Oxy Nitride ）状態で存
在することを示すものである。
ーで窒素のスペクトル（Ｎis光電子）が現れることから
推察すれば、窒素の存在を確認することができる。４０
０ｅＶ近傍の狭い領域（Narrow region ）の分析により
前記窒素のスペクトルのバインディングエネルギーが３
９８．５ｅＶであることが観察されたが、これは窒素が
酸化−窒化シリコン（Silicon Oxy Nitride ）状態で存
在することを示すものである。
【００４１】それぞれの元素を定量を分析した結果、窒
素は約４atomic％であり、窒素プラズマの電力密度を変
化させながら窒素濃度をＸＰＳで測定した結果は、約
２．１５atomic％範囲内で窒素濃度が変わることを示
す。
素は約４atomic％であり、窒素プラズマの電力密度を変
化させながら窒素濃度をＸＰＳで測定した結果は、約
２．１５atomic％範囲内で窒素濃度が変わることを示
す。
【００４２】上記分析した結果で確認したように、酸化
シリコン膜を窒素ガスプラズマ処理すると窒化され、窒
化シリコン膜、又は酸化−窒化シリコン薄膜が形成され
る。
シリコン膜を窒素ガスプラズマ処理すると窒化され、窒
化シリコン膜、又は酸化−窒化シリコン薄膜が形成され
る。
【００４３】本発明は上記の常圧ＣＶＤ方法、又はスパ
ッタリング方法による酸化シリコン薄膜以外にも低圧Ｃ
ＶＤ方法による酸化シリコン薄膜をゲート絶縁膜として
使用する場合にも同様に、窒素プラズマ処理を行って窒
化シリコン薄膜にすることが出来る。
ッタリング方法による酸化シリコン薄膜以外にも低圧Ｃ
ＶＤ方法による酸化シリコン薄膜をゲート絶縁膜として
使用する場合にも同様に、窒素プラズマ処理を行って窒
化シリコン薄膜にすることが出来る。
【００４４】
【発明の効果】上記の本発明によると、ゲート絶縁膜と
してＰＥＣＶＤ方法により形成された窒化シリコン薄膜
を使用せずに、上記で説明したように、表面に窒化シリ
コン膜が形成された酸化シリコン膜を使用することによ
り、活性層である非晶質シリコン層とゲート絶縁層との
間の界面状態を向上させることが出来る。
してＰＥＣＶＤ方法により形成された窒化シリコン薄膜
を使用せずに、上記で説明したように、表面に窒化シリ
コン膜が形成された酸化シリコン膜を使用することによ
り、活性層である非晶質シリコン層とゲート絶縁層との
間の界面状態を向上させることが出来る。
【００４５】従って、上記のような方法で製造される本
発明の薄膜トランジスタはゲート絶縁膜として、ＰＥＣ
ＶＥによる窒化シリコン薄膜を採用した従来の薄膜トラ
ンジスタより優秀な電気的な特性を得ることができる。
発明の薄膜トランジスタはゲート絶縁膜として、ＰＥＣ
ＶＥによる窒化シリコン薄膜を採用した従来の薄膜トラ
ンジスタより優秀な電気的な特性を得ることができる。
【００４６】これにより、素子の信頼性及び生産性を向
上させることが出来る。
上させることが出来る。
【００４７】なお、従来のゲート絶縁膜を形成するため
のＰＥＣＶＤ窒化シリコン膜の蒸着の時に発生する粒子
による不良発生を、ＣＶＤ方法、又はスパッタリング方
法による酸化シリコン膜を用いて減少できると、常圧Ｃ
ＶＤ方法、又はスパッタリング方法を用いたゲート絶縁
膜を形成するので工程装備価格の減少による生産性の向
上を期待することができる。
のＰＥＣＶＤ窒化シリコン膜の蒸着の時に発生する粒子
による不良発生を、ＣＶＤ方法、又はスパッタリング方
法による酸化シリコン膜を用いて減少できると、常圧Ｃ
ＶＤ方法、又はスパッタリング方法を用いたゲート絶縁
膜を形成するので工程装備価格の減少による生産性の向
上を期待することができる。
【図面の簡単な説明】
【図１】従来の非晶質シリコン薄膜トランジスタの構造
を示す断面図。
を示す断面図。
【図２】従来の非晶質シリコン薄膜トランジスタの構造
を示す断面図。
を示す断面図。
【図３】本発明のゲート絶縁膜をＸＰＳ分析した結果を
示すものである。
示すものである。
１１，１２ ガラス基板
１２，２２ ゲート電極
１３，２３ ゲート絶縁層
１４，２４ 非晶質シリコン膜
１５，２６ ｎ+ 非晶質シリコン膜
１６，２７ ソース／ドレイン電極
１７，２８ 保護膜
２５ エッチングストッパ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−105342（ＪＰ，Ａ)
特開 平１−302865（ＪＰ，Ａ)
特開 平１−209764（ＪＰ，Ａ)
特開 平１−207930（ＪＰ，Ａ)
特開 平４−326769（ＪＰ，Ａ)
特開 平６−177155（ＪＰ，Ａ)
特開 昭60−241269（ＪＰ，Ａ)
徳山巍 橋本哲一 ，ＶＬＳＩ製造技
術，日本，日経ＢＰ社，1989年 ６月
１日，第１版 第２刷，ｐ．104〜105
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/786
H01L 21/318
Claims (15)
- 【請求項１】基板上に傾斜型ゲート電極を形成するステ
ップと、 ゲート電極が形成された基板上に酸化シリコン膜を蒸着
するステップと、 窒素プラズマ処理工程を施し、酸化シリコン膜の表面を
窒化シリコン膜にしてゲート絶縁層を形成するステップ
と、 ゲート絶縁層上に非晶質シリコン膜を蒸着して活性層を
形成するステップと、 連続してｎ+ 非晶質シリコン膜を蒸着し、オーミック層
を形成するステップと、 前記ｎ+ 非晶質シリコン膜と非晶質シリコン膜を順次エ
ッチングして、ゲート電極に対応するゲート絶縁層上に
のみｎ+ 非晶質シリコン膜と非晶質シリコン膜を残すス
テップと、 ゲート電極の両側のｎ+ 非晶質シリコン膜上にソース／
ドレイン電極を形成して、その間のｎ+ 非晶質シリコン
膜を露出させるステップと、 露出されたｎ+ 非晶質シリコン膜を除去して非晶質シリ
コン膜を露出させるステップと、 基板全面にわたって保護膜を形成するステップと、 を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】前記酸化シリコン膜は、常圧ＣＶＤ法、又
はスパッタリング法により蒸着されることを特徴とする
請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】前記酸化シリコン膜は、低圧ＣＶＤ法によ
り蒸着されることを特徴とする請求項１記載の薄膜トラ
ンジスタの製造方法。 - 【請求項４】前記酸化シリコン膜の表面に形成された窒
化シリコン膜の厚さは、１０オングストローム以下であ
ることを特徴とする請求項１記載の薄膜トランジスタの
製造方法。 - 【請求項５】前記窒化シリコン膜の窒素濃度は、２．１
５atomic％であることを特徴とする請求項１記載の薄膜
トランジスタの製造方法。 - 【請求項６】前記窒素プラズマ処理工程は、窒素ガス、
又は窒素を含んだガスを用いて、真空チャンバ内で行う
ことを特徴とする請求項１記載の薄膜トランジスタの製
造方法。 - 【請求項７】前記窒素を含んだガスは、ＮＯとＮ２Ｏの
うちのいずれか一つが使用されることを特徴とする請求
項６記載の薄膜トランジスタの製造方法。 - 【請求項８】基板上に傾斜型ゲート電極を形成するステ
ップと、 ゲート電極が形成された基板上に酸化シリコン膜を蒸着
するステップと、 窒素プラズマ処理工程を施し、酸化シリコン膜の表面を
窒化シリコン膜にしてゲート絶縁層を形成するステップ
と、 ゲート絶縁層上に非晶質シリコン膜を蒸着して活性層を
形成するステップと、 非晶質シリコン膜上に絶縁層を蒸着した後フォトエッチ
ングして、ゲート電極に対応する非晶質シリコン膜上に
のみ残すステップと、 基板全面にわたってｎ+ 非晶質シリコン膜を蒸着してオ
ーミック層を形成するステップと、 前記ｎ+ 非晶質シリコン膜と非晶質シリコン膜を順次エ
ッチングしてゲート電極に対応するゲート絶縁層上にの
みｎ+ 非晶質シリコン膜と非晶質シリコン膜を残すステ
ップと、 ゲート電極の両側のｎ+ 非晶質シリコン膜上にソース／
ドレイン電極を形成して、その間のｎ+ 非晶質シリコン
膜を露出させるステップと、 露出されたｎ+ 非晶質シリコン膜を除去して絶縁層を露
出させるステップと、 基板全面にわたって保護膜を形成するステップと、 を含むことを特徴とする薄膜トランジスタの製造方法。 - 【請求項９】前記酸化シリコン膜は、常圧ＣＶＤ法、又
はスパッタリング法により蒸着されることを特徴とする
請求項８記載の薄膜トランジスタの製造方法。 - 【請求項１０】前記酸化シリコン膜は、低圧ＣＶＤ法に
より蒸着されることを特徴とする請求項８記載の薄膜ト
ランジスタの製造方法。 - 【請求項１１】前記酸化シリコン膜の表面に形成された
窒化シリコン膜の厚さは、１０オングストローム以下で
あることを特徴とする請求項８記載の薄膜トランジスタ
製造方法。 - 【請求項１２】前記窒化シリコン膜の窒素濃度は、２．
１５atomic％であることを特徴とする請求項８記載の薄
膜トランジスタの製造方法。 - 【請求項１３】前記窒素プラズマ処理工程は、窒素ガ
ス、又は窒素を含んだガスを用いて行うことを特徴とす
る請求項８記載の薄膜トランジスタの製造方法。 - 【請求項１４】前記窒素を含んだガスは、ＮＯとＮ２Ｏ
のうちのいずれか一つが使用されることを特徴とする請
求項１３記載の薄膜トランジスタの製造方法。 - 【請求項１５】前記絶縁層は、露出されたｎ+ 非晶質シ
リコン膜のエッチングの時、ｎ+ 非晶質シリコン膜の下
部の非晶質シリコン膜がエッチングされることを防止す
るエッチングストッパ（Etching Stopper ）として作用
することを特徴とする請求項８記載の薄膜トランジスタ
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993/6431 | 1993-04-16 | ||
| KR1019930006431A KR960002086B1 (ko) | 1993-04-16 | 1993-04-16 | 박막 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794740A JPH0794740A (ja) | 1995-04-07 |
| JP3485959B2 true JP3485959B2 (ja) | 2004-01-13 |
Family
ID=19354066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07716494A Expired - Lifetime JP3485959B2 (ja) | 1993-04-16 | 1994-04-15 | 薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5500380A (ja) |
| JP (1) | JP3485959B2 (ja) |
| KR (1) | KR960002086B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3599290B2 (ja) | 1994-09-19 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| TW367564B (en) * | 1995-09-25 | 1999-08-21 | Toshiba Corp | Forming method for polycrystalline silicon, thin film transistor containing the polycrystalline silicon and manufacturing method thereof, and the liquid crystal display containing the thin film transistor |
| US6136654A (en) * | 1996-06-07 | 2000-10-24 | Texas Instruments Incorporated | Method of forming thin silicon nitride or silicon oxynitride gate dielectrics |
| JP2915397B1 (ja) * | 1998-05-01 | 1999-07-05 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バックチャネル効果を防止する薄膜トランジスタおよびその製造方法 |
| US6121094A (en) * | 1998-07-21 | 2000-09-19 | Advanced Micro Devices, Inc. | Method of making a semiconductor device with a multi-level gate structure |
| JP4222707B2 (ja) * | 2000-03-24 | 2009-02-12 | 東京エレクトロン株式会社 | プラズマ処理装置及び方法、ガス供給リング及び誘電体 |
| US6649543B1 (en) | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
| US6686298B1 (en) * | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6833329B1 (en) | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
| US6660657B1 (en) * | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
| KR100422808B1 (ko) * | 2000-12-30 | 2004-03-12 | 한국전자통신연구원 | 매우 얇은 활성층을 가지는 박막 트랜지스터의 제조방법 |
| US20020127470A1 (en) * | 2001-03-07 | 2002-09-12 | Syvertsen Marc L. | Independent seal and vent for an electrochemical cell |
| US6878585B2 (en) * | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
| US6723599B2 (en) * | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| US6716681B2 (en) * | 2002-03-27 | 2004-04-06 | Chi Mei Optoelectronics Corp. | Method for manufacturing thin film transistor panel |
| JP4993938B2 (ja) * | 2005-04-28 | 2012-08-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8318554B2 (en) | 2005-04-28 | 2012-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming gate insulating film for thin film transistors using plasma oxidation |
| US8344378B2 (en) | 2009-06-26 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and method for manufacturing the same |
| WO2012098575A1 (ja) * | 2011-01-18 | 2012-07-26 | パナソニック株式会社 | 薄膜トランジスタ装置の製造方法、薄膜トランジスタおよび表示装置 |
| KR102436641B1 (ko) | 2015-10-23 | 2022-08-26 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241269A (ja) * | 1984-05-16 | 1985-11-30 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH01268060A (ja) * | 1988-04-20 | 1989-10-25 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH01288828A (ja) * | 1988-05-16 | 1989-11-21 | Sharp Corp | 薄膜トランジスタ |
| JPH01291467A (ja) * | 1988-05-19 | 1989-11-24 | Toshiba Corp | 薄膜トランジスタ |
| KR950013426B1 (ko) * | 1990-02-28 | 1995-11-08 | 가부시기가이샤 히다찌세이사구쇼 | 마이크로파플라즈마강화 cvd장치 및 박막트랜지스터, 그리고 그 응용장치 |
| JPH03283466A (ja) * | 1990-03-29 | 1991-12-13 | Nec Corp | 薄膜トランジスタ |
| JPH0444274A (ja) * | 1990-06-08 | 1992-02-14 | Fuji Xerox Co Ltd | 薄膜半導体装置とその製造方法 |
| JPH04157767A (ja) * | 1990-10-22 | 1992-05-29 | Oki Electric Ind Co Ltd | 薄膜トランジスタ |
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| JP3175225B2 (ja) * | 1991-09-05 | 2001-06-11 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
-
1993
- 1993-04-16 KR KR1019930006431A patent/KR960002086B1/ko not_active IP Right Cessation
-
1994
- 1994-04-14 US US08/227,661 patent/US5500380A/en not_active Expired - Lifetime
- 1994-04-15 JP JP07716494A patent/JP3485959B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 徳山巍 橋本哲一 ，ＶＬＳＩ製造技術，日本，日経ＢＰ社，１９８９年 ６月 １日，第１版 第２刷，ｐ．１０４〜１０５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794740A (ja) | 1995-04-07 |
| US5500380A (en) | 1996-03-19 |
| KR960002086B1 (ko) | 1996-02-10 |
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