JP4087172B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係わり、特にシリコン酸化膜の信頼性を向上させる工程を含み、少なくとも２種類の膜厚のシリコン酸化膜を有するデバイスの製造方法に関する。
【０００２】
【従来の技術】
従来、半導体基板上に２種のゲート膜厚をもつＭＯＳトランジスタを製造する際、一方のゲート酸化膜の信頼性を向上させるために以下の工程を用いてきた。
【０００３】
まず、図２（ａ）に示すように、シリコン半導体基板９上に素子分離膜１０を公知の技術により形成した後、例えばシリコン基板の熱酸化により第１のゲート酸化膜１１を形成する。活性領域は、素子分離膜１０により、２つ以上の領域に形成される。
【０００４】
次に、図２（ｂ）に示すように、第１のゲート絶縁膜１１に対し窒化処理を行う。通常この窒化処理により窒素がシリコン基板とゲート酸化膜の界面にシリコン酸窒化物１２として偏析し、界面順位やトラップを埋めるため、第１のゲート絶縁膜の信頼性が向上する。
【０００５】
次に、図２（ｃ）に示すように、公知の技術により、少なくとも第２のゲート酸化膜を形成したい部分を開口させるマスク材１３を、例えばフォトレジスト膜などによって形成した後、選択的に第１のゲート酸化膜を除去する。
【０００６】
通常この第１のゲート酸化膜の除去にはフッ酸が用いられるが、フッ酸のみでは前記シリコン基板とゲート酸化膜の界面に形成されたシリコン酸窒化物１２は除去されないため、シリコン酸窒化物１２がシリコン表面上に残ることになる。
【０００７】
次に、図２（ｄ）に示すように前記マスク材１３を除去後、第２のゲート酸化膜１４を、例えばシリコン基板の熱酸化により形成する。
【０００８】
引き続き図２（ｅ）に示すように、公知の技術により、ゲート電極膜１５、及びトランジスタのソース／ドレイン１６を形成し、ＭＯＳトランジスタを製造していた。
【０００９】
【発明が解決しようとする課題】
従来の製造方法では第１のゲート酸化膜への窒化処理時に形成された、シリコン酸窒化物がシリコン基板表面に残ったまま、第２のゲート酸化膜を形成する。よって、特に第２のゲート酸化膜形成が熱酸化によって行われる場合は、このシリコン酸窒化物が酸化阻害物として作用するため、第２のゲート酸化膜の信頼性が著しく劣化するという問題点があった。
【００１０】
本発明は製造方法を改善して、上記の問題点を取り除くことを課題とする。
【００１１】
【課題を解決するための手段】
本発明の製造方法では、第２のゲート酸化膜を形成するために、第１のゲート絶縁膜を除去する際、もしくは第２のゲート酸化膜を形成する直前のシリコン基板洗浄を行う際に、アンモニア過酸化水素水による処理を含むことにより、第２のゲート酸化膜を形成する部位のシリコン酸窒化物を、第２のゲート酸化膜形成前に除去する事ができる。
【００１２】
【発明の実施の形態】
本発明の実施例を以下に図１に基づいて説明する。まず図１（ａ）に示すように、シリコン半導体基板１上に素子分離膜２を公知の技術により形成した後、例えばシリコン基板の熱酸化により第１のゲート酸化膜３を形成する。半導体活性領域は、素子分離膜２により２つ以上に分離される。
【００１３】
次に、図１（ｂ）に示すように、第１のゲート絶縁膜３に対し窒化処理を行う。通常この窒化処理により窒素がシリコン基板とゲート酸化膜の界面にシリコン酸窒化物４として偏析し、界面順位やトラップを埋めるため、第１のゲート絶縁膜の信頼性が向上する。また、窒化処理においては、一酸化二窒素ガスや、アンモニアガスが用いられるが、特にアンモニアガスを使用した場合、活性度が一酸化二窒素より高く、より界面に多くのシリコン酸窒化物を形成しやすい。
【００１４】
次に、図１（ｃ）に示すように、公知の技術により、少なくとも第２のゲート酸化膜を形成したい部分を開口させるマスク材５を、例えばフォトレジスト膜などによって形成した後、選択的に一部活性領域の第１のゲート酸化膜を除去する。通常この第１のゲート酸化膜の除去にはフッ酸が用いられるが、フッ酸のみでは前記シリコン基板とゲート酸化膜の界面に形成されたシリコン酸窒化物１２は除去されないため、除去時の工程にアンモニア過酸化水素を含んだ薬液による処理を含ませる。アンモニア過酸化水素水はシリコンや、シリコン窒化物をエッチングする特性を持つので、前記シリコン酸窒化物４をも除去する事になる。
【００１５】
もしくは、選択的に第１のゲート酸化膜を除去する際は、従来の方法通り、フッ酸による処理のみに留め、その後、第２のゲート酸化膜を形成する直前のシリコン基板洗浄において、アンモニア過酸化水素を含んだ薬液による処理を含ませても同じ効果を得ることができる。
【００１６】
次に、図１（ｄ）に示すように前記マスク材５を除去後、第２のゲート酸化膜６を、例えばシリコン基板１の熱酸化により形成する。この時、第２のゲート酸化膜が形成されるシリコン基板表面には酸化阻害物であるシリコン酸窒化物がないので、高品質のゲート酸化膜を形成する事が可能となる。
【００１７】
引き続き、図１（ｅ）に示すように、公知の技術により、ゲート電極膜７、及びトランジスタのソース／ドレイン８を形成し、ＭＯＳトランジスタを製造する。
【００１８】
ここでは第１、第２の酸化膜ともにゲート酸化膜として用いたＭＯＳトランジスタを実施例として上げたが、以下にあげる素子の製造方法においても、応用が利き、同じ効果を持つことは言うまでもない。
１．前記第１の酸化膜をＭＯＳ容量素子の絶縁膜、前記第２の酸化膜をＭＯＳトランジスタのゲート酸化膜とした半導体素子の製造方法。
２．前記第１の酸化膜をＭＯＳトランジスタのゲート酸化膜、前記第２の酸化膜をＭＯＳ容量素子の絶縁膜とした半導体素子の製造方法。
３．前記第１の酸化膜、及び第２の酸化膜ともＭＯＳ容量素子の絶縁膜とした半導体素子の製造方法。
【００１９】
【発明の効果】
本発明は以上説明したように、窒化処理後に形成されるシリコン酸窒化物が第２のゲート酸化膜形成部より除去される、第２のゲート酸化膜形成時の酸化阻害が起きないため、第２のゲート酸化膜の信頼性を高く維持することができる。
【図面の簡単な説明】
【図１】本発明の実施例の工程断面図である。
【図２】従来の技術の工程断面図である。
【符号の説明】
１、９ シリコン半導体基板
２、１０ 素子分離膜
３、１１ 第１のゲート酸化膜
４、１２ シリコン酸窒化物
５、１３ マスク剤
６、１４ 第２のゲート酸化膜
７、１５ ゲート電極膜
８、１６ ソース／ドレイン

Claims (5)

  1. シリコン基板上に少なくとも２種類以上の膜厚の異なるシリコン酸化膜を形成する半導体装置の製造方法において、
    第１の膜厚を有する第１のシリコン酸化膜を前記シリコン基板上に形成する工程と、
    前記第１のシリコン酸化膜と前記シリコン基板との界面にシリコン酸窒化物が形成されるよう前記第１のシリコン酸化膜を窒化処理する工程と、
    少なくとも第２のゲート酸化膜を形成する部分を開口するようにフォトレジスト膜を形成する工程と、
    前記シリコン基板の一部から前記フォトレジスト膜により覆われていない前記第１のシリコン酸化膜を、アンモニア過酸化水素水を含む薬液により除去するとともに、前記第１のシリコン酸化膜と前記シリコン基板との界面に形成されたシリコン酸窒化物を除去する工程と、
    前記フォトレジスト膜を除去する工程と、
    前記第１のシリコン酸化膜が除去された部分に第１の膜厚と異なる第２の膜厚を有する第２のシリコン酸化膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１のシリコン酸化膜を窒化処理する工程は、アンモニアガスを使用することを特徴とする請求項１記載の半導体装置の製造方法。
  3. シリコン基板上に少なくとも２種類以上の膜厚の異なるシリコン酸化膜を形成する半導体装置の製造方法において、
    第１の膜厚を有する第１のシリコン酸化膜を前記シリコン基板上に形成する工程と、
    前記第１のシリコン酸化膜と前記シリコン基板との界面にシリコン酸窒化物が形成されるよう前記第１のシリコン酸化膜を窒化処理する工程と、
    少なくとも第２のゲート酸化膜を形成する部分を開口するようにフォトレジスト膜を形成する工程と、
    前記シリコン基板の一部から前記フォトレジスト膜により覆われていない前記第１のシリコン酸化膜を除去する工程と、
    アンモニア過酸化水素水を含む薬液によりシリコン基板を洗浄するとともに、前記第１のシリコン酸化膜と前記シリコン基板との界面に形成されたシリコン酸窒化物を除去する工程と、
    前記フォトレジスト膜を除去する工程と、
    前記第１のシリコン酸化膜が除去された部分に第１の膜厚と異なる第２の膜厚を有する第２のシリコン酸化膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  4. 前記第１のシリコン酸化膜を窒化処理する工程は、アンモニアガスを使用することを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記第１のシリコン酸化膜を除去する工程は、フッ酸を用いて前記シリコン基板の一部から前記フォトレジスト膜により覆われていない前記第１のシリコン酸化膜を除去することを特徴とする請求項３記載の半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521452B1 (ko) * 2004-07-28 2005-10-12 동부아남반도체 주식회사 반도체 장치의 질화산화막 형성방법
US8114739B2 (en) 2009-09-28 2012-02-14 Freescale Semiconductor, Inc. Semiconductor device with oxygen-diffusion barrier layer and method for fabricating same
KR101929384B1 (ko) 2012-05-24 2018-12-14 삼성전자주식회사 선택적으로 질화처리된 게이트 절연막을 갖는 반도체 장치의 제조 방법
CN104183478A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN106033717A (zh) * 2015-03-11 2016-10-19 中芯国际集成电路制造(上海)有限公司 半导体器件制作方法、半导体器件及电子装置
CN106298495A (zh) * 2016-11-02 2017-01-04 苏州同冠微电子有限公司 一种半导体薄膜的制备方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS613767Y2 (ja) * 1980-09-22 1986-02-05
JPS5768346A (en) * 1980-10-14 1982-04-26 Mitsubishi Electric Corp Packing box with pallet
SE442246B (sv) * 1980-10-28 1985-12-09 Bofors Ab Sett och anordning att minska basmotstandet for projektiler
US4989731A (en) * 1986-04-23 1991-02-05 Shuert Lyle H Bulk container
GB8718499D0 (en) * 1987-08-05 1987-09-09 Fullarton Ltd A & W Container
US5579686A (en) * 1988-08-09 1996-12-03 Nucon Corporation Plastic pallet assembly
US4843976A (en) * 1988-08-09 1989-07-04 Pigott Maurice J Plastic pallet
US4960209A (en) * 1989-03-16 1990-10-02 California Steel Industries, Inc. Sheet steel package assembly
US5415286A (en) * 1994-05-05 1995-05-16 Molex Incorporated Packaging container for flat flexible circuits
US5441154A (en) * 1994-06-28 1995-08-15 Youell, Iii; Donald R. Integrated paperboard container and pallet system
US6032801A (en) * 1997-01-17 2000-03-07 Jupille Design Incorporated Pallet system
US6235590B1 (en) * 1998-12-18 2001-05-22 Lsi Logic Corporation Fabrication of differential gate oxide thicknesses on a single integrated circuit chip
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
US6436848B1 (en) * 1999-03-30 2002-08-20 Cypress Semiconductor Corp. Method for forming nitrogen-rich silicon oxide-based dielectric materials
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US6423565B1 (en) * 2000-05-30 2002-07-23 Kurt L. Barth Apparatus and processes for the massproduction of photovotaic modules
JP4535629B2 (ja) * 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3626115B2 (ja) * 2001-06-14 2005-03-02 沖電気工業株式会社 チタン化合物を含有するｃｖｄチタン膜の形成方法
US6642112B1 (en) * 2001-07-30 2003-11-04 Zilog, Inc. Non-oxidizing spacer densification method for manufacturing semiconductor devices

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