JP2002093744A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002093744A JP2002093744A JP2000276497A JP2000276497A JP2002093744A JP 2002093744 A JP2002093744 A JP 2002093744A JP 2000276497 A JP2000276497 A JP 2000276497A JP 2000276497 A JP2000276497 A JP 2000276497A JP 2002093744 A JP2002093744 A JP 2002093744A
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Abstract
(57)【要約】
【課題】 フォトレジスト膜の除去の際の洗浄における
半導体層上のシミのない半導体装置の製造方法を提供す
る。 【解決手段】 露出している半導体層の表面部を酸化し
て、アッシング酸化膜１７を形成した後、ＣＶＤ酸化膜
を堆積する。ＣＶＤ酸化膜の上に形成したフォトレジス
ト膜９をマスクとする気相フッ酸処理により、アッシン
グ酸化膜１７は残したままでＣＶＤ酸化膜を部分的に除
去し、非シリサイド領域Ｒnsを覆う反応防止用酸化膜１
８を形成する。フォトレジスト膜９を除去した後、アッ
シング酸化膜１７を除去し、乾燥処理を行なった後、基
板上に金属膜を堆積する。そして、半導体層と金属膜と
の反応により、高濃度ソース・ドレイン領域１１などの
半導体層の上部にシリサイド層１２を形成する。
半導体層上のシミのない半導体装置の製造方法を提供す
る。 【解決手段】 露出している半導体層の表面部を酸化し
て、アッシング酸化膜１７を形成した後、ＣＶＤ酸化膜
を堆積する。ＣＶＤ酸化膜の上に形成したフォトレジス
ト膜９をマスクとする気相フッ酸処理により、アッシン
グ酸化膜１７は残したままでＣＶＤ酸化膜を部分的に除
去し、非シリサイド領域Ｒnsを覆う反応防止用酸化膜１
８を形成する。フォトレジスト膜９を除去した後、アッ
シング酸化膜１７を除去し、乾燥処理を行なった後、基
板上に金属膜を堆積する。そして、半導体層と金属膜と
の反応により、高濃度ソース・ドレイン領域１１などの
半導体層の上部にシリサイド層１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、サリサイド構造を
有する半導体装置の製造方法に係り、特に、汚染の防止
対策に関する。
有する半導体装置の製造方法に係り、特に、汚染の防止
対策に関する。
【０００２】
【従来の技術】近年、半導体装置内のＭＩＳＦＥＴの微
細化に伴う短チャネル効果等を抑制するために、ＭＩＳ
ＦＥＴのソース・ドレイン領域等になっている不純物拡
散層をできるだけ浅く形成する構造が採られている。反
面、不純物拡散層を浅くすると、不純物拡散層のシート
抵抗が増大するので、高速，低消費電力の半導体装置を
製造することが困難になる。
細化に伴う短チャネル効果等を抑制するために、ＭＩＳ
ＦＥＴのソース・ドレイン領域等になっている不純物拡
散層をできるだけ浅く形成する構造が採られている。反
面、不純物拡散層を浅くすると、不純物拡散層のシート
抵抗が増大するので、高速，低消費電力の半導体装置を
製造することが困難になる。
【０００３】そこで、最近では、ソース・ドレイン領域
の上部を、ＳｉとＴｉとの化合物であるＴｉＳｉ2 膜
や、ＳｉとＣｏとの化合物膜であるＣｏＳｉ2 膜など、
リフラクトリ金属とシリコンとの化合物であるシリサイ
ド膜に変化させるサリサイド処理を行なうことが多くな
っている。
の上部を、ＳｉとＴｉとの化合物であるＴｉＳｉ2 膜
や、ＳｉとＣｏとの化合物膜であるＣｏＳｉ2 膜など、
リフラクトリ金属とシリコンとの化合物であるシリサイ
ド膜に変化させるサリサイド処理を行なうことが多くな
っている。
【０００４】一方、Ｉ／Ｏ部に用いるＭＩＳＦＥＴにお
いては、ゲート酸化膜の耐性、ＥＳＤ耐性を確保するた
めに、ソース・ドレイン領域の上部にシリサイド膜を形
成しないのが一般的である。つまり、１つの半導体基板
上に、シリサイド形成領域と非サリサイド形成領域とが
あることになる。
いては、ゲート酸化膜の耐性、ＥＳＤ耐性を確保するた
めに、ソース・ドレイン領域の上部にシリサイド膜を形
成しないのが一般的である。つまり、１つの半導体基板
上に、シリサイド形成領域と非サリサイド形成領域とが
あることになる。
【０００５】図４（ａ）〜（ｃ）及び図５（ａ）〜
（ｃ）は、１つの半導体基板上にシリサイド形成領域と
非シリサイド形成領域とを有する半導体装置についての
従来の製造方法を示す断面図である。
（ｃ）は、１つの半導体基板上にシリサイド形成領域と
非シリサイド形成領域とを有する半導体装置についての
従来の製造方法を示す断面図である。
【０００６】まず、図４（ａ）に示す工程で、Ｓｉ基板
１０１にシャロートレンチ分離１０２を形成した後、フ
ォトリソグラフィー工程及びイオン注入工程とにより、
シリサイド形成領域ＲscのＮウェル１０３ａ及びＰウェ
ル１０３ｂと、非シリサイド形成領域Ｒnsのウェル１０
３ｃとを形成する。なお、非シリサイド形成領域Ｒnsに
おいても、ＰウェルとＮウェルとが存在するが、便宜
上、１つのウェルのみを図示している。その後、各ウェ
ル１０３ａ，１０３ｂ，１０３ｃにしきい値制御用不純
物の注入や、チャネルストッパー用不純物の注入を行な
う。
１０１にシャロートレンチ分離１０２を形成した後、フ
ォトリソグラフィー工程及びイオン注入工程とにより、
シリサイド形成領域ＲscのＮウェル１０３ａ及びＰウェ
ル１０３ｂと、非シリサイド形成領域Ｒnsのウェル１０
３ｃとを形成する。なお、非シリサイド形成領域Ｒnsに
おいても、ＰウェルとＮウェルとが存在するが、便宜
上、１つのウェルのみを図示している。その後、各ウェ
ル１０３ａ，１０３ｂ，１０３ｃにしきい値制御用不純
物の注入や、チャネルストッパー用不純物の注入を行な
う。
【０００７】次に、熱酸化法により、Ｓｉ基板１０１の
表面上にシリコン酸化膜１０４を形成し、さらに、ノン
ドープのポリシリコン膜１０５ａを堆積する。そして、
フォトリソグラフィー工程とイオン注入工程とにより、
ノンドープポリシリコン膜１０５ａのうち，ＰＭＩＳＦ
ＥＴ形成領域に位置する部分にはボロン（Ｂ）を、ＮＭ
ＩＳＦＥＴ形成領域に位置する部分には砒素（Ａｓ）を
それぞれ導入する。さらに、ポリシリコン膜１０５ａの
上に、ＴｉＮ（窒化チタン）などのバリア導体膜１０５
ｂと、Ｗ（タングステン）などからなる金属膜１０５ｃ
と、シリコン窒化膜１０６とを順次堆積する。
表面上にシリコン酸化膜１０４を形成し、さらに、ノン
ドープのポリシリコン膜１０５ａを堆積する。そして、
フォトリソグラフィー工程とイオン注入工程とにより、
ノンドープポリシリコン膜１０５ａのうち，ＰＭＩＳＦ
ＥＴ形成領域に位置する部分にはボロン（Ｂ）を、ＮＭ
ＩＳＦＥＴ形成領域に位置する部分には砒素（Ａｓ）を
それぞれ導入する。さらに、ポリシリコン膜１０５ａの
上に、ＴｉＮ（窒化チタン）などのバリア導体膜１０５
ｂと、Ｗ（タングステン）などからなる金属膜１０５ｃ
と、シリコン窒化膜１０６とを順次堆積する。
【０００８】次に、図４（ｂ）に示す工程で、フォトリ
ソグラフィー工程とドライエッチング工程とにより、シ
リコン窒化膜１０６，金属膜１０５ｃ，バリア導体膜１
０５ｂ，ポリシリコン膜１０５ａ及びシリコン酸化膜１
０４をパターニングして、ＭＩＳＦＥＴのゲート絶縁膜
１１３，ゲート電極１１５及びゲート上保護膜１１４を
形成する。さらに、フォトリソグラフィー工程及びイオ
ン注入工程により、シリサイド形成領域Ｒsc，非シリサ
イド形成領域Ｒnsの双方において、フォトレジストマス
クとゲート電極１１５とをマスクとして、ＮＭＩＳＦＥ
Ｔ形成領域に位置する部分には砒素イオン（Ａｓ+ ）
を、ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロン
イオン（Ｂ+ ）をそれぞれ注入して、ゲート電極に対し
て自己整合的にエクステンション領域１１０を形成す
る。
ソグラフィー工程とドライエッチング工程とにより、シ
リコン窒化膜１０６，金属膜１０５ｃ，バリア導体膜１
０５ｂ，ポリシリコン膜１０５ａ及びシリコン酸化膜１
０４をパターニングして、ＭＩＳＦＥＴのゲート絶縁膜
１１３，ゲート電極１１５及びゲート上保護膜１１４を
形成する。さらに、フォトリソグラフィー工程及びイオ
ン注入工程により、シリサイド形成領域Ｒsc，非シリサ
イド形成領域Ｒnsの双方において、フォトレジストマス
クとゲート電極１１５とをマスクとして、ＮＭＩＳＦＥ
Ｔ形成領域に位置する部分には砒素イオン（Ａｓ+ ）
を、ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロン
イオン（Ｂ+ ）をそれぞれ注入して、ゲート電極に対し
て自己整合的にエクステンション領域１１０を形成す
る。
【０００９】次に、図４（ｃ）に示す工程で、基板上
に、ＣＶＤ酸化膜を堆積した後、異方性エッチングによ
りエッチバックして、ゲート絶縁膜１１３，ゲート電極
１１５及びゲート上保護膜１１４の側面上に酸化膜サイ
ドウォール１１６を形成する。さらに、フォトリソグラ
フィー工程及びイオン注入工程により、シリサイド形成
領域Ｒsc，非シリサイド形成領域Ｒnsの双方において、
フォトレジストマスクとゲート電極１１５及び酸化膜サ
イドウォール１１６とをマスクとして、ＮＭＩＳＦＥＴ
形成領域に位置する部分には砒素イオン（Ａｓ+ ）を、
ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロンイオ
ン（Ｂ+ ）をそれぞれ注入して、エクステンション領域
１１０の外側に高濃度ソース・ドレイン領域１１１を形
成する。
に、ＣＶＤ酸化膜を堆積した後、異方性エッチングによ
りエッチバックして、ゲート絶縁膜１１３，ゲート電極
１１５及びゲート上保護膜１１４の側面上に酸化膜サイ
ドウォール１１６を形成する。さらに、フォトリソグラ
フィー工程及びイオン注入工程により、シリサイド形成
領域Ｒsc，非シリサイド形成領域Ｒnsの双方において、
フォトレジストマスクとゲート電極１１５及び酸化膜サ
イドウォール１１６とをマスクとして、ＮＭＩＳＦＥＴ
形成領域に位置する部分には砒素イオン（Ａｓ+ ）を、
ＰＭＩＳＦＥＴ形成領域に位置する部分にはボロンイオ
ン（Ｂ+ ）をそれぞれ注入して、エクステンション領域
１１０の外側に高濃度ソース・ドレイン領域１１１を形
成する。
【００１０】次に、図５（ａ）に示す工程で、基板上
に、ＣＶＤ酸化膜を堆積した後、ＣＶＤ酸化膜の上に非
シリサイド領域Ｒnsを覆いシリサイド形成領域Ｒscを開
口したフォトレジスト膜１０９を形成する。そして、こ
のレジスト膜１０９をマスクとするフッ酸溶液を用いた
ウエットエッチングにより、ＣＶＤ酸化膜のうちシリサ
イド形成領域Ｒscに位置する部分を選択的に除去し、非
シリサイド領域Ｒnsを覆う反応防止用酸化膜１１８を形
成する。
に、ＣＶＤ酸化膜を堆積した後、ＣＶＤ酸化膜の上に非
シリサイド領域Ｒnsを覆いシリサイド形成領域Ｒscを開
口したフォトレジスト膜１０９を形成する。そして、こ
のレジスト膜１０９をマスクとするフッ酸溶液を用いた
ウエットエッチングにより、ＣＶＤ酸化膜のうちシリサ
イド形成領域Ｒscに位置する部分を選択的に除去し、非
シリサイド領域Ｒnsを覆う反応防止用酸化膜１１８を形
成する。
【００１１】次に、図５（ｂ）に示す工程で、プラズマ
アッシング処理，硫酸過水液およびアンモニア過水液に
よる洗浄処理によりレジスト膜１０９を除去する。
アッシング処理，硫酸過水液およびアンモニア過水液に
よる洗浄処理によりレジスト膜１０９を除去する。
【００１２】次に、図５（ｃ）に示す工程で、サリサイ
ド工程を行なう。その際、希釈フッ酸（ＤＨＦ）等によ
る洗浄によって残さを除去してから、基板上に、コバル
ト膜（Ｃｏ膜）やチタン膜（Ｔｉ膜）などの金属膜を堆
積する。そして、Ｎ2 雰囲気中で熱処理を施し、Ｃｏと
Ｓｉとを反応させて、高濃度ソース・ドレイン領域１１
１の上部にシリサイド層１１２を形成する。
ド工程を行なう。その際、希釈フッ酸（ＤＨＦ）等によ
る洗浄によって残さを除去してから、基板上に、コバル
ト膜（Ｃｏ膜）やチタン膜（Ｔｉ膜）などの金属膜を堆
積する。そして、Ｎ2 雰囲気中で熱処理を施し、Ｃｏと
Ｓｉとを反応させて、高濃度ソース・ドレイン領域１１
１の上部にシリサイド層１１２を形成する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記半
導体装置の製造方法においては、図５（ａ）に示す工程
で、ＣＶＤ酸化膜を希釈フッ酸（ＤＨＦ）によりエッチ
ングしてパターニングした後に乾燥すると、基板上，特
に高濃度ソース・ドレイン領域１１１上にシミが発生
し、このシミの上には良好なシリサイド層が形成されな
いという不具合があった。シミが発生すると、図５
（ｃ）に示すＣｏ膜（あるいはＴｉ膜）を堆積する前の
ＤＨＦにおいて過度のエッチングを行わないと除去でき
ないが、過度のエッチングを行なうことにより、シャロ
ートレンチ分離部の酸化膜や、非サリサイド領域を覆う
反応防止用酸化膜がエッチングされ、別の不具合を招く
おそれがある。
導体装置の製造方法においては、図５（ａ）に示す工程
で、ＣＶＤ酸化膜を希釈フッ酸（ＤＨＦ）によりエッチ
ングしてパターニングした後に乾燥すると、基板上，特
に高濃度ソース・ドレイン領域１１１上にシミが発生
し、このシミの上には良好なシリサイド層が形成されな
いという不具合があった。シミが発生すると、図５
（ｃ）に示すＣｏ膜（あるいはＴｉ膜）を堆積する前の
ＤＨＦにおいて過度のエッチングを行わないと除去でき
ないが、過度のエッチングを行なうことにより、シャロ
ートレンチ分離部の酸化膜や、非サリサイド領域を覆う
反応防止用酸化膜がエッチングされ、別の不具合を招く
おそれがある。
【００１４】つまり、フォトレジスト膜を除去した後の
エッチングなどの処理によってこのようなシミが発生す
ると、その後の各種の処理を適正に行なうことができな
くなるおそれがあった。
エッチングなどの処理によってこのようなシミが発生す
ると、その後の各種の処理を適正に行なうことができな
くなるおそれがあった。
【００１５】本発明の目的は、フォトレジスト膜の除去
処理の後におけるシミの発生を防止する手段を講ずるこ
とにより、サリサイド工程などの各種処理を適正に行な
いうる半導体装置の製造方法を提供することにある。
処理の後におけるシミの発生を防止する手段を講ずるこ
とにより、サリサイド工程などの各種処理を適正に行な
いうる半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、基板上の半導体層の表面上に、シミ防
止用酸化膜を形成する工程（ａ）と、上記工程（ａ）の
後に、基板上に、上記シミ防止用酸化膜に対して選択エ
ッチングが可能な被覆絶縁膜を形成する工程（ｂ）と、
上記被覆絶縁膜の上に、一部を覆い上記半導体層の上方
を開口したフォトレジスト膜を形成する工程（ｃ）と、
上記フォトレジスト膜をマスクとして、上記シミ防止用
酸化膜を残して、上記被覆絶縁膜をエッチングする工程
（ｄ）と、アッシング及び洗浄により上記フォトレジス
ト膜を除去した後、上記シミ防止用酸化膜を除去する工
程（ｅ）とを含んでいる。
置の製造方法は、基板上の半導体層の表面上に、シミ防
止用酸化膜を形成する工程（ａ）と、上記工程（ａ）の
後に、基板上に、上記シミ防止用酸化膜に対して選択エ
ッチングが可能な被覆絶縁膜を形成する工程（ｂ）と、
上記被覆絶縁膜の上に、一部を覆い上記半導体層の上方
を開口したフォトレジスト膜を形成する工程（ｃ）と、
上記フォトレジスト膜をマスクとして、上記シミ防止用
酸化膜を残して、上記被覆絶縁膜をエッチングする工程
（ｄ）と、アッシング及び洗浄により上記フォトレジス
ト膜を除去した後、上記シミ防止用酸化膜を除去する工
程（ｅ）とを含んでいる。
【００１７】この方法により、フォトレジスト膜を除去
した時点では、シミ防止用酸化膜が存在しているので、
半導体層の表面が親水性の状態で後の工程が進められ
る。したがって、半導体層の上にシミが残ることに起因
して後工程が不適正に行なわれるのを回避することがで
きる。
した時点では、シミ防止用酸化膜が存在しているので、
半導体層の表面が親水性の状態で後の工程が進められ
る。したがって、半導体層の上にシミが残ることに起因
して後工程が不適正に行なわれるのを回避することがで
きる。
【００１８】上記工程（ａ）では、アッシング処理によ
り、上記シミ防止用酸化膜として半導体層の表面部にア
ッシング酸化膜を形成し、上記工程（ｂ）では、常圧Ｃ
ＶＤ法により、上記被覆用絶縁膜として基板上にＣＶＤ
酸化膜を形成することにより、互いにエッチング選択比
の高いシミ防止用酸化膜と被覆用酸化膜とを形成するこ
とが可能になる。
り、上記シミ防止用酸化膜として半導体層の表面部にア
ッシング酸化膜を形成し、上記工程（ｂ）では、常圧Ｃ
ＶＤ法により、上記被覆用絶縁膜として基板上にＣＶＤ
酸化膜を形成することにより、互いにエッチング選択比
の高いシミ防止用酸化膜と被覆用酸化膜とを形成するこ
とが可能になる。
【００１９】そして、上記工程（ｄ）では、気相フッ酸
処理により、上記アッシング酸化膜を残しつつ、上記Ｃ
ＶＤ酸化膜をパターニングすることができる。
処理により、上記アッシング酸化膜を残しつつ、上記Ｃ
ＶＤ酸化膜をパターニングすることができる。
【００２０】上記工程（ｅ）の後、上記半導体層の上部
をシリサイド化する工程をさらに含むことにより、シミ
の存在による不十分なシリサイド化部分の発生のない適
正なシリサイド層を形成することが可能になる。
をシリサイド化する工程をさらに含むことにより、シミ
の存在による不十分なシリサイド化部分の発生のない適
正なシリサイド層を形成することが可能になる。
【００２１】上記半導体層は、基板上のシリサイド形成
領域のＭＩＳＦＥＴのソース・ドレイン領域であり、上
記工程（ｃ）では、上記フォトレジスト膜によって覆わ
れる上記一部は基板上の非シリサイド形成領域であるこ
とにより、上記被覆絶縁膜をサリサイド工程における非
シリサイド形成領域を覆う反応防止膜として用いること
ができる。
領域のＭＩＳＦＥＴのソース・ドレイン領域であり、上
記工程（ｃ）では、上記フォトレジスト膜によって覆わ
れる上記一部は基板上の非シリサイド形成領域であるこ
とにより、上記被覆絶縁膜をサリサイド工程における非
シリサイド形成領域を覆う反応防止膜として用いること
ができる。
【００２２】上記半導体層は、ポリメタルゲート構造又
はメタルゲート構造を有するＭＩＳＦＥＴのソース・ド
レイン領域である場合、上記工程（ｅ）では、プラズマ
によるアッシングと水酸化テトラメチルアンモニウム液
による洗浄とを行なって、上記フォトレジスト膜を除去
することにより、メタル部分に悪影響を与えることな
く、フォトレジスト膜の除去を行なうことができる。
はメタルゲート構造を有するＭＩＳＦＥＴのソース・ド
レイン領域である場合、上記工程（ｅ）では、プラズマ
によるアッシングと水酸化テトラメチルアンモニウム液
による洗浄とを行なって、上記フォトレジスト膜を除去
することにより、メタル部分に悪影響を与えることな
く、フォトレジスト膜の除去を行なうことができる。
【００２３】本発明の第２の半導体装置の製造方法は、
半導体層を有する基板上に、被覆絶縁膜を形成する工程
（ａ）と、上記被覆絶縁膜の上に、一部を覆い上記半導
体層の上方を開口したフォトレジスト膜を形成する工程
（ｂ）と、上記フォトレジスト膜をマスクとして、上記
被覆絶縁膜をウエットエッチングする工程（ｃ）と、上
記工程（ｃ）と連続して、酸化性水溶液による処理によ
り、露出している上記半導体層の表面部にシミ防止用酸
化膜となる薬液酸化膜を形成する工程（ｄ）と、アッシ
ング及び洗浄により上記フォトレジスト膜を除去した
後、上記シミ防止用酸化膜を除去する工程（ｅ）とを含
んでいる。
半導体層を有する基板上に、被覆絶縁膜を形成する工程
（ａ）と、上記被覆絶縁膜の上に、一部を覆い上記半導
体層の上方を開口したフォトレジスト膜を形成する工程
（ｂ）と、上記フォトレジスト膜をマスクとして、上記
被覆絶縁膜をウエットエッチングする工程（ｃ）と、上
記工程（ｃ）と連続して、酸化性水溶液による処理によ
り、露出している上記半導体層の表面部にシミ防止用酸
化膜となる薬液酸化膜を形成する工程（ｄ）と、アッシ
ング及び洗浄により上記フォトレジスト膜を除去した
後、上記シミ防止用酸化膜を除去する工程（ｅ）とを含
んでいる。
【００２４】この方法により、被覆絶縁膜をウエットエ
ッチングによりパターニングしてから薬液酸化膜を形成
するまでは連続して行なわれて、乾燥することがないの
で、その間に半導体層の上にシミが発生するのを回避で
きる。また、薬液酸化膜を形成した後は、半導体層の表
面が親水性の状態で後の工程が進められる。したがっ
て、半導体層の上にシミが残ることに起因して後工程が
不適正に行なわれるのを回避することができる。
ッチングによりパターニングしてから薬液酸化膜を形成
するまでは連続して行なわれて、乾燥することがないの
で、その間に半導体層の上にシミが発生するのを回避で
きる。また、薬液酸化膜を形成した後は、半導体層の表
面が親水性の状態で後の工程が進められる。したがっ
て、半導体層の上にシミが残ることに起因して後工程が
不適正に行なわれるのを回避することができる。
【００２５】上記工程（ｄ）では、オゾン水処理又は過
酸化水素水処理により、上記薬液酸化膜を形成すること
ができる。
酸化水素水処理により、上記薬液酸化膜を形成すること
ができる。
【００２６】
【発明の実施の形態】（第１の実施形態）図１（ａ）〜
（ｃ）及び図２（ａ）〜（ｃ）は、本発明の第１の実施
形態に係る，半導体基板上にシリサイド形成領域と非シ
リサイド形成領域とを有する半導体装置の製造方法を示
す断面図である。
（ｃ）及び図２（ａ）〜（ｃ）は、本発明の第１の実施
形態に係る，半導体基板上にシリサイド形成領域と非シ
リサイド形成領域とを有する半導体装置の製造方法を示
す断面図である。
【００２７】まず、図１（ａ）に示す工程で、Ｓｉ基板
１にシャロートレンチ分離２を形成した後、フォトリソ
グラフィー工程及びイオン注入工程とにより、シリサイ
ド形成領域ＲscのＮウェル３ａ及びＰウェル３ｂと、非
シリサイド形成領域Ｒnsのウェル３ｃとを形成する。な
お、非シリサイド形成領域Ｒnsにおいても、Ｐウェルと
Ｎウェルとが存在するが、便宜上、１つのウェルのみを
図示している。その後、各ウェル３ａ，３ｂ，３ｃにし
きい値制御用不純物の注入や、チャネルストッパー用不
純物の注入を行なう。
１にシャロートレンチ分離２を形成した後、フォトリソ
グラフィー工程及びイオン注入工程とにより、シリサイ
ド形成領域ＲscのＮウェル３ａ及びＰウェル３ｂと、非
シリサイド形成領域Ｒnsのウェル３ｃとを形成する。な
お、非シリサイド形成領域Ｒnsにおいても、Ｐウェルと
Ｎウェルとが存在するが、便宜上、１つのウェルのみを
図示している。その後、各ウェル３ａ，３ｂ，３ｃにし
きい値制御用不純物の注入や、チャネルストッパー用不
純物の注入を行なう。
【００２８】次に、熱酸化法により、Ｓｉ基板１の表面
上にシリコン酸化膜４を形成し、さらに、下部ゲート電
極となるノンドープのポリシリコン膜５ａを堆積する。
そして、フォトリソグラフィー工程とイオン注入工程と
により、ノンドープポリシリコン膜５ａのうち，ＰＭＩ
ＳＦＥＴ形成領域に位置する部分にはボロン（Ｂ）を、
ＮＭＩＳＦＥＴ形成領域に位置する部分には砒素（Ａ
ｓ）をそれぞれ導入する。さらに、ポリシリコン膜５ａ
の上に、ＴｉＮ（窒化チタン）などのバリア導体膜５ｂ
と、上部ゲート電極となるＷ（タングステン膜）などか
らなる金属膜５ｃと、シリコン窒化膜６とを順次堆積す
る。
上にシリコン酸化膜４を形成し、さらに、下部ゲート電
極となるノンドープのポリシリコン膜５ａを堆積する。
そして、フォトリソグラフィー工程とイオン注入工程と
により、ノンドープポリシリコン膜５ａのうち，ＰＭＩ
ＳＦＥＴ形成領域に位置する部分にはボロン（Ｂ）を、
ＮＭＩＳＦＥＴ形成領域に位置する部分には砒素（Ａ
ｓ）をそれぞれ導入する。さらに、ポリシリコン膜５ａ
の上に、ＴｉＮ（窒化チタン）などのバリア導体膜５ｂ
と、上部ゲート電極となるＷ（タングステン膜）などか
らなる金属膜５ｃと、シリコン窒化膜６とを順次堆積す
る。
【００２９】次に、図１（ｂ）に示す工程で、フォトリ
ソグラフィー工程とドライエッチング工程とにより、シ
リコン窒化膜６，金属膜５ｃ，バリア導体膜５ｂ，ポリ
シリコン膜５ａ及びシリコン酸化膜４をパターニングし
て、ＭＩＳＦＥＴのゲート絶縁膜１３，ゲート電極１５
及びゲート上保護膜１４を形成する。さらに、フォトリ
ソグラフィー工程及びイオン注入工程により、シリサイ
ド形成領域Ｒsc，非シリサイド形成領域Ｒnsの双方にお
いて、フォトレジストマスクとゲート電極１５とをマス
クとして、ＮＭＩＳＦＥＴ形成領域に位置する部分には
砒素イオン（Ａｓ+ ）を、ＰＭＩＳＦＥＴ形成領域に位
置する部分にはボロンイオン（Ｂ+ ）をそれぞれ注入し
て、ゲート電極に対して自己整合的にエクステンション
領域１０を形成する。
ソグラフィー工程とドライエッチング工程とにより、シ
リコン窒化膜６，金属膜５ｃ，バリア導体膜５ｂ，ポリ
シリコン膜５ａ及びシリコン酸化膜４をパターニングし
て、ＭＩＳＦＥＴのゲート絶縁膜１３，ゲート電極１５
及びゲート上保護膜１４を形成する。さらに、フォトリ
ソグラフィー工程及びイオン注入工程により、シリサイ
ド形成領域Ｒsc，非シリサイド形成領域Ｒnsの双方にお
いて、フォトレジストマスクとゲート電極１５とをマス
クとして、ＮＭＩＳＦＥＴ形成領域に位置する部分には
砒素イオン（Ａｓ+ ）を、ＰＭＩＳＦＥＴ形成領域に位
置する部分にはボロンイオン（Ｂ+ ）をそれぞれ注入し
て、ゲート電極に対して自己整合的にエクステンション
領域１０を形成する。
【００３０】次に、図１（ｃ）に示す工程で、基板上
に、ＣＶＤ酸化膜を堆積した後、異方性エッチングによ
りエッチバックして、ゲート絶縁膜１３，ゲート電極１
５及びゲート上保護膜１４の側面上に酸化膜サイドウォ
ール１６を形成する。さらに、フォトリソグラフィー工
程及びイオン注入工程により、シリサイド形成領域Ｒs
c，非シリサイド形成領域Ｒnsの双方において、フォト
レジストマスクとゲート電極１５及び酸化膜サイドウォ
ール１６とをマスクとして、ＮＭＩＳＦＥＴ形成領域に
位置する部分には砒素イオン（Ａｓ+ ）を、ＰＭＩＳＦ
ＥＴ形成領域に位置する部分にはボロンイオン（Ｂ+ ）
をそれぞれ注入して、エクステンション領域１０の外側
に高濃度ソース・ドレイン領域１１を形成する。
に、ＣＶＤ酸化膜を堆積した後、異方性エッチングによ
りエッチバックして、ゲート絶縁膜１３，ゲート電極１
５及びゲート上保護膜１４の側面上に酸化膜サイドウォ
ール１６を形成する。さらに、フォトリソグラフィー工
程及びイオン注入工程により、シリサイド形成領域Ｒs
c，非シリサイド形成領域Ｒnsの双方において、フォト
レジストマスクとゲート電極１５及び酸化膜サイドウォ
ール１６とをマスクとして、ＮＭＩＳＦＥＴ形成領域に
位置する部分には砒素イオン（Ａｓ+ ）を、ＰＭＩＳＦ
ＥＴ形成領域に位置する部分にはボロンイオン（Ｂ+ ）
をそれぞれ注入して、エクステンション領域１０の外側
に高濃度ソース・ドレイン領域１１を形成する。
【００３１】次に、図２（ａ）に示す工程で、基板上
に、酸素雰囲気中でプラズマを用いた酸化処理，つまり
フォトレジスト膜を除去するためのアッシングと同じ処
理により、露出しているシリコン層の表面部を酸化し
て、厚みが約５ｎｍのアッシング酸化膜１７を形成し、
さらに、基板上に、常圧ＣＶＤ法により厚みが約５０ｎ
ｍのＣＶＤ酸化膜を堆積する。その結果、シリサイド形
成領域Ｒsc及び非シリサイド形成領域Ｒnsの高濃度ソー
ス・ドレイン領域１１の上には、アッシング酸化膜１７
とＣＶＤ酸化膜とからなる２層膜が形成される。
に、酸素雰囲気中でプラズマを用いた酸化処理，つまり
フォトレジスト膜を除去するためのアッシングと同じ処
理により、露出しているシリコン層の表面部を酸化し
て、厚みが約５ｎｍのアッシング酸化膜１７を形成し、
さらに、基板上に、常圧ＣＶＤ法により厚みが約５０ｎ
ｍのＣＶＤ酸化膜を堆積する。その結果、シリサイド形
成領域Ｒsc及び非シリサイド形成領域Ｒnsの高濃度ソー
ス・ドレイン領域１１の上には、アッシング酸化膜１７
とＣＶＤ酸化膜とからなる２層膜が形成される。
【００３２】次に、ＣＶＤ酸化膜の上に非シリサイド領
域Ｒnsを覆いシリサイド形成領域Ｒscを開口したフォト
レジスト膜９を形成する。続いて、フォトレジスト膜９
をマスクとする気相フッ酸処理により、アッシング酸化
膜１７は残したままでＣＶＤ酸化膜のうちシリサイド形
成領域Ｒscに位置する部分のみを選択的に除去し、非シ
リサイド領域Ｒnsを覆う反応防止用酸化膜１８を形成す
る。このとき、高濃度ソース・ドレイン領域１１の上に
は、アッシング酸化膜１７が残っており、アッシング酸
化膜１７の表面は親水状態で洗浄，乾燥されるので、高
濃度ソース・ドレイン領域１１の上におけるシミの発生
を抑制することができる。なお、気相フッ酸処理による
アッシング酸化膜１７とＣＶＤ酸化膜からなる反応防止
用酸化膜１８とのエッチング選択比は１００以上あるの
で、選択エッチにおける時間マージンを十分に確保する
ことができる。
域Ｒnsを覆いシリサイド形成領域Ｒscを開口したフォト
レジスト膜９を形成する。続いて、フォトレジスト膜９
をマスクとする気相フッ酸処理により、アッシング酸化
膜１７は残したままでＣＶＤ酸化膜のうちシリサイド形
成領域Ｒscに位置する部分のみを選択的に除去し、非シ
リサイド領域Ｒnsを覆う反応防止用酸化膜１８を形成す
る。このとき、高濃度ソース・ドレイン領域１１の上に
は、アッシング酸化膜１７が残っており、アッシング酸
化膜１７の表面は親水状態で洗浄，乾燥されるので、高
濃度ソース・ドレイン領域１１の上におけるシミの発生
を抑制することができる。なお、気相フッ酸処理による
アッシング酸化膜１７とＣＶＤ酸化膜からなる反応防止
用酸化膜１８とのエッチング選択比は１００以上あるの
で、選択エッチにおける時間マージンを十分に確保する
ことができる。
【００３３】次に、図２（ｂ）に示す工程で、フォトレ
ジスト膜９をプラズマアッシング及びＴＭＡＨ液（水酸
化テトラメチルアンモニウム液）によって除去する。Ｔ
ＭＡＨ液による洗浄によると、硫酸過水液およびアンモ
ニア過水液を用いたときのごとくポリメタルを溶解する
ことなく、灰化したレジスト残さを除去することが可能
である。したがって、本実施形態のようなゲート上保護
膜１４が設けられていない場合でも、不具合は生じな
い。
ジスト膜９をプラズマアッシング及びＴＭＡＨ液（水酸
化テトラメチルアンモニウム液）によって除去する。Ｔ
ＭＡＨ液による洗浄によると、硫酸過水液およびアンモ
ニア過水液を用いたときのごとくポリメタルを溶解する
ことなく、灰化したレジスト残さを除去することが可能
である。したがって、本実施形態のようなゲート上保護
膜１４が設けられていない場合でも、不具合は生じな
い。
【００３４】次に、図２（ｃ）に示す工程で、ＤＨＦ液
（Ｈ2 Ｏ：５０％ＨＦ＝５００：１）を用いたエッチン
グにおり、シリサイド形成領域Ｒscにおいてアッシング
酸化膜１７を除去し、ＩＰＡ液による乾燥処理により、
高濃度ソース・ドレイン領域１１の表面を清浄にした
後、基板上に、コバルト膜（Ｃｏ膜）やチタン膜（Ｔｉ
膜）などの金属膜を堆積する。そして、Ｎ2 雰囲気中で
熱処理を施し、ＣｏとＳｉとを反応させて、高濃度ソー
ス・ドレイン領域１１の上部にシリサイド層１２を形成
する。
（Ｈ2 Ｏ：５０％ＨＦ＝５００：１）を用いたエッチン
グにおり、シリサイド形成領域Ｒscにおいてアッシング
酸化膜１７を除去し、ＩＰＡ液による乾燥処理により、
高濃度ソース・ドレイン領域１１の表面を清浄にした
後、基板上に、コバルト膜（Ｃｏ膜）やチタン膜（Ｔｉ
膜）などの金属膜を堆積する。そして、Ｎ2 雰囲気中で
熱処理を施し、ＣｏとＳｉとを反応させて、高濃度ソー
ス・ドレイン領域１１の上部にシリサイド層１２を形成
する。
【００３５】本実施形態の製造方法によると、図２
（ａ）に示す工程で、高濃度ソース・ドレイン領域１１
の表面上にアッシング酸化膜１７を形成し、その上に、
反応防止用酸化膜１８となるＣＶＤ酸化膜を形成してい
て、高濃度ソース・ドレイン領域１１の上にはアッシン
グ酸化膜１７とＣＶＤ酸化膜との積層膜を形成してい
る。そして、フォトレジスト膜９をマスクとする気相フ
ッ酸処理により、アッシング酸化膜１７は残したままで
ＣＶＤ酸化膜のうちシリサイド形成領域Ｒscに位置する
部分のみを選択的に除去することにより、反応防止用酸
化膜１８を形成しているので、高濃度ソース・ドレイン
領域１１の上には、アッシング酸化膜１７が残ってい
る。したがって、その後、洗浄，乾燥工程が行なわれて
も、アッシング酸化膜１７の表面が親水状態で洗浄，乾
燥される。したがって、その後、シリサイド形成領域Ｒ
scにおいてアッシング酸化膜１７を除去してから、シミ
のない高濃度ソース・ドレイン領域１１の上に、シミに
よる不完全なシリサイド化部分などのほとんどない，適
正なシリサイド層１２を形成することができる。
（ａ）に示す工程で、高濃度ソース・ドレイン領域１１
の表面上にアッシング酸化膜１７を形成し、その上に、
反応防止用酸化膜１８となるＣＶＤ酸化膜を形成してい
て、高濃度ソース・ドレイン領域１１の上にはアッシン
グ酸化膜１７とＣＶＤ酸化膜との積層膜を形成してい
る。そして、フォトレジスト膜９をマスクとする気相フ
ッ酸処理により、アッシング酸化膜１７は残したままで
ＣＶＤ酸化膜のうちシリサイド形成領域Ｒscに位置する
部分のみを選択的に除去することにより、反応防止用酸
化膜１８を形成しているので、高濃度ソース・ドレイン
領域１１の上には、アッシング酸化膜１７が残ってい
る。したがって、その後、洗浄，乾燥工程が行なわれて
も、アッシング酸化膜１７の表面が親水状態で洗浄，乾
燥される。したがって、その後、シリサイド形成領域Ｒ
scにおいてアッシング酸化膜１７を除去してから、シミ
のない高濃度ソース・ドレイン領域１１の上に、シミに
よる不完全なシリサイド化部分などのほとんどない，適
正なシリサイド層１２を形成することができる。
【００３６】（第２の実施形態）図３（ａ）〜（ｃ）
は、本発明の第２の実施形態に係る半導体装置の製造方
法を示す断面図である。
は、本発明の第２の実施形態に係る半導体装置の製造方
法を示す断面図である。
【００３７】本実施形態においても、第１の実施形態と
同様に、図１（ａ）〜（ｃ）に示す工程を行なう。
同様に、図１（ａ）〜（ｃ）に示す工程を行なう。
【００３８】その後、図３（ａ）に示す工程で、基板上
に、常圧ＣＶＤ法により厚みが約５０ｎｍのＣＶＤ酸化
膜を堆積する。次に、ＣＶＤ酸化膜の上に非シリサイド
領域Ｒnsを覆いシリサイド形成領域Ｒscを開口したフォ
トレジスト膜９を形成する。続いて、フォトレジスト膜
９をマスクとするフッ酸処理により、ＣＶＤ酸化膜のう
ちシリサイド形成領域Ｒscに位置する部分のみを選択的
に除去し、非シリサイド領域Ｒnsを覆う反応防止用酸化
膜１８を形成する。さらに、水洗した後、Ｏ3水（オゾ
ン水）又は過酸化水素水（Ｈ2 Ｏ2 ）により洗浄する。
フッ酸処理からＯ3 水処理（又は過酸化水素水処理）ま
では、同一のスピンエッチ装置内で連続に行なう。
に、常圧ＣＶＤ法により厚みが約５０ｎｍのＣＶＤ酸化
膜を堆積する。次に、ＣＶＤ酸化膜の上に非シリサイド
領域Ｒnsを覆いシリサイド形成領域Ｒscを開口したフォ
トレジスト膜９を形成する。続いて、フォトレジスト膜
９をマスクとするフッ酸処理により、ＣＶＤ酸化膜のう
ちシリサイド形成領域Ｒscに位置する部分のみを選択的
に除去し、非シリサイド領域Ｒnsを覆う反応防止用酸化
膜１８を形成する。さらに、水洗した後、Ｏ3水（オゾ
ン水）又は過酸化水素水（Ｈ2 Ｏ2 ）により洗浄する。
フッ酸処理からＯ3 水処理（又は過酸化水素水処理）ま
では、同一のスピンエッチ装置内で連続に行なう。
【００３９】このとき、Ｏ3 水処理（又は過酸化水素水
処理）を行なうことにより、高濃度ソース・ドレイン領
域１１の上には、厚みが約１ｎｍの薬液酸化膜１９が形
成される。この薬液酸化膜１９の表面は親水状態で洗
浄，乾燥されるので、高濃度ソース・ドレイン領域１１
の上におけるシミの発生を抑制することができる。
処理）を行なうことにより、高濃度ソース・ドレイン領
域１１の上には、厚みが約１ｎｍの薬液酸化膜１９が形
成される。この薬液酸化膜１９の表面は親水状態で洗
浄，乾燥されるので、高濃度ソース・ドレイン領域１１
の上におけるシミの発生を抑制することができる。
【００４０】次に、図３（ｂ）に示す工程で、フォトレ
ジスト膜９をプラズマアッシング及びＴＭＡＨ液によっ
て除去する。ＴＭＡＨ液による洗浄によると、硫酸過水
液およびアンモニア過水液を用いたときのごとくポリメ
タルを溶解することなく、灰化したレジスト残さを除去
することが可能である。したがって、本実施形態のよう
なゲート上保護膜１４が設けられていない場合でも、不
具合は生じない。
ジスト膜９をプラズマアッシング及びＴＭＡＨ液によっ
て除去する。ＴＭＡＨ液による洗浄によると、硫酸過水
液およびアンモニア過水液を用いたときのごとくポリメ
タルを溶解することなく、灰化したレジスト残さを除去
することが可能である。したがって、本実施形態のよう
なゲート上保護膜１４が設けられていない場合でも、不
具合は生じない。
【００４１】次に、図３（ｃ）に示す工程で、ＤＨＦ液
（Ｈ2 Ｏ：５０％ＨＦ＝５００：１）を用いたエッチン
グにおり、シリサイド形成領域Ｒscにおいて薬液酸化膜
１９を除去し、ＩＰＡ液による乾燥処理により、高濃度
ソース・ドレイン領域１１の表面を清浄にした後、基板
上に、コバルト膜（Ｃｏ膜）やチタン膜（Ｔｉ膜）など
の金属膜を堆積する。そして、Ｎ2 雰囲気中で熱処理を
施し、ＣｏとＳｉとを反応させて、高濃度ソース・ドレ
イン領域１１の上部にシリサイド層１２を形成する。
（Ｈ2 Ｏ：５０％ＨＦ＝５００：１）を用いたエッチン
グにおり、シリサイド形成領域Ｒscにおいて薬液酸化膜
１９を除去し、ＩＰＡ液による乾燥処理により、高濃度
ソース・ドレイン領域１１の表面を清浄にした後、基板
上に、コバルト膜（Ｃｏ膜）やチタン膜（Ｔｉ膜）など
の金属膜を堆積する。そして、Ｎ2 雰囲気中で熱処理を
施し、ＣｏとＳｉとを反応させて、高濃度ソース・ドレ
イン領域１１の上部にシリサイド層１２を形成する。
【００４２】本実施形態の製造方法によると、図３
（ａ）に示す工程で、ＣＶＤ酸化膜のうちシリサイド形
成領域Ｒscに位置する部分のみを選択的に除去した後、
同一のスピンエッチ装置内で、連続的にＯ3 水処理（又
は過酸化水素水処理）を行なって、高濃度ソース・ドレ
イン領域１１の上に薬液酸化膜１９を形成しているの
で、その間に高濃度ソース・ドレイン領域１１の上には
シミが発生することがない。さらに、その後の工程で、
洗浄，乾燥工程が行なわれても、この薬液酸化膜１９の
表面は親水状態で洗浄，乾燥されるので、高濃度ソース
・ドレイン領域１１の上におけるシミの発生を抑制する
ことができる。したがって、その後、シリサイド形成領
域Ｒscにおいてアッシング酸化膜１７を除去してから、
シミのない高濃度ソース・ドレイン領域１１の上に、シ
ミによる不完全なシリサイド化部分などのほとんどな
い，適正なシリサイド層１２を形成することができる。
（ａ）に示す工程で、ＣＶＤ酸化膜のうちシリサイド形
成領域Ｒscに位置する部分のみを選択的に除去した後、
同一のスピンエッチ装置内で、連続的にＯ3 水処理（又
は過酸化水素水処理）を行なって、高濃度ソース・ドレ
イン領域１１の上に薬液酸化膜１９を形成しているの
で、その間に高濃度ソース・ドレイン領域１１の上には
シミが発生することがない。さらに、その後の工程で、
洗浄，乾燥工程が行なわれても、この薬液酸化膜１９の
表面は親水状態で洗浄，乾燥されるので、高濃度ソース
・ドレイン領域１１の上におけるシミの発生を抑制する
ことができる。したがって、その後、シリサイド形成領
域Ｒscにおいてアッシング酸化膜１７を除去してから、
シミのない高濃度ソース・ドレイン領域１１の上に、シ
ミによる不完全なシリサイド化部分などのほとんどな
い，適正なシリサイド層１２を形成することができる。
【００４３】なお、上記各実施形態では、ソース・ドレ
イン領域のみにシリサイド層を設けたが、上部ゲート電
極を金属膜ではなくシリサイド膜により構成してもよ
い。その場合、ゲート上保護膜は設けずに、下部ゲート
電極を構成するポリシリコン膜の上部をソース・ドレイ
ン領域のシリサイド化工程と同時にシリサイド化しても
よいし、ソース・ドレイン領域のシリサイド化工程とは
別の時点でポリシリコン膜の上部をシリサイド化する工
程を行なってから、このポリサイド膜をパターニングし
て上部ゲート電極と下部ゲート電極とからなるゲート電
極を形成してもよい。
イン領域のみにシリサイド層を設けたが、上部ゲート電
極を金属膜ではなくシリサイド膜により構成してもよ
い。その場合、ゲート上保護膜は設けずに、下部ゲート
電極を構成するポリシリコン膜の上部をソース・ドレイ
ン領域のシリサイド化工程と同時にシリサイド化しても
よいし、ソース・ドレイン領域のシリサイド化工程とは
別の時点でポリシリコン膜の上部をシリサイド化する工
程を行なってから、このポリサイド膜をパターニングし
て上部ゲート電極と下部ゲート電極とからなるゲート電
極を形成してもよい。
【００４４】さらに、本発明のシミ防止用酸化膜である
アッシング酸化膜や薬液酸化膜の形成工程は、ソース・
ドレイン領域の上にシリサイド層を形成する場合に限定
されるものではなく、例えばウェル注入のマスクとなる
フォトレジスト膜や、デュアルゲート形成のためのイオ
ン注入のマスクとなるフォトレジスト膜の形成前あるい
は形成後の処理に応用することができる。
アッシング酸化膜や薬液酸化膜の形成工程は、ソース・
ドレイン領域の上にシリサイド層を形成する場合に限定
されるものではなく、例えばウェル注入のマスクとなる
フォトレジスト膜や、デュアルゲート形成のためのイオ
ン注入のマスクとなるフォトレジスト膜の形成前あるい
は形成後の処理に応用することができる。
【００４５】また、上記各実施形態においては、配線層
を形成するための工程については説明及び図示を省略し
たが、層間絶縁膜を形成した後に、コンタクトをゲート
電極に対してセルフアラインに形成するいわゆるＳＡＣ
構造を採ることができる。いずれの実施形態において
も、シリコン窒化膜からなるゲート上保護膜と、窒化膜
サイドウォールとが設けられているからである。
を形成するための工程については説明及び図示を省略し
たが、層間絶縁膜を形成した後に、コンタクトをゲート
電極に対してセルフアラインに形成するいわゆるＳＡＣ
構造を採ることができる。いずれの実施形態において
も、シリコン窒化膜からなるゲート上保護膜と、窒化膜
サイドウォールとが設けられているからである。
【００４６】なお、上記各実施形態においては、いずれ
もＬＤＤ領域と高濃度ソース・ドレイン領域とを有する
いわゆるＬＤＤ構造のＭＩＳＦＥＴについて説明した
が、本発明は係る実施形態に限定されるものではなく、
単一のソース・ドレイン領域を有する半導体装置につい
ても適用しうる。
もＬＤＤ領域と高濃度ソース・ドレイン領域とを有する
いわゆるＬＤＤ構造のＭＩＳＦＥＴについて説明した
が、本発明は係る実施形態に限定されるものではなく、
単一のソース・ドレイン領域を有する半導体装置につい
ても適用しうる。
【００４７】
【発明の効果】本発明の半導体装置の製造方法による
と、半導体層の上に開口部を有するフォトレジスト膜の
除去のための処理を、半導体層の表面状態を親水性に保
持しつつ進めるようにしたので、シミに起因する各種の
不具合のない半導体装置の製造方法を提供することがで
きる。
と、半導体層の上に開口部を有するフォトレジスト膜の
除去のための処理を、半導体層の表面状態を親水性に保
持しつつ進めるようにしたので、シミに起因する各種の
不具合のない半導体装置の製造方法を提供することがで
きる。
【図１】本発明の第１の実施形態における半導体装置の
製造工程のうち高濃度ソース・ドレイン領域を形成する
までの工程を示す断面図である。
製造工程のうち高濃度ソース・ドレイン領域を形成する
までの工程を示す断面図である。
【図２】本発明の第２の実施形態における半導体装置の
製造工程のうちＣＶＤ酸化膜をパターニングして反応防
止用膜を形成し、さらに、シミ防止用酸化膜を形成して
からシリサイド層を形成するまでの工程を示す断面図で
ある。
製造工程のうちＣＶＤ酸化膜をパターニングして反応防
止用膜を形成し、さらに、シミ防止用酸化膜を形成して
からシリサイド層を形成するまでの工程を示す断面図で
ある。
【図３】本発明の第２の実施形態における半導体装置の
製造工程のうち高濃度ソース・ドレイン領域を形成する
までの工程を示す断面図である。
製造工程のうち高濃度ソース・ドレイン領域を形成する
までの工程を示す断面図である。
【図４】従来の半導体装置の製造工程のうち高濃度ソー
ス・ドレイン領域を形成するまでの工程を示す断面図で
ある。
ス・ドレイン領域を形成するまでの工程を示す断面図で
ある。
【図５】従来の半導体装置の製造工程のうちＣＶＤ酸化
膜をパターニングして反応防止用膜を形成してからシリ
サイド層を形成するまでの工程を示す断面図である。
膜をパターニングして反応防止用膜を形成してからシリ
サイド層を形成するまでの工程を示す断面図である。
１ Ｓｉ基板 ２ シャロートレンチ分離 ３ａ Ｎウェル ３ｂ Ｐウェル ３ｃ ウェル ４ シリコン酸化膜 ５ａ ポリシリコン膜 ５ｂ バリア導体膜 ５ｃ 金属膜 ６ シリコン窒化膜 ９ フォトレジスト膜 １０ エクステンション領域 １１ 高濃度ソース・ドレイン領域 １３ ゲート絶縁膜 １４ ゲート上保護膜 １５ ゲート電極 １７ アッシング酸化膜 １８ 反応防止用酸化膜 １９ 薬液酸化膜
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB40 CC01 DD02 DD78 DD84 EE09 FF18 GG14 HH20 5F033 HH04 HH19 HH33 KK25 KK27 LL04 MM08 QQ09 QQ11 QQ12 QQ15 QQ19 QQ70 QQ73 QQ89 SS12 TT08 XX00 5F048 AC03 BA01 BB05 BB09 BB12 BC06 BE03 BF06 BF16 BG01 BG13 DA25
Claims (11)
- 【請求項１】 基板上の半導体層の表面上に、シミ防止
用酸化膜を形成する工程（ａ）と、 上記工程（ａ）の後に、基板上に、上記シミ防止用酸化
膜に対して選択エッチングが可能な被覆絶縁膜を形成す
る工程（ｂ）と、 上記被覆絶縁膜の上に、一部を覆い上記半導体層の上方
を開口したフォトレジスト膜を形成する工程（ｃ）と、 上記フォトレジスト膜をマスクとして、上記シミ防止用
酸化膜を残して、上記被覆絶縁膜をエッチングする工程
（ｄ）と、 アッシング及び洗浄により上記フォトレジスト膜を除去
した後、上記シミ防止用酸化膜を除去する工程（ｅ）と
を含む半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ａ）では、アッシング処理により、上記シミ
防止用酸化膜として半導体層の表面部にアッシング酸化
膜を形成し、 上記工程（ｂ）では、常圧ＣＶＤ法により、上記被覆用
絶縁膜として基板上にＣＶＤ酸化膜を形成することを特
徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 上記工程（ｄ）では、気相フッ酸処理により、上記アッ
シング酸化膜を残しつつ、上記ＣＶＤ酸化膜をパターニ
ングすることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ｅ）の後、上記半導体層の上部をシリサイド
化する工程をさらに含むことを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 上記半導体層は、基板上のシリサイド形成領域のＭＩＳ
ＦＥＴのソース・ドレイン領域であり、 上記工程（ｃ）では、上記フォトレジスト膜によって覆
われる上記一部は基板上の非シリサイド形成領域である
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１〜５のうちいずれか１つに記載
の半導体装置の製造方法において、 上記半導体層は、ポリメタルゲート構造又はメタルゲー
ト構造を有するＭＩＳＦＥＴのソース・ドレイン領域で
あり、 上記工程（ｅ）では、プラズマによるアッシングと水酸
化テトラメチルアンモニウム液による洗浄とを行なっ
て、上記フォトレジスト膜を除去することを特徴とする
半導体装置の製造方法。 - 【請求項７】 半導体層を有する基板上に、被覆絶縁膜
を形成する工程（ａ）と、 上記被覆絶縁膜の上に、一部を覆い上記半導体層の上方
を開口したフォトレジスト膜を形成する工程（ｂ）と、 上記フォトレジスト膜をマスクとして、上記被覆絶縁膜
をウエットエッチングする工程（ｃ）と、 上記工程（ｃ）と連続して、酸化性水溶液による処理に
より、露出している上記半導体層の表面部にシミ防止用
酸化膜となる薬液酸化膜を形成する工程（ｄ）と、 アッシング及び洗浄により上記フォトレジスト膜を除去
した後、上記シミ防止用酸化膜を除去する工程（ｅ）と
を含む半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 上記工程（ｄ）では、オゾン水処理又は過酸化水素水処
理により、上記薬液酸化膜を形成することを特徴とする
半導体装置の製造方法。 - 【請求項９】 請求項６記載の半導体装置の製造方法に
おいて、 上記工程（ｅ）の後、上記半導体層の上部をシリサイド
化する工程をさらに含むことを特徴とする半導体装置の
製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 上記半導体層は、基板上のシリサイド形成領域のＭＩＳ
ＦＥＴのソース・ドレイン領域であり、 上記工程（ｃ）では、上記フォトレジスト膜によって覆
われる上記一部は基板上の非シリサイド形成領域である
ことを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項７〜１０のうちいずれか１つに
記載の半導体装置の製造方法において、 上記半導体層は、ポリメタルゲート構造又はメタルゲー
ト構造を有するＭＩＳＦＥＴのソース・ドレイン領域で
あり、 上記工程（ｅ）では、プラズマによるアッシングと水酸
化テトラメチルアンモニウム液による洗浄とを行なっ
て、上記フォトレジスト膜を除去することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
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