JP2002025941A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 レジスト・大気汚染に代表される有機汚染や
イオン注入によるダメージによる半導体層（シリコン
層）の汚染を除去し、十分な表面清浄化を実現し、当該
シリコン層表面を確実にシリサイド（サリサイド）化す
る。 【解決手段】 サリサイド化を行なう前工程として、保
護酸化膜６を除去する際に、先ずＯ2ガスを反応ガスと
したプラズマ処理を行なった後、Ｏ2ガスにエッチング
ガスとして用いられるＣ2Ｆ6ガスを加えてゆき、Ｏ2ガ
スとＣ2Ｆ6ガスの混合ガスを反応ガスとしたプラズマ処
理を行う。
イオン注入によるダメージによる半導体層（シリコン
層）の汚染を除去し、十分な表面清浄化を実現し、当該
シリコン層表面を確実にシリサイド（サリサイド）化す
る。 【解決手段】 サリサイド化を行なう前工程として、保
護酸化膜６を除去する際に、先ずＯ2ガスを反応ガスと
したプラズマ処理を行なった後、Ｏ2ガスにエッチング
ガスとして用いられるＣ2Ｆ6ガスを加えてゆき、Ｏ2ガ
スとＣ2Ｆ6ガスの混合ガスを反応ガスとしたプラズマ処
理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ等の半導体装置の製造方法に関し、特にシリサイド
（サリサイド）技術を用いる半導体装置に適用して好適
である。
タ等の半導体装置の製造方法に関し、特にシリサイド
（サリサイド）技術を用いる半導体装置に適用して好適
である。
【０００２】
【従来の技術】近年、半導体素子の高集積化が進み、そ
れに伴い電極・配線等の更なる微細化が要求されてい
る。電極・配線等を微細化すると抵抗値の増加を招くた
め、これに対する対策として、シリコンとタングステン
（Ｗ）やチタン（Ｔｉ）等の高融点金属との化合物であ
るシリサイドを電極・配線材料として用いる技術が提案
されている。
れに伴い電極・配線等の更なる微細化が要求されてい
る。電極・配線等を微細化すると抵抗値の増加を招くた
め、これに対する対策として、シリコンとタングステン
（Ｗ）やチタン（Ｔｉ）等の高融点金属との化合物であ
るシリサイドを電極・配線材料として用いる技術が提案
されている。
【０００３】更に、ＭＯＳトランジスタにおいて、多結
晶シリコンのゲート電極とソース／ドレインの表面に選
択的、自己整合的にシリサイド化を行なう固相反応シリ
サイド、いわゆるサリサイド技術がある。これにより、
ゲート電極の配線抵抗とソース／ドレインの寄生抵抗を
同時に減少させ、配線遅延及びコンダクタンス劣化の少
ないＶＬＳＩ用トランジスタが実現する。
晶シリコンのゲート電極とソース／ドレインの表面に選
択的、自己整合的にシリサイド化を行なう固相反応シリ
サイド、いわゆるサリサイド技術がある。これにより、
ゲート電極の配線抵抗とソース／ドレインの寄生抵抗を
同時に減少させ、配線遅延及びコンダクタンス劣化の少
ないＶＬＳＩ用トランジスタが実現する。
【０００４】
【発明が解決しようとする課題】シリサイド技術、特に
ＭＯＳトランジスタのサリサイド技術を用いる場合、こ
れに先立ってパターニングのためのレジストマスクを形
成したり、イオン注入による不純物の導入を行なうが、
これらの工程を行なう前に大気・レジスト等による有機
汚染の防止又はイオン注入によるダメージの防止を目的
として、対象となるシリコン層やシリコン基板の表面に
薄い熱酸化膜を形成する。
ＭＯＳトランジスタのサリサイド技術を用いる場合、こ
れに先立ってパターニングのためのレジストマスクを形
成したり、イオン注入による不純物の導入を行なうが、
これらの工程を行なう前に大気・レジスト等による有機
汚染の防止又はイオン注入によるダメージの防止を目的
として、対象となるシリコン層やシリコン基板の表面に
薄い熱酸化膜を形成する。
【０００５】この熱酸化膜は、シリサイド（サリサイ
ド）工程の直前に希フッ酸液を用いたウェットエッチン
グ等により除去されるが、この際に熱酸化膜自身にも有
機汚染やイオン注入による変質（ＳｉＯ2→ＳｉＯX（X
＜２））が生じ、十分に除去されないことがある。ま
た、当該熱酸化膜を形成しても、有機汚染の防止又はイ
オン注入によるダメージの防止を十分に達成できず、熱
酸化膜を付き抜けて有機汚染やダメージがシリコン表面
に波及することも多い。
ド）工程の直前に希フッ酸液を用いたウェットエッチン
グ等により除去されるが、この際に熱酸化膜自身にも有
機汚染やイオン注入による変質（ＳｉＯ2→ＳｉＯX（X
＜２））が生じ、十分に除去されないことがある。ま
た、当該熱酸化膜を形成しても、有機汚染の防止又はイ
オン注入によるダメージの防止を十分に達成できず、熱
酸化膜を付き抜けて有機汚染やダメージがシリコン表面
に波及することも多い。
【０００６】このように、有機汚染やダメージを取り除
いてシリコン表面を清浄化する目的で熱酸化膜を形成す
るも、十分な清浄化を図ることは困難である。シリコン
表面が汚染された状態では十全なシリサイド化が阻害さ
れてしまい、ひいてはＭＯＳトランジスタの信頼性の著
しい低下を招くという問題がある。
いてシリコン表面を清浄化する目的で熱酸化膜を形成す
るも、十分な清浄化を図ることは困難である。シリコン
表面が汚染された状態では十全なシリサイド化が阻害さ
れてしまい、ひいてはＭＯＳトランジスタの信頼性の著
しい低下を招くという問題がある。
【０００７】そこで本発明は、前記課題に鑑みてなされ
たものであって、レジスト・大気汚染に代表される有機
汚染やイオン注入によるダメージによる半導体層（シリ
コン層）の汚染を除去し、十分な表面清浄化を実現し、
当該シリコン層表面を確実にシリサイド（サリサイド）
化することを可能とする半導体装置の製造方法を提供す
ることを目的とする。
たものであって、レジスト・大気汚染に代表される有機
汚染やイオン注入によるダメージによる半導体層（シリ
コン層）の汚染を除去し、十分な表面清浄化を実現し、
当該シリコン層表面を確実にシリサイド（サリサイド）
化することを可能とする半導体装置の製造方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
結果、以下に示す発明の諸態様に想到した。
【０００９】本発明の半導体装置の製造方法は、半導体
素子、例えばＭＯＳトランジスタを形成するに際して、
半導体層、例えばシリコン層の表面を高融点金属を用い
てシリサイド化する場合の前工程を主要構成とするもの
である。この前工程では、酸素ガスのラジカル及びエッ
チングガスのラジカルを前記シリコン層の表面に作用さ
せ、酸化処理及びエッチング処理を施す。
素子、例えばＭＯＳトランジスタを形成するに際して、
半導体層、例えばシリコン層の表面を高融点金属を用い
てシリサイド化する場合の前工程を主要構成とするもの
である。この前工程では、酸素ガスのラジカル及びエッ
チングガスのラジカルを前記シリコン層の表面に作用さ
せ、酸化処理及びエッチング処理を施す。
【００１０】本発明において、半導体層（シリコン層）
の表面は、一方で酸化処理により当該表面に存する有機
汚染やダメージを含む酸化層が形成され、或いは形成さ
れつつ、他方でエッチング処理により当該酸化層が除去
される。これにより、半導体層表面の有機汚染やダメー
ジが当該酸化層と共に除去され、表面が清浄化されるこ
とになる。
の表面は、一方で酸化処理により当該表面に存する有機
汚染やダメージを含む酸化層が形成され、或いは形成さ
れつつ、他方でエッチング処理により当該酸化層が除去
される。これにより、半導体層表面の有機汚染やダメー
ジが当該酸化層と共に除去され、表面が清浄化されるこ
とになる。
【００１１】この場合、具体的には、プラズマを用いて
酸素ガス及びエッチングガスをラジカル化する。
酸素ガス及びエッチングガスをラジカル化する。
【００１２】前記工程の具体的処理としては、前記酸化
処理を行なった後に、前記酸化処理及び前記エッチング
処理を同時に行うことが好適である。
処理を行なった後に、前記酸化処理及び前記エッチング
処理を同時に行うことが好適である。
【００１３】この場合、先ず前者の酸化処理により、半
導体層（シリコン層）の有機汚染やイオン注入等による
ダメージを緩和するために形成された酸化膜の膜質改善
（ＳｉＯX（X＜２）→ＳｉＯ2）がなされるとともに、
酸化膜中の有機物の分解及び昇華が促進される。続く酸
化処理及びエッチング処理により、上述したように、一
方で酸化処理により当該表面に存する有機汚染やダメー
ジを含む酸化層が形成され、或いは形成されつつ、他方
でエッチング処理により当該酸化層が除去され、半導体
層表面が清浄化される。
導体層（シリコン層）の有機汚染やイオン注入等による
ダメージを緩和するために形成された酸化膜の膜質改善
（ＳｉＯX（X＜２）→ＳｉＯ2）がなされるとともに、
酸化膜中の有機物の分解及び昇華が促進される。続く酸
化処理及びエッチング処理により、上述したように、一
方で酸化処理により当該表面に存する有機汚染やダメー
ジを含む酸化層が形成され、或いは形成されつつ、他方
でエッチング処理により当該酸化層が除去され、半導体
層表面が清浄化される。
【００１４】
【発明の実施の形態】以下、本発明を適用した好適な実
施形態について図面を参照しながら詳細に説明する。こ
こでは、半導体装置として、いわゆるサリサイド構造の
ＭＯＳトランジスタを例示し、その構成について製造方
法と共に開示する。図１は、本実施形態のＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図であり、図
２及び図３は本実施形態の主要工程を示す模式図であ
る。
施形態について図面を参照しながら詳細に説明する。こ
こでは、半導体装置として、いわゆるサリサイド構造の
ＭＯＳトランジスタを例示し、その構成について製造方
法と共に開示する。図１は、本実施形態のＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図であり、図
２及び図３は本実施形態の主要工程を示す模式図であ
る。
【００１５】先ず、図１（ａ）に示すように、例えばｐ
型のシリコン半導体基板１に素子形成領域を画定する。
ここでは、いわゆるＬＯＣＯＳ法により素子分離領域に
厚いフィールド酸化膜２を形成し、素子分離を行なう。
型のシリコン半導体基板１に素子形成領域を画定する。
ここでは、いわゆるＬＯＣＯＳ法により素子分離領域に
厚いフィールド酸化膜２を形成し、素子分離を行なう。
【００１６】続いて、画定された素子形成領域に熱酸化
を施し、半導体基板１の表面に膜厚１０ｎｍ程度の薄い
ゲート絶縁膜３を形成する。
を施し、半導体基板１の表面に膜厚１０ｎｍ程度の薄い
ゲート絶縁膜３を形成する。
【００１７】続いて、例えばＣＶＤ法により、全面に多
結晶シリコン膜（不図示）を膜厚１８０ｎｍ程度に堆積
した後、この多結晶シリコン膜上にフォトレジスト（不
図示）を塗布し、フォトリソグラフィーにより電極形状
に加工する。そして、フォトレジストをマスクとして多
結晶シリコン膜及びゲート絶縁膜３を異方性エッチング
してパターニングし、多結晶シリコン膜からなるゲート
電極４を形成する。
結晶シリコン膜（不図示）を膜厚１８０ｎｍ程度に堆積
した後、この多結晶シリコン膜上にフォトレジスト（不
図示）を塗布し、フォトリソグラフィーにより電極形状
に加工する。そして、フォトレジストをマスクとして多
結晶シリコン膜及びゲート絶縁膜３を異方性エッチング
してパターニングし、多結晶シリコン膜からなるゲート
電極４を形成する。
【００１８】続いて、フォトレジストを灰化処理等によ
り除去した後、例えばＣＶＤ法により、フォトレジスト
１１を覆うように全面にシリコン酸化膜を堆積し、ゲー
ト電極４をマスクとして全面を異方性エッチング（エッ
チバック）することにより、ゲート電極４の側面のみに
シリコン酸化膜を残してサイドウォール５を形成する。
り除去した後、例えばＣＶＤ法により、フォトレジスト
１１を覆うように全面にシリコン酸化膜を堆積し、ゲー
ト電極４をマスクとして全面を異方性エッチング（エッ
チバック）することにより、ゲート電極４の側面のみに
シリコン酸化膜を残してサイドウォール５を形成する。
【００１９】次に、図１（ｂ）に示すように、後のイオ
ン注入工程における半導体基板１の表面及びゲート電極
４の表面のダメージ保護を目的として、素子形成領域に
おいてゲート電極４の側方で露出する半導体基板１の表
面及びゲート電極４の表面を熱酸化してそれぞれ膜厚５
ｎｍ程度の薄い保護酸化膜６を形成する。
ン注入工程における半導体基板１の表面及びゲート電極
４の表面のダメージ保護を目的として、素子形成領域に
おいてゲート電極４の側方で露出する半導体基板１の表
面及びゲート電極４の表面を熱酸化してそれぞれ膜厚５
ｎｍ程度の薄い保護酸化膜６を形成する。
【００２０】続いて、ゲート電極４及びサイドウォール
５をマスクとして、保護酸化膜６を介した半導体基板１
の表層にｎ型不純物、ここではリン（Ｐ）を加速エネル
ギー６００ｋｅＶ、ドーズ量３×１０15／ｃｍ2の条件
でイオン注入し、アニール処理を行なうことにより、ゲ
ート電極４及びサイドウォール５の両側における半導体
基板１の表層にソース／ドレイン７を形成する。
５をマスクとして、保護酸化膜６を介した半導体基板１
の表層にｎ型不純物、ここではリン（Ｐ）を加速エネル
ギー６００ｋｅＶ、ドーズ量３×１０15／ｃｍ2の条件
でイオン注入し、アニール処理を行なうことにより、ゲ
ート電極４及びサイドウォール５の両側における半導体
基板１の表層にソース／ドレイン７を形成する。
【００２１】ここで、図２（ａ）に示すように、保護酸
化膜６を形成しても、イオン注入による半導体基板１の
表面及びゲート電極４の表面におけるダメージ２１やこ
れらの大気等に起因する有機汚染２２が存在している。
そこで本実施形態では、サリサイド化を行なう前工程と
して、酸素（Ｏ2）ガス及びＣ2Ｆ6ガスを反応ガスとす
るプラズマ処理を行なう。
化膜６を形成しても、イオン注入による半導体基板１の
表面及びゲート電極４の表面におけるダメージ２１やこ
れらの大気等に起因する有機汚染２２が存在している。
そこで本実施形態では、サリサイド化を行なう前工程と
して、酸素（Ｏ2）ガス及びＣ2Ｆ6ガスを反応ガスとす
るプラズマ処理を行なう。
【００２２】具体的には、先ずＯ2ガスを反応ガスとし
た６０秒間程度の酸化処理により、プラズマによりＯ2
ガスをラジカル化し、半導体基板１上及びゲート電極４
上の保護酸化膜６に対して作用させる。
た６０秒間程度の酸化処理により、プラズマによりＯ2
ガスをラジカル化し、半導体基板１上及びゲート電極４
上の保護酸化膜６に対して作用させる。
【００２３】このとき、図２（ｂ）に示すように、酸素
ラジカルにより保護酸化膜６の膜質改善（イオン注入等
によりＳｉＯX（X＜２）に変質した状態から正常なＳｉ
Ｏ2への改質）がなされるとともに、保護酸化膜６中の
有機物の分解及び昇華が促進される。
ラジカルにより保護酸化膜６の膜質改善（イオン注入等
によりＳｉＯX（X＜２）に変質した状態から正常なＳｉ
Ｏ2への改質）がなされるとともに、保護酸化膜６中の
有機物の分解及び昇華が促進される。
【００２４】続いて、Ｏ2ガスにエッチングガスとして
用いられるＣ2Ｆ6ガスを加えてゆき、Ｏ2ガスとＣ2Ｆ6
ガスの混合ガスを反応ガスとして、プラズマによりＯ2
ガスをラジカル化し、半導体基板１の表面及びゲート電
極４の表面と、これら表面上の保護酸化膜６に対して作
用させる。
用いられるＣ2Ｆ6ガスを加えてゆき、Ｏ2ガスとＣ2Ｆ6
ガスの混合ガスを反応ガスとして、プラズマによりＯ2
ガスをラジカル化し、半導体基板１の表面及びゲート電
極４の表面と、これら表面上の保護酸化膜６に対して作
用させる。
【００２５】このとき、図２（ｃ）に示すように、Ｃ2
Ｆ6のフッ素ラジカルにより保護酸化膜６がエッチング
除去される。これに引き続き、図３（ａ）に示すよう
に、酸素ラジカルにより当該各表面が再び酸化され、酸
化膜２４（少量の有機汚染とダメージ層を含む）が形成
される。これにより、保護酸化膜６が除去された後の当
該各表面に存するダメージ層の酸化及び有機物の分解及
び昇華が促進される。更に、図３（ｂ）に示すように、
上記の過程で当該各表面に形成された酸化膜２４がフッ
素ラジカルによりエッチング除去される。
Ｆ6のフッ素ラジカルにより保護酸化膜６がエッチング
除去される。これに引き続き、図３（ａ）に示すよう
に、酸素ラジカルにより当該各表面が再び酸化され、酸
化膜２４（少量の有機汚染とダメージ層を含む）が形成
される。これにより、保護酸化膜６が除去された後の当
該各表面に存するダメージ層の酸化及び有機物の分解及
び昇華が促進される。更に、図３（ｂ）に示すように、
上記の過程で当該各表面に形成された酸化膜２４がフッ
素ラジカルによりエッチング除去される。
【００２６】即ちこの一連の工程（図２（ｃ），図３
（ａ），（ｂ））は、反応ガスを上記の混合ガスとして
プラズマ励起することにより、酸化処理による有機汚染
及びダメージを包含する酸化膜の形成と、エッチング処
理による当該酸化膜の除去とをほぼ同時に進行させ、こ
の工程がプラズマ励起の稼動時間等の諸条件に応じて数
回繰り返されて、有機汚染及びダメージが可及的に除去
される。本例では、酸化及びエッチングの同時処理によ
り、酸化膜が６ｎｍ程度、シリコン層が５ｎｍ程度エッ
チングされる。
（ａ），（ｂ））は、反応ガスを上記の混合ガスとして
プラズマ励起することにより、酸化処理による有機汚染
及びダメージを包含する酸化膜の形成と、エッチング処
理による当該酸化膜の除去とをほぼ同時に進行させ、こ
の工程がプラズマ励起の稼動時間等の諸条件に応じて数
回繰り返されて、有機汚染及びダメージが可及的に除去
される。本例では、酸化及びエッチングの同時処理によ
り、酸化膜が６ｎｍ程度、シリコン層が５ｎｍ程度エッ
チングされる。
【００２７】そして、半導体基板１をチャンバー外に搬
出する際に、図３（ｃ）に示すように、露出した半導体
基板１の表面及びゲート電極４の表面に若干の自然酸化
や有機汚染２３が発生するため、このとき形成された自
然酸化膜２５を希フッ酸溶液を用いたウェットエッチン
グによりこれを除去する。
出する際に、図３（ｃ）に示すように、露出した半導体
基板１の表面及びゲート電極４の表面に若干の自然酸化
や有機汚染２３が発生するため、このとき形成された自
然酸化膜２５を希フッ酸溶液を用いたウェットエッチン
グによりこれを除去する。
【００２８】以上の工程により、半導体基板１の表面及
びゲート電極４の表面がシリサイド（サリサイド）化に
十分な程度に清浄化されることになる。
びゲート電極４の表面がシリサイド（サリサイド）化に
十分な程度に清浄化されることになる。
【００２９】ところで、上記のプラズマ励起を行なう際
には、ラジカル種による作用対象であるシリコン層の表
面を保護する観点から、当該表面に直接プラズマが接触
することは出来るだけ避けた方が好ましい。そのため例
えば、プラズマを当該表面から十分離間した場所で発生
させ、その発生個所と当該表面とを開口された金属膜で
隔て、プラズマにより生成されたラジカル種を前記開口
から当該表面に作用させるようにすることが好適であ
る。なおこのとき、ラジカル種に十分な運動エネルギー
等を付与することが困難な場合もあるが、例えば反応ガ
スに数％程度の水蒸気を混合することにより、反応に十
分なエネルギーを得ることができる。
には、ラジカル種による作用対象であるシリコン層の表
面を保護する観点から、当該表面に直接プラズマが接触
することは出来るだけ避けた方が好ましい。そのため例
えば、プラズマを当該表面から十分離間した場所で発生
させ、その発生個所と当該表面とを開口された金属膜で
隔て、プラズマにより生成されたラジカル種を前記開口
から当該表面に作用させるようにすることが好適であ
る。なおこのとき、ラジカル種に十分な運動エネルギー
等を付与することが困難な場合もあるが、例えば反応ガ
スに数％程度の水蒸気を混合することにより、反応に十
分なエネルギーを得ることができる。
【００３０】続いて、図１（ｃ）に示すように、全面に
高融点金属、例えばＣｏ，Ｔｉ，Ｗ等（ここではＣｏ）
を膜厚１０ｎｍ程度にスパッタ形成し、半導体基板１と
Ｃｏ間及びゲート電極４とＣｏ間でＳｉ−Ｃｏ間で固相
反応させてシリサイド層１３を形成し、サリサイド構造
とする。その後、未反応部分のＣｏを除去する。
高融点金属、例えばＣｏ，Ｔｉ，Ｗ等（ここではＣｏ）
を膜厚１０ｎｍ程度にスパッタ形成し、半導体基板１と
Ｃｏ間及びゲート電極４とＣｏ間でＳｉ−Ｃｏ間で固相
反応させてシリサイド層１３を形成し、サリサイド構造
とする。その後、未反応部分のＣｏを除去する。
【００３１】そして、図１（ｄ）に示すように、全面を
覆う層間絶縁膜１４の形成、ゲート電極４、ソース／ド
レイン７の表面の一部を露出させるコンタクト孔１５の
形成、コンタクト孔１５を埋め込みゲート電極４、ソー
ス／ドレイン７と導通するＡｌ等からなる配線１６の形
成等を経て、サリサイド構造のＭＯＳトランジスタを完
成させる。
覆う層間絶縁膜１４の形成、ゲート電極４、ソース／ド
レイン７の表面の一部を露出させるコンタクト孔１５の
形成、コンタクト孔１５を埋め込みゲート電極４、ソー
ス／ドレイン７と導通するＡｌ等からなる配線１６の形
成等を経て、サリサイド構造のＭＯＳトランジスタを完
成させる。
【００３２】以上説明したように、本実施形態のＭＯＳ
トランジスタの製造方法によれば、レジスト・大気汚染
に代表される有機汚染やイオン注入によるダメージによ
る半導体層（シリコン層）の汚染を除去し、十分な表面
清浄化を実現し、当該シリコン層表面を確実にシリサイ
ド（サリサイド）化することが可能となる。
トランジスタの製造方法によれば、レジスト・大気汚染
に代表される有機汚染やイオン注入によるダメージによ
る半導体層（シリコン層）の汚染を除去し、十分な表面
清浄化を実現し、当該シリコン層表面を確実にシリサイ
ド（サリサイド）化することが可能となる。
【００３３】本実施形態の上述の効果を確かめるため、
本実施形態によるシリサイド化の前工程を行なう場合
と、これを行なわずに保護酸化膜の形成・除去のみを行
なった比較例とを試料として、ゲート電極をパターニン
グした際に用いたレジストマスクをそのままイオン注入
用のマスクとして流用し、不純物のイオン注入を行なっ
た後にゲート電極の表面をシリサイド化した。その結
果、図４のＳＥＭ写真に示すように、図４（ａ）に示す
比較例ではレジストマスクの被覆部位（図中（Ａ）で示
す。）で特に黒点が確認される。この黒点は、有機汚染
・ダメージ等の除去が不十分であることを示しており、
従ってこの比較例ではシリサイド化の未反応部分が多い
ことがわかる。これに対して、図４（ｂ）に示す本実施
形態では、黒点が確認されず、十分なシリサイド化が実
現したことがわかる。
本実施形態によるシリサイド化の前工程を行なう場合
と、これを行なわずに保護酸化膜の形成・除去のみを行
なった比較例とを試料として、ゲート電極をパターニン
グした際に用いたレジストマスクをそのままイオン注入
用のマスクとして流用し、不純物のイオン注入を行なっ
た後にゲート電極の表面をシリサイド化した。その結
果、図４のＳＥＭ写真に示すように、図４（ａ）に示す
比較例ではレジストマスクの被覆部位（図中（Ａ）で示
す。）で特に黒点が確認される。この黒点は、有機汚染
・ダメージ等の除去が不十分であることを示しており、
従ってこの比較例ではシリサイド化の未反応部分が多い
ことがわかる。これに対して、図４（ｂ）に示す本実施
形態では、黒点が確認されず、十分なシリサイド化が実
現したことがわかる。
【００３４】以上の実施形態の説明では、酸素ガスのラ
ジカル及びエッチングガスのラジカルを用いて行う例と
したが、ラジカルに代えて、酸素ガスプラズマから発生
するイオン活性種を利用することでも構わない。イオン
活性種の場合には、ラジカルを利用する場合に比べて、
高温等をかけない状態でも容易に深く酸化処理が行える
ことになって、好都合である。
ジカル及びエッチングガスのラジカルを用いて行う例と
したが、ラジカルに代えて、酸素ガスプラズマから発生
するイオン活性種を利用することでも構わない。イオン
活性種の場合には、ラジカルを利用する場合に比べて、
高温等をかけない状態でも容易に深く酸化処理が行える
ことになって、好都合である。
【００３５】なお、本実施形態では、ＭＯＳトランジス
タのサリサイド技術について例示したが、本発明はこれ
に限定されず、例えばコンタクト孔・ビア孔の形成によ
り露出したシリコン層表面等を清浄化する際にも適用可
能である。
タのサリサイド技術について例示したが、本発明はこれ
に限定されず、例えばコンタクト孔・ビア孔の形成によ
り露出したシリコン層表面等を清浄化する際にも適用可
能である。
【００３６】以下、本発明の諸態様を付記としてまとめ
て記載する。
て記載する。
【００３７】（付記１） 半導体素子を形成するに際し
て、シリコン層の表面に高融点金属を用いたシリサイド
化を行なう半導体装置の製造方法であって、シリサイド
化を行なう前工程として、酸素ガスのラジカル及びエッ
チングガスのラジカルを前記シリコン層の表面に作用さ
せ、酸化処理及びエッチング処理を施すことを特徴とす
る半導体装置の製造方法。
て、シリコン層の表面に高融点金属を用いたシリサイド
化を行なう半導体装置の製造方法であって、シリサイド
化を行なう前工程として、酸素ガスのラジカル及びエッ
チングガスのラジカルを前記シリコン層の表面に作用さ
せ、酸化処理及びエッチング処理を施すことを特徴とす
る半導体装置の製造方法。
【００３８】（付記２） 前記工程を、プラズマにより
酸素ガス及びエッチングガスをラジカル化して行なうこ
とを特徴とする付記１に記載の半導体装置の製造方法。
酸素ガス及びエッチングガスをラジカル化して行なうこ
とを特徴とする付記１に記載の半導体装置の製造方法。
【００３９】（付記３） 前記半導体素子はＭＯＳトラ
ンジスタであり、前記工程をサリサイド化の前工程とし
て行なうことを特徴とする付記１に記載の半導体装置の
製造方法。
ンジスタであり、前記工程をサリサイド化の前工程とし
て行なうことを特徴とする付記１に記載の半導体装置の
製造方法。
【００４０】（付記４） 前記酸化処理及び前記エッチ
ング処理を同時に行うことを特徴とする付記１に記載の
半導体装置の製造方法。
ング処理を同時に行うことを特徴とする付記１に記載の
半導体装置の製造方法。
【００４１】（付記５） 前記酸化処理を行なった後
に、前記酸化処理及び前記エッチング処理を同時に行う
ことを特徴とする付記１に記載の半導体装置の製造方
法。
に、前記酸化処理及び前記エッチング処理を同時に行う
ことを特徴とする付記１に記載の半導体装置の製造方
法。
【００４２】（付記６） 半導体素子を形成するに際し
て、半導体層の表面に酸素ガスのラジカル及びエッチン
グガスのラジカルを前記シリコン層の表面に作用させ、
酸化処理及びエッチング処理を施すことを特徴とする半
導体装置の製造方法。
て、半導体層の表面に酸素ガスのラジカル及びエッチン
グガスのラジカルを前記シリコン層の表面に作用させ、
酸化処理及びエッチング処理を施すことを特徴とする半
導体装置の製造方法。
【００４３】（付記７） 前記酸化処理及び前記エッチ
ング処理は、プラズマにより酸素ガス及びエッチングガ
スをラジカル化して行なうことを特徴とする付記６に記
載の半導体装置の製造方法。
ング処理は、プラズマにより酸素ガス及びエッチングガ
スをラジカル化して行なうことを特徴とする付記６に記
載の半導体装置の製造方法。
【００４４】（付記８） 前記酸化処理及び前記エッチ
ング処理を、前記半導体層のシリサイド化の前工程とし
て行なうことを特徴とする付記６に記載の半導体装置の
製造方法。
ング処理を、前記半導体層のシリサイド化の前工程とし
て行なうことを特徴とする付記６に記載の半導体装置の
製造方法。
【００４５】（付記９） 前記酸化処理及び前記エッチ
ング処理を同時に行うことを特徴とする付記６に記載の
半導体装置の製造方法。
ング処理を同時に行うことを特徴とする付記６に記載の
半導体装置の製造方法。
【００４６】（付記１０） 前記酸化処理を行なった後
に、前記酸化処理及び前記エッチング処理を同時に行う
ことを特徴とする付記６に記載の半導体装置の製造方
法。
に、前記酸化処理及び前記エッチング処理を同時に行う
ことを特徴とする付記６に記載の半導体装置の製造方
法。
【００４７】（付記１１） 半導体素子を形成するに際
して、シリコン層の表面に高融点金属を用いたシリサイ
ド化を行なう半導体装置の製造方法であって、前記シリ
サイド化を行なう前に、熱処理により、前記シリコン層
の表面に薄い酸化膜を形成する工程と、前記酸化膜を介
して前記シリコン層に所定の処理を施した後に、酸素ガ
スのラジカルを生成して前記酸化膜に作用させる工程
と、酸素ガスのラジカル及びエッチングガスのラジカル
を前記シリコン層の表面に作用させ、酸化処理及びエッ
チング処理を同時に施す工程とを有することを特徴とす
る半導体装置の製造方法。
して、シリコン層の表面に高融点金属を用いたシリサイ
ド化を行なう半導体装置の製造方法であって、前記シリ
サイド化を行なう前に、熱処理により、前記シリコン層
の表面に薄い酸化膜を形成する工程と、前記酸化膜を介
して前記シリコン層に所定の処理を施した後に、酸素ガ
スのラジカルを生成して前記酸化膜に作用させる工程
と、酸素ガスのラジカル及びエッチングガスのラジカル
を前記シリコン層の表面に作用させ、酸化処理及びエッ
チング処理を同時に施す工程とを有することを特徴とす
る半導体装置の製造方法。
【００４８】（付記１２） プラズマにより、酸素ガス
及びエッチングガスのラジカル化を行なうことを特徴と
する付記１１に記載の半導体装置の製造方法。
及びエッチングガスのラジカル化を行なうことを特徴と
する付記１１に記載の半導体装置の製造方法。
【００４９】（付記１３） 前記半導体素子はＭＯＳト
ランジスタであり、前記各工程をサリサイド化の前工程
として行なうことを特徴とする付記１１に記載の半導体
装置の製造方法。
ランジスタであり、前記各工程をサリサイド化の前工程
として行なうことを特徴とする付記１１に記載の半導体
装置の製造方法。
【００５０】
【発明の効果】本発明によれば、レジスト・大気汚染に
代表される有機汚染やイオン注入によるダメージによる
半導体層（シリコン層）の汚染を除去し、十分な表面清
浄化を実現し、当該シリコン層表面を確実にシリサイド
（サリサイド）化することが可能となる。
代表される有機汚染やイオン注入によるダメージによる
半導体層（シリコン層）の汚染を除去し、十分な表面清
浄化を実現し、当該シリコン層表面を確実にシリサイド
（サリサイド）化することが可能となる。
【図面の簡単な説明】
【図１】本実施形態のＭＯＳトランジスタの製造方法を
工程順に示す概略断面図である。
工程順に示す概略断面図である。
【図２】本実施形態の主要工程におけるシリコン層表面
の様子を示す模式図である。
の様子を示す模式図である。
【図３】図２に引き続き、本実施形態の主要工程におけ
るシリコン層表面の様子を示す模式図である。
るシリコン層表面の様子を示す模式図である。
【図４】ＳＥＭ（走査型電子顕微鏡）により、本実施形
態によるシリコン層表面（及び比較例によるシリコン層
表面）の様子を示す顕微鏡写真である。
態によるシリコン層表面（及び比較例によるシリコン層
表面）の様子を示す顕微鏡写真である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ サイドウォール ６ 保護酸化膜 ７ ソース／ドレイン １１ フォトレジスト １２ 自然酸化・有機汚染 １３ シリサイド層 １４ 層間絶縁膜 １５ コンタクト孔 １６ 配線 ２１ ダメージ ２２ 有機汚染 ２３ 若干の自然酸化・有機汚染 ２４ 酸化膜 ２５ 自然酸化膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｙ Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 BB28 CC01 CC05 DD02 DD22 DD23 FF14 GG09 5F004 AA14 DA02 DA26 DB03 EB08 FA08 5F033 HH08 JJ01 JJ08 KK01 KK04 KK25 KK27 KK28 MM07 PP06 QQ12 QQ19 QQ37 QQ70 QQ73 QQ76 QQ89 QQ94 SS27 VV06 5F040 DA00 DA01 DA10 DC01 EC01 EC07 EC13 EH02 EK01 FA05 FA16 FB04 FC19 FC21
Claims (3)
- 【請求項１】 半導体素子を形成するに際して、シリコ
ン層の表面に高融点金属を用いたシリサイド化を行なう
半導体装置の製造方法であって、 シリサイド化を行なう前工程として、酸素ガスのラジカ
ル及びエッチングガスのラジカルを前記シリコン層の表
面に作用させ、酸化処理及びエッチング処理を施すこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体素子を形成するに際して、半導体
層の表面に酸素ガスのラジカル及びエッチングガスのラ
ジカルを作用させ、酸化処理及びエッチング処理を施す
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体素子を形成するに際して、シリコ
ン層の表面に高融点金属を用いたシリサイド化を行なう
半導体装置の製造方法であって、 前記シリサイド化を行なう前に、 熱処理により、前記シリコン層の表面に薄い酸化膜を形
成する工程と、 前記酸化膜を介して前記シリコン層に所定の処理を施し
た後に、酸素ガスのラジカルを生成して前記酸化膜に作
用させる工程と、 酸素ガスのラジカル及びエッチングガスのラジカルを前
記シリコン層の表面に作用させ、酸化処理及びエッチン
グ処理を同時に施す工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000210198A JP4095760B2 (ja) | 2000-07-11 | 2000-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000210198A JP4095760B2 (ja) | 2000-07-11 | 2000-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025941A true JP2002025941A (ja) | 2002-01-25 |
| JP4095760B2 JP4095760B2 (ja) | 2008-06-04 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000210198A Expired - Fee Related JP4095760B2 (ja) | 2000-07-11 | 2000-07-11 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4095760B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7022575B2 (en) | 2003-10-29 | 2006-04-04 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| JP2006128587A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
| JP2007250837A (ja) * | 2006-03-16 | 2007-09-27 | Sony Corp | 半導体装置の製造方法 |
| CN117613003A (zh) * | 2024-01-23 | 2024-02-27 | 合肥晶合集成电路股份有限公司 | 半导体器件的制作方法以及半导体器件 |
-
2000
- 2000-07-11 JP JP2000210198A patent/JP4095760B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2007250837A (ja) * | 2006-03-16 | 2007-09-27 | Sony Corp | 半導体装置の製造方法 |
| CN117613003A (zh) * | 2024-01-23 | 2024-02-27 | 合肥晶合集成电路股份有限公司 | 半导体器件的制作方法以及半导体器件 |
| CN117613003B (zh) * | 2024-01-23 | 2024-04-16 | 合肥晶合集成电路股份有限公司 | 半导体器件的制作方法以及半导体器件 |
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| JP4095760B2 (ja) | 2008-06-04 |
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