JP2010538496A - 二重ゲート酸化物素子の集積化 - Google Patents

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Abstract

半導体基板（１２）中に第１領域と第２領域とを形成する段階が含まれる素子形成方法を提供する。本方法には、更に、第１の半導体基板と異なる電気的特性を有する半導性材料を第１領域上に形成する段階と、第１領域上に第１誘電材料（３４）を形成する段階と、第１誘電材料と異なる第２誘電材料を第１誘電材料及び第２領域上に成膜する段階と、高誘電率材料（４２）上にゲート電極材料（４４）を成膜する段階と、が含まれる。一実施形態では、半導性材料は、シリコン・ゲルマニウムであり、半導体基板は、シリコンである。

Description

本開示は、一般に、半導体素子に関し、特に、二重ゲート酸化物素子の集積化に関する。
多くの場合、二重ゲート酸化物（ＤＧＯ）素子は、同一基板上に集積する必要がある。本明細書に用いる用語「二重ゲート酸化物素子」は、「同一基板上に形成されるが、ゲート酸化物の厚さが異なる素子」に関する。例えば、厚膜ゲート酸化物素子は、入出力動作に関連する高電圧に対応できるように、基板の周辺部に形成し得る。薄膜ゲート酸化物素子は、高電圧が存在しない基板の領域に形成し得る。高誘電率（高ｋ）の金属ゲート素子には、益々、二重ゲート酸化物素子を形成するために、既存の方法に適合しない材料が必要になっている。例えば、そのような金属ゲート／高ｋ誘電体素子は、ＰＭＯＳ素子に関連するしきい値電圧（Ｖｔ）を下げるために、シリコン・ゲルマニウム・チャネルを必要とし得る。しかしながら、厚膜ゲート酸化物素子の形成に用いる熱酸化等の従来のプロセスは、シリコン・ゲルマニウム・チャネルに適さない。この理由は、厚膜ゲート酸化物をシリコン・ゲルマニウム上で成長させる場合、熱酸化の段階では、ゲルマニウムを決して含むべきでない基板又はゲート酸化物の領域にゲルマニウムが拡散するためである。つまり、従来の二重ゲート酸化物集積化プロセスの一部として用いる熱酸化の段階は、シリコン・ゲルマニウム・チャネルのプロファイルを低下させ得る。
従って、二重ゲート酸化物素子集積化を改善することが求められている。
本発明は、添付図面によって例示するが、それらによって限定されない。添付図面では、同様な参照番号は、同様な要素を示す。図中の要素は、簡単明瞭に示されており、必ずしも縮尺通りに描かれていない。
処理ステップ中の半導体素子の図。 処理ステップ中の半導体素子の図。 処理ステップ中の半導体素子の図。 処理ステップ中の半導体素子の図。 処理ステップ中の半導体素子の図。 処理ステップ中の半導体素子の図。 処理ステップ中の半導体素子の図。 処理ステップ中の半導体素子の図。
シリコン・ゲルマニウム・チャネルを含むトランジスタの二重ゲート酸化物素子の集積化について述べる。シリコン・ゲルマニウム・チャネルの使用は、例えば、ＰＭＯＳ素子のしきい値電圧の調整に役立つ。同様に、シリコン炭素チャネルは、ＮＭＯＳ素子のために用い得る。
一態様では、素子の形成方法を提供する。本方法には、半導体基板に第１領域及び第２領域を形成する段階が含まれる。本方法には、更に、第１の半導体基板と異なる電気的特性を有する半導性材料を第１領域上に形成する段階が含まれる。本方法には、更に、第１領域上に第１誘電材料を形成する段階が含まれる。本方法には、更に、第１誘電材料と異なる第２誘電材料を第１誘電材料及び第２領域上に成膜する段階が含まれる。本方法には、更に、第２誘電材料上にゲート電極材料を成膜する段階を含む。
他の態様では、素子の形成方法を提供する。本方法には、半導体基板の第１領域に厚膜ゲート誘電体素子を形成する段階であって、厚膜ゲート誘電体素子が、第１チャネル領域を有し、また、半導体基板が、第１材料を含む段階が含まれる。本方法には、更に、半導体素子の第２領域に薄膜ゲート誘電体素子を形成する段階であって、薄膜ゲート誘電体素子が、厚膜ゲート誘電体のゲート誘電体より薄いゲート誘電体を有し、また、第２チャネル領域を有する段階が含まれる。厚膜ゲート誘電体素子及び薄膜ゲート誘電体素子を形成する段階には、更に、（１）第１領域上に第１チャネル領域をエピタキシャル成長させる段階であって、第１チャネル領域には、第２材料が含まれ、第２材料が、第１材料と異なる段階と、（２）第１チャネル領域上に第１ゲート誘電体を形成する段階と、（３）第１ゲート誘電体及び第２領域上に第２ゲート誘電体を形成する段階と、（４）第２ゲート誘電体上にゲート電極材料を成膜する段階と、が含まれる。
更に他の態様では、半導体基板中に分離領域を形成して、半導体基板中に第１半導体領域及び第２半導性領域を形成する段階が含まれる方法を提供する。本方法には、更に、第１半導性領域上に半導性材料をエピタキシャル成長させる段階であって、半導性材料が、ゲルマニウム及び炭素からなる群から選択された要素を含む段階が含まれる。本方法には、更に、第１半導性領域上に第１誘電材料を成膜する段階が含まれる。本方法には、更に、第１誘電材料及び第２半導性領域上に第２誘電材料を成膜する段階が含まれる。本方法には、更に、第２誘電材料上にゲート電極材料を成膜する段階が含まれる。
図１は、処理ステップ中の半導体素子１０の図である。半導体素子１０には、半導体基板１２を含み得る。本明細書に述べる半導体基板は、任意の半導体材料又は材料の組合せであってよく、例えば、ガリウム砒素、シリコン・ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン等、及び上記の組合せであってよい。基板１２内では、形成される異なる素子を絶縁分離するために、トレンチ分離領域１４、１６、及び１８を形成し得る。半導体素子１０には、ＮＭＯＳ二重ゲート酸化物（Ｎ−ＤＧＯ）領域２０、ＮＭＯＳコア（Ｎコア）領域２２、ＰＭＯＳ二重ゲート酸化物（Ｐ−ＤＧＯ）領域２４、及びＰＭＯＳコア（Ｐコア）領域２６を含み得る。Ｎ−ＤＧＯ領域２０及びＮコア領域２２には、ホウ素を注入して、Ｐ型井戸領域（図示せず）を形成し得る。Ｐ−ＤＧＯ領域２４及びＰＭＯＳコア領域２６には、ヒ素又はリンを注入して、Ｎ型井戸領域（図示せず）を形成し得る。ＮＭＯＳ素子は、Ｎ−ＤＧＯ領域２０及びＮコア領域２２に形成し得る。ＰＭＯＳ素子は、Ｐ−ＤＧＯ領域２４及びＰコア領域２６に形成し得る。二重ゲート酸化物領域（２０及び２４）に形成する素子は、厚膜のゲート酸化物で形成し、また、コア領域（２２及び２６）に形成する素子は、薄膜のゲート酸化物で形成する。次に、図１に示すように、ハードマスク２８をＮ−ＤＧＯ領域２０及びＮコア領域２２上に形成し得る。
図２は、処理ステップ中の半導体素子１０の図である。この処理ステップの一部として、Ｐ−ＤＧＯ領域２４及びＰコア領域２６には、シリコン・ゲルマニウム領域３０及び３２をそれぞれ形成し得る。一実施形態では、シリコン・ゲルマニウム領域３０及び３２は、エピタキシャル成長し得る。一例として、シリコン・ゲルマニウム領域３０及び３２は、３０オングストロームから１５０オングストロームの範囲の厚さを有し得る。他の実施形態では、シリコン・ゲルマニウム領域３０及び３２は、５０オングストロームから１００オングストロームの範囲の厚さを有し得る。更に、シリコン・ゲルマニウム領域３０及び３２は、１０％から５０％のゲルマニウムを有し得る。他の実施形態では、シリコン・ゲルマニウム領域３０及び３２は、２０％から３５％のゲルマニウムを有し得る。このステップは、シリコン・ゲルマニウム領域の形成に関して述べたが、半導体基板１２と異なる電気的特性を有する任意の他の半導体材料をこのステップの一部として用いてもよい。例えば、一実施形態では、シリコン炭素を用い得る。一実施形態では、任意の半導体材料であって、その半導体材料を有する領域に形成される素子のチャネル領域のバンドギャップを変える半導体材料を用い得る。他の実施形態では、薄膜ゲート素子のチャネル領域に対して厚膜ゲート素子のチャネル領域のバンドギャップを変える任意の半導体材料を用い得る。
図３は、処理ステップ中の半導体素子１０の図である。この処理ステップの一部として、高温酸化物（ＨＴＯ）層３４を形成し得る。一実施形態では、ＨＴＯ層３４は、温度約８００℃での化学蒸着法によって形成し得る。この温度範囲は、７５０℃から９００℃まで変動し得る。一例として、ＨＴＯ層３４は、１０オングストロームから５０オングストロームの範囲の厚さを有し得る。他の実施形態では、ＨＴＯ層３４は、２０オングストロームから３０オングストロームの範囲の厚さを有し得る。ＨＴＯ層３４は、原子層成膜法、プラズマ増強化学蒸着法、及び物理蒸着法等、他の成膜プロセスを用いても形成し得る。
図４は、処理ステップ中の半導体素子１０の図である。この処理ステップの一部として、パターン化したレジスト領域３６は、Ｎ−ＤＧＯ領域２０及びＰ−ＤＧＯ領域２４に重ねて形成し得る。
次に、図５に示すように、パターン化したレジスト領域３６を用いて、Ｎコア領域２２及びＰコア領域２６を含むコア領域からＨＴＯ層３４を除去し、ＨＴＯ層３４の一部をＤＧＯ領域だけに残し得る。従って、例えば、下部ゲート酸化物領域３８及び下部ゲート酸化物領域４０は、Ｎ−ＤＧＯ領域２０及びＰ−ＤＧＯ領域２４に残り得る。一実施形態では、ＨＴＯ層３４は、フッ化水素酸（ＨＦ）洗浄法を用いて、Ｎコア領域２２及びＰコア領域２６から除去し得る。一実施形態では、希ＨＦ洗浄処理を用い得る。Ｎコア領域２２及びＰコア領域２６からＨＴＯ層を除去した後、パターン化したレジスト領域２６は、例えば、ピラニア洗浄又は溶媒洗浄を用いて除去し得る。
次に、図６に示すように、高ｋゲート酸化物層４２を形成し得る。一実施形態では、高ｋゲート酸化物層４２は、コア領域及びＤＧＯ領域双方の上に重なり得る。従って、例えば、高ｋゲート酸化物層４２は、Ｎ−ＤＧＯ領域２０の下部ゲート酸化物領域３８、Ｎコア領域２２の基板１２の一部、Ｐ−ＤＧＯ領域２４の下部ゲート酸化物領域４０、Ｐコア領域２６のシリコン・ゲルマニウム領域３２、の上に直接重ね得る。一実施形態では、高ｋゲート酸化物層４２は、原子層成膜処理を用いて成膜し得る。高ｋゲート酸化物層４２の成膜に先立って、該当領域の上面は、予め洗浄し得る。本明細書に用いる用語「高ｋゲート酸化物」には、ｋが１０乃至１００の範囲にある任意の酸化物材料が含まれる。一実施形態では、ｋが１５乃至２５の範囲にある任意の酸化物材料も用い得る。高ｋゲート酸化物層４２を形成するのに適する材料には、ハフニウム酸化物、ケイ酸ハフニウム、アルミン酸ハフニウム、ジルコニウム酸化物、ケイ酸ジルコニウム、及び他の適切な高ｋ材料が含まれる。一実施形態では、高ｋゲート酸化物層４２は、１０オングストロームから５０オングストロームの範囲の厚さを有し得る。他の実施形態では、高ｋゲート酸化物層４２は、１５オングストロームから２０オングストロームの範囲の厚さを有し得る。
次に、図７に示すように、高ｋゲート酸化物層４２に重ねて金属ゲート電極層４４を形成し得る。一実施形態では、金属ゲート電極層４４は、元素又は合金を含み得る。一例として、金属ゲート電極層４４は、タンタル、チタン、ランタン、モリブデン、又はその任意の組合せを含み得る。金属ゲート電極層４４は、更に、炭素及び／又は窒素を含み得る。金属ゲート電極層４４は、原子層成膜法（ＡＬＤ）、分子ビーム成膜法（ＭＢＤ）、及び化学蒸着法（ＣＶＤ）等の処理を用いて形成し得る。一例として、金属ゲート電極層４４は、２０オングストロームから１５０オングストロームの範囲の厚さを有し得る。他の実施形態では、金属ゲート電極層４４は、５０オングストロームから１００オングストロームの範囲の厚さを有し得る。
更に図７において、金属ゲート電極層４４の形成後、ポリシリコンゲート電極層４６を金属ゲート電極層４４上に形成し得る。ポリシリコンゲート電極層４６は、原子層成膜法（ＡＬＤ）、分子ビーム成膜法（ＭＢＤ）、及び化学蒸着法（ＣＶＤ）等の処理を用いて形成し得る。一例として、ポリシリコンゲート電極層４６は、２００オングストロームから１０００オングストロームの範囲の厚さを有し得る。他の実施形態では、ポリシリコンゲート電極層４６は、５００オングストロームの厚さを有し得る。
図８は、ＰＭＯＳ及びＮＭＯＳ素子形成後の半導体素子１０の図である。一例として、Ｎ−ＤＧＯ素子５０は、Ｎ−ＤＧＯ領域２０に形成し、Ｎコア素子５２は、Ｎコア領域２２に形成し、Ｐ−ＤＧＯ素子５４は、Ｐ−ＤＧＯ領域２４に形成し、Ｐコア素子５６は、Ｐコア領域２６に形成し得る。これらの素子は、従来の半導体処理ステップを用いて、ゲート電極、スペーサ、及びソース／ドレイン領域を形成することによって形成し得る。従って、例えば、Ｎ−ＤＧＯ素子５０には、下部ゲート酸化物領域５８、上部ゲート酸化物領域６０（高ｋゲート酸化物材料から形成）、金属ゲート電極領域６２、及びポリシリコンゲート電極領域６４を含むゲート構造を含み得る。Ｎ−ＤＧＯ素子５０には、更に、ゲート構造に隣接して形成されたスペーサ６６を含み得る。Ｎ−ＤＧＯ素子５０には、更に、ソース／ドレイン領域６８及び７０を含み得る。Ｎコア素子５２には、ゲート酸化物領域７２（高ｋゲート酸化物材料から形成）、金属ゲート電極領域７４、及びポリシリコンゲート電極領域７６が含まれるゲート構造を含み得る。Ｎコア素子５２には、更に、ゲート構造に隣接して形成されたスペーサ７８を含み得る。Ｎコア素子５２には、更に、ソース／ドレイン領域８０及び８２を含み得る。Ｐ−ＤＧＯ素子５４には、シリコン・ゲルマニウム領域３０を含み得る。Ｐ−ＤＧＯ素子５４には、更に、下部ゲート酸化物領域８４、上部ゲート酸化物領域８６（高ｋゲート酸化物材料から形成）、金属ゲート電極領域８８、及びポリシリコンゲート電極領域９０が含まれるゲート構造を含み得る。Ｐ−ＤＧＯ素子５４には、更に、ゲート構造に隣接して形成されたスペーサ９２を含み得る。Ｐ−ＤＧＯ素子５４には、更に、ソース／ドレイン領域９４及び９６を含み得る。Ｐコア素子５６には、シリコン・ゲルマニウム領域３２を含み得る。Ｐコア素子５６には、更に、ゲート酸化物領域９８（高ｋゲート酸化物材料から形成）、金属ゲート電極領域１００、及びポリシリコンゲート電極領域１０２が含まれるゲート構造を含み得る。Ｐコア素子５６には、更に、ゲート構造に隣接して形成されたスペーサ１０４を含み得る。Ｐコア素子５６には、更に、ソース／ドレイン領域１０６及び１０８を含み得る。
特定の導電性タイプ又は電位の極に関して本発明の説明を行なったが、当業者は、導電性タイプ及び電位の極が反転し得ることを認識した。従って、例えば、シリコン・ゲルマニウム領域を有するＰＭＯＳ素子に関して、処理フローの上記説明を行なったが、シリコン炭素を有するＮＭＯＳ素子に同様なプロセスフローを用い得る。
更に、説明及び請求項における用語「前部」「後部」「上部」「底部」「上に」「下に」等は、もしあれば、説明のために用いており、必ずしも恒久的な相対位置を記述するためとは限らない。そのように用いる用語は、適切な状況下で交換可能であり、このため、本明細書に述べた本発明の実施形態が、例えば、本明細書において例示もしくは記述した方向以外で動作可能であることを理解されたい。
本発明は、本明細書において特定の実施形態を参照して述べたが、以下の請求項に記載した本発明の範囲から逸脱することなく様々な修正及び変更を行い得る。従って、明細書及び図は、限定的よりもむしろ例示的と見なすべきであり、また、そのような全ての修正は、本発明の範囲内に含むものとする。具体的な実施形態に関して本明細書で述べたあらゆる恩恵、利点、又は問題の解決策は、全ての請求項の重要な、必須の、もしくは本質的な特徴又は要素であると解釈しないものとする。
更に、本明細書に用いる用語「ａ又はａｎ（不定冠詞）」は、１つ又は複数と定義する。更に、請求項における「少なくとも１つの」及び「１つ又は複数の」等の導入句の使用については、同じ請求項に導入句「１つ又は複数の」又は「少なくとも１つの」及び「ａ又はａｎ」等の不定冠詞が含まれる場合でも、不定冠詞「ａ又はａｎ」による他の請求要素の導入が、そのように導入された請求要素を含む任意の特定の請求項を、そのような要素だけを含む発明に限定することを意味すると解釈すべきではない。定冠詞の使用についても同様のことが当てはまる。
特に指定しない限り、「第１」及び「第２」等の用語は、そのような用語が記述する要素間を任意に区別するために用いる。従って、これらの用語は、必ずしもそのような要素の時間的又は他の優先順位付けを示そうとするものではない。

Claims (20)

  1. 素子を形成する方法であって、
    半導体基板中に第１領域及び第２領域を形成する段階と、
    前記第１領域上に半導性材料を形成する段階であって、前記半導性材料が前記半導体基板と異なる電気的特性を有する段階と、
    前記第１領域上に第１誘電材料を形成する段階と、
    前記第１誘電材料上及び前記第２領域上に第２誘電材料を成膜する段階であって、前記第２誘電材料が前記第１誘電材料と異なる段階と、
    前記第２誘電材料上にゲート電極材料を成膜する段階と
    を含む方法。
  2. 請求項１記載の方法は、更に、
    前記半導体基板中に第３領域及び第４領域を形成する段階を含み、
    前記第１領域上に前記半導性材料を形成する段階は、更に、
    前記第３領域上に前記半導性材料を形成する段階を含み、
    前記第１領域上に前記第１誘電材料を形成する段階は、更に、
    前記第４領域上に前記第１誘電材料を形成する段階を含み
    前記第１誘電材料及び前記第２領域上に前記第２誘電材料を成膜する段階は、更に、
    前記第３領域上に前記第２誘電材料を成膜する段階を含む方法。
  3. 請求項２記載の方法であって、
    前記第１領域上に前記半導性材料を形成する段階は、更に、
    前記半導性材料をエピタキシャル成長させる段階を含む方法。
  4. 請求項１記載の方法であって、
    前記第１誘電材料を成膜する段階が、約７５０℃から約９００℃の間の温度で行なわれる方法。
  5. 請求項１記載の方法は、更に、
    前記第１領域に第１ドーパントを注入する段階であって、前記第１領域が第１導電性を有する段階と、
    前記第２領域に第２ドーパントを注入する段階であって、前記第２領域が第２導電性を有し、前記第１導電性及び前記第２導電性が同じ導電性である段階と
    を含む方法。
  6. 請求項１記載の方法は、更に、
    前記第１領域に第１ドーパントを注入する段階であって、前記第１領域が第１導電性を有する段階と、
    前記第２領域に第２ドーパントを注入する段階であって、前記第２領域が第２導電性を有し、前記第１導電性及び前記第２導電性が異なる導電性である段階と
    を含む方法。
  7. 請求項２記載の方法は、更に、
    前記第１領域及び前記第３領域に第１ドーパントを注入する段階であって、前記第１領域及び前記第３領域が第１導電性を有する段階と、
    前記第２領域及び前記第４領域に第２ドーパントを注入する段階であって、前記第２領域及び前記第４領域が第２導電性を有し、前記第１導電性が前記第２導電性と異なる前記段階と
    を含む方法。
  8. 請求項１記載の方法であって、
    前記半導性材料を形成する段階は、更に、
    ゲルマニウム及び炭素からなる群から選択された材料を含む前記半導体材料を形成する段階を含む方法。
  9. 請求項８記載の方法であって、
    前記半導性材料を形成する段階は、シリコン・ゲルマニウム及びシリコン炭素からなる群から選択された材料を含む前記半導性材料を形成する段階を含む方法。
  10. 請求項１記載の方法であって、
    前記第１領域上に前記第１誘電材料を形成する段階は、更に、
    前記第１誘電材料を成膜する段階を含む方法。
  11. 請求項１記載の方法であって、
    前記第２誘電材料は高誘電率材料を含む方法。
  12. 素子を形成する方法であって、
    半導体基板の第１領域に厚膜ゲート誘電体素子を形成する段階であって、前記厚膜ゲート誘電体素子が第１チャネル領域を有し、前記半導体基板は第１材料を含む段階と、
    半導体基板の第２領域に薄膜ゲート誘電体素子を形成する段階であって、前記薄膜ゲート誘電体素子が前記厚膜ゲート誘電体素子のゲート誘電体より薄いゲート誘電体を有し、前記薄膜ゲート誘電体素子が第２チャネル領域を有する段階とを含み、
    前記厚膜ゲート誘電体素子及び前記薄膜ゲート誘電体素子を形成する段階は、更に、
    前記第１領域上に前記第１チャネル領域をエピタキシャル成長させる段階であって、前記第１チャネル領域は第２材料を含み、前記第２材料が前記第１材料と異なる段階と、
    前記第１チャネル領域上に第１ゲート誘電体を形成する段階と、
    前記第１ゲート誘電体及び前記第２領域上に第２ゲート誘電体を形成する段階と、
    前記第２ゲート誘電体上にゲート電極材料を成膜する段階と
    を含む方法。
  13. 請求項１２記載の方法であって、
    前記第２材料は、前記第２チャネル領域に対して前記第１チャネル領域のバンドギャップを変える方法。
  14. 請求項１２記載の方法であって、
    前記第２材料は、シリコン・ゲルマニウム及びシリコン炭素からなる群から選択された材料を含む方法。
  15. 請求項１２記載の方法であって、
    前記第２ゲート誘電体は高誘電率材料を含む方法。
  16. 請求項１２記載の方法であって、
    前記第１ゲート誘電体を形成する段階は、前記第１ゲート誘電体を成膜する段階を含む方法。
  17. 請求項１６記載の方法であって、
    前記第１ゲート誘電体を成膜する段階は、更に、
    約７５０と約９００℃との間の温度で前記第１ゲート誘電体を化学的に蒸着する段階を含む方法。
  18. 請求項１２記載の方法であって、
    前記半導体基板は、更に、第３領域及び第４領域を含み、
    前記方法は、更に、
    前記第３領域に第２厚膜ゲート誘電体素子を形成する段階であって、前記第２厚膜ゲート誘電体素子が第３チャネル領域を有する段階と、
    前記第４領域に第２薄膜ゲート誘電体素子を形成する段階であって、前記第２薄膜ゲート誘電体素子が第４チャネル領域を有し、前記第２薄膜ゲート誘電体素子が前記第２厚膜ゲート誘電体素子のゲート誘電体より薄いゲート誘電体を有する段階とを含み、
    前記第１チャネル領域をエピタキシャル成長させる段階は、更に、
    前記第４チャネル領域をエピタキシャル成長させる段階を含み、
    前記第１ゲート誘電体を形成する段階は、更に、
    前記第３チャネル領域上に前記第１ゲート誘電体を形成する段階を含み、
    前記第２ゲート誘電体を形成する段階は、更に、
    前記第４領域上に前記第２ゲート誘電体を形成する段階を含む方法。
  19. 請求項１８記載の方法は、更に、
    前記第１領域及び第２領域に第１ドーパントを注入する段階であって、前記第１領域及び前記第２領域が第１導電性を有する段階と、
    前記第３領域及び第４領域に第２ドーパントを注入する段階であって、前記第３領域及び前記第４領域が第２導電性を有し、前記第１導電性が前記第２導電性と異なる段階と
    を含む方法。
  20. 半導体基板中に分離領域を形成して、半導体基板中に第１半導性領域及び第２半導性領域を形成する段階と、
    前記第１半導性領域上に半導性材料をエピタキシャル成長させる段階であって、前記半導性材料はゲルマニウム及び炭素からなる群から選択された要素を含む段階と、
    前記第１半導性領域上に第１誘電材料を成膜する段階と、
    前記第１誘電材料及び前記第２半導性領域上に第２誘電材料を成膜する段階と、
    前記第２誘電材料上にゲート電極材料を成膜する段階と
    を含む方法。
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