CN101796631A - 双栅氧化物器件集成 - Google Patents

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Abstract

提供了一种包括在半导体衬底(12)中形成第一区域和第二区域的形成器件的方法。该方法还包括在所述第一区域上形成半导体材料，其中，所述半导体材料具有与第一半导体衬底不同的电特性、在所述第一区域上形成第一电介质材料(34)、在所述第一电介质材料和所述第二区域上形成第二电介质材料，其中，所述第二电介质材料不同于所述第一电介质材料、以及在所述高介电常数材料(42)上沉积栅电极材料(44)。在一个实施例中，所述半导体材料是硅锗且所述半导体衬底是硅。

Description

双栅氧化物器件集成
技术领域
本公开总体上涉及半导体器件，更具体而言，涉及双栅氧化物器件集成。
背景技术
在许多实例中，需要将双栅氧化物(DGO)器件集成在同一衬底上。本文所使用的术语双栅氧化物器件涉及在同一衬底上形成但具有不同栅氧化物厚度的器件。例如，可以在衬底的周边上形成厚栅氧化物器件，使得其可以处理与输入/输出操作相关的较高电压。可以在不存在较高电压的衬底区域中形成较薄栅氧化物器件。具有高介电常数(高k)的金属栅器件越来越需要可能不与用于形成双栅氧化物器件的已有方法相容的材料。例如，此类金属栅/高k电介质器件可能需要硅锗沟道以降低与PMOS器件相关的阈值电压(Vt)。然而，用来形成厚栅氧化物器件的诸如热氧化的传统工艺与硅锗沟道不相容。这是因为如果在硅锗上生长厚栅氧化物，则热氧化步骤导致锗扩散到不应包含任何锗的衬底或栅氧化物的区域中。总而言之，被用作传统双栅氧化物集成工艺的一部分的热氧化步骤可以使硅锗沟道的轮廓劣化。
因此，存在对改善的双栅氧化物器件集成的需要。
附图说明
通过举例来说明本发明，并且本发明不受附图的限制，在附图中相类的附图标记指示类似的元件。附图中的元件仅仅是为了简单和明了而示出且其不一定按比例绘制。
图1是加工步骤期间的半导体器件的视图；
图2是加工步骤期间的半导体器件的视图；
图3是加工步骤期间的半导体器件的视图；
图4是加工步骤期间的半导体器件的视图；
图5是加工步骤期间的半导体器件的视图；
图6是加工步骤期间的半导体器件的视图；
图7是加工步骤期间的半导体器件的视图；以及
图8是加工步骤期间的半导体器件的视图。
具体实施方式
针对包括硅锗沟道的晶体管来描述双栅氧化物器件集成。例如，硅锗沟道的使用帮助调整PMOS器件的阈值电压。同样地，可以将硅碳沟道用于NMOS器件。
一方面，提供了一种形成器件的方法。该方法包括在半导体衬底中形成第一区域和第二区域。该方法还包括在第一区域上方形成半导体材料，其中，所述半导体材料具有与第一半导体衬底不同的电特性。该方法还包括在第一区域上方形成第一电介质材料。该方法还包括在第一电介质材料和第二区域上方沉积第二电介质材料，其中，所述第二电介质材料不同于所述第一电介质材料。该方法还包括在所述第二电介质材料上方沉积栅电极材料。
在另一方面，提供了一种形成器件的方法。该方法包括在半导体衬底的第一区域中形成厚栅电介质器件，其中，所述厚栅电介质器件具有第一沟道区且所述半导体衬底包括第一材料。所述方法还包括在半导体器件的第二区域中形成薄栅电介质器件，其中，所述薄栅电介质器件具有比所述厚栅电介质的栅电介质薄的栅电介质，所述薄栅电介质器件具有第二沟道区。形成所述厚栅电介质器件和所述薄栅电介质器件还包括：(1)在所述第一区域上方外延地生长所述第一沟道区，其中，所述第一沟道区包括第二材料，其中所述第二材料不同于所述第一材料；(2)在所述第一沟道区上方形成第一栅电介质；(3)在所述第一栅电介质和所述第二区域上方形成第二栅电介质；以及(4)在所述第二栅电介质上方形成栅电极材料。
在又一方面，提供了一种在半导体衬底上形成隔离区以便在半导体衬底中形成第一半导体区域和第二半导体区域的方法。该方法还包括在所述第一半导体区域上方外延地生长半导体材料，其中，所述半导体材料包括选自由锗和碳组成的组中的元素。该方法还包括在所述第一半导体区域上方形成第一电介质材料。该方法还包括在所述第一电介质材料和所述第二半导体区域上方沉积第二电介质材料。该方法还包括在所述第二电介质材料上方沉积栅电极材料。
图1是加工步骤期间的半导体器件10的视图。半导体器件10可以包括半导体衬底12。本文所述的半导体衬底可以是任何半导体材料或材料组合，诸如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等等、及以上各项的组合。在衬底12内，可以形成沟槽隔离区14、16、和18以隔离要形成的不同器件。半导体器件10可以包括NMOS双栅氧化物(N-DGO)区域20、NMOS芯(N芯)区22、PMOS双栅氧化物(P-DGO)区域24、以及PMOS芯(P芯)区26。可以用硼注入N-DGO区域20和N芯区22以形成P阱区(未示出)。可以用砷或磷注入P-DGO区域24和PMOS芯区26以形成N阱区(未示出)。可以在N-DGO区域20和N芯区22中形成NMOS器件。可以在P-DGO区域24和P芯区26中形成PMOS器件。将用较厚栅氧化物来形成在双栅氧化物区域(20和24)中形成的器件，且将用较薄栅氧化物来形成在所述芯区(22和26)中形成的器件。接下来，如图1所示，可以在N-DGO区域20和N芯区22上形成硬掩膜28。
图2是加工步骤期间的半导体器件10的视图。作为此加工步骤的一部分，可以分别在P-DGO区域24和P芯区26中形成硅锗区30和32。在一个实施例中，可以外延地生长硅锗区30和32。举例来说，硅锗区30和32可以具有在30埃至150埃范围内的厚度。在其它实施例中，硅锗区30和32可以具有在50埃至100埃范围内的厚度。另外，硅锗区30和32可以具有10％至50％的锗。在其它实施例中，硅锗区30和32可以具有20％至35％的锗。虽然相对于形成硅锗区来描述此步骤，但可以使用具有与半导体衬底12不同的电特性的任何其它半导体材料作为此步骤的一部分。例如，在一个实施例中，可以使用硅碳。在一个实施例中，可以使用改变在具有该半导体材料的区域中形成的器件的沟道区的带隙的任何半导体材料。在另一实施例中，可以使用改变厚栅器件的沟道区相对于薄栅器件的沟道区的带隙的任何半导体材料。
图3是加工步骤期间的半导体器件10的视图。作为此加工步骤的一部分，可以形成高温氧化物(HTO)层34。在一个实施例中，可以在约800摄氏度的温度下通过化学汽相沉积来形成HTO层34。温度范围可以在750摄氏度至900摄氏度范围内改变。举例来说，HTO层34可以具有在10埃至50埃范围内的厚度。在其它实施例中，HTO层34可以具有在20埃至30埃范围内的厚度。同样可以使用其它沉积工艺来形成HTO层34，诸如原子层沉积、等离子体增强化学汽相沉积、以及物理汽相淀积。
图4是加工步骤期间的半导体器件10的视图。作为此加工步骤的一部分，可以形成覆盖N-DGO区域20和P-DGO区域24的图案化抗蚀剂区域36。
接下来，如图5所示，使用图案化抗蚀剂区域36，可以从芯区去除HTO层34，包括N芯区22和P芯区26，仅在DGO区域中留下HTO层34的一部分。因此，例如，可以在N-DGO区域20和P-DGO区域24中保持下栅氧化物区38和下栅氧化物区40。在一个实施例中，可以使用干净的氢氟酸(HF)从N芯区22和P芯区26去除HTO层34。在一个实施例中，可以使用干净的稀释HF。从N芯区22和P芯区26去除HTO层后，可以使用例如干净的食人鱼溶液(piranha)或干净的溶剂来去除图案化抗蚀剂区域26。
接下来，如图6所示，可以形成高k栅氧化物层42。在一个实施例中，高k栅氧化物层42可以覆盖芯区和DGO区域两者。因此，例如，高k栅氧化物层42可以直接覆盖在N-DGO区域20中的下栅氧化物区38、N芯区22中的衬底12的一部分、P-DGO区域24中的下栅氧化物区40、以及P芯区26中的硅锗区32上。在一个实施例中，可以使用原子层沉积工艺来沉积高k栅氧化物层42。在沉积高k栅氧化物层42之前，可以预先清洁相关区域的顶面。本文所使用的术语高k栅氧化物包括具有在10～100范围的k的任何氧化物材料。在一个实施例中，还可以使用具有在15～25范围内的k的任何氧化物材料。用于形成高k栅氧化物层42的适当材料包括氧化铪、硅酸铪、铝酸铪、氧化锆、硅酸锆、及其它适当的高k材料。在一个实施例中，高k栅氧化物层42可以具有在10埃至50埃范围内的厚度。在另一实施例中，高k栅氧化物层42可以具有在15埃至20埃范围内的厚度。
接下来，如图7所示，可以形成覆盖高k栅氧化物层42的金属栅电极层44。在一个实施例中，金属栅电极层44可以包含元素或合金。举例来说，金属栅电极层44可以包含钽、钛、镧、钼、或其任何组合。金属栅电极层44还可以包含碳和/或氮。可以使用诸如原子层沉积(ALD)、分子束沉积(MBD)、以及化学汽相沉积(CVD)的工艺来形成金属栅电极层44。举例来说，金属栅电极层44可以具有在20埃至150埃范围内的厚度。在另一实施例中，金属栅电极层44可以具有在50埃至100埃范围内的厚度。
仍参照图7，在形成金属栅电极层44之后，可以在金属栅电极层44上方形成多晶硅栅电极层46。可以使用诸如原子层沉积(ALD)、分子束沉积(MBD)、以及化学汽相沉积(CVD)的工艺来形成多晶硅栅电极层46。举例来说，多晶硅栅电极层46可以具有在200埃至1000埃范围内的厚度。在另一实施例中，多晶硅栅电极层46可以具有500埃的厚度。
图8是形成PMOS和NMOS器件之后的半导体器件10的视图。举例来说，可以在N-DGO区域20中形成N-DGO器件50，可以在N芯区22中形成N芯器件52，可以在P-DGO区域24中形成P-DGO器件54，且可以在P芯区26中形成P芯器件56。可以通过使用传统半导体加工步骤形成栅电极、隔离物、以及源极/漏极区来形成这些器件。因此，例如，N-DGO器件50可以包括栅极结构，该栅极结构包括下栅氧化物区58、上栅氧化物区60(由高k栅氧化物材料形成)、金属栅电极区62、以及多晶硅栅电极区64。N-DGO器件还可以包括邻近于栅极结构形成的隔离物66。N-DGO器件50还可以包括源极/漏极区68和70。N芯器件52可以包括栅极结构，该栅极结构包括栅氧化物区72(由高k栅氧化物材料形成)、金属栅电极区74、以及多晶硅栅电极区76。N芯器件52还可以包括邻近于栅极结构形成的隔离物78。N芯器件52还可以包括源极/漏极区80和82。P-DGO器件54可以包括硅锗区30。P-DGO器件54还可以包括栅极结构，该栅极结构包括下栅氧化物区84、上栅氧化物区86(由高k栅氧化物材料形成)、金属栅电极区88、以及多晶硅栅电极区90。P-DGO器件54还可以包括邻近于栅极结构形成的隔离物92。P-DGO器件54还可以包括源极/漏极区94和96。P芯器件56可以包括硅锗区32。P芯器件56还可以包括栅极结构，该栅极结构包括栅氧化物区98(由高k栅氧化物材料形成)、金属栅电极区100、以及多晶硅栅电极区102。P芯器件56还可以包括邻近于栅极结构形成的隔离物104。P芯器件56还可以包括源极/漏极区106和108。
虽然以相对于特定导电性类型或电位的极性描述了本发明，但本领域的技术人员应认识到可以使导电性类型和电位的极性相反。因此，例如，虽然上文相对于具有硅锗区的PMOS器件描述工艺流程，但可以将类似的工艺流程用于具有硅碳的NMOS器件。
此外，如果有的话，本说明书和权利要求书中的术语“正面”、“背面”、“顶部”、“底部”、“在...之上”、“在...之下”等用于描述的目的且不一定用于描述永久性相对位置。应理解的是这样使用的术语在适当的情况下可互换，使得本文所述的本发明的实施例例如能够以除本文所示或所述的取向之外的其它取向操作。
虽然参照特定实施例描述了本发明，但在不脱离以下权利要求书所阐述的本发明的范围的情况下可以进行各种修改和变更。因此，本说明书和附图意图是说明性的，而不是限制性的，并且所有此类修改意图被包括在本发明的范围内。本文关于特定实施例所述的任何益处、优点、或问题的解决方案并不意图被理解为任何或全部请求保护范围的关键、必要、或基本的特征或要素。
此外，本文所使用的术语“一个”或“一种”被定义为一个或多于一个。而且，不应将权利要求中的诸如“至少一个”和“一个或多个”等介绍性短语的使用理解为暗示用不定冠词“a”或“an”来引入另一权利要求要素使包含这样引入的权利要求要素的任何特定权利要求局限于仅包含一个此类要素的发明，即使当该权利要求包括介绍性短语“一个或多个”或“至少一个”和诸如“a”或“an”的不定冠词时。这也适用于定冠词的使用。
除非另有说明，诸如“第一”和“第二”等术语用来任意地区别此类术语所描述的要素。因此，这些术语不一定意图指示此类要素的时间或其它优先次序。

Claims (20)

1.一种形成器件的方法，包括如下步骤：
在半导体衬底中形成第一区域和第二区域；
在第一区域之上形成半导体材料，其中，所述半导体材料具有与所述半导体衬底不同的电特性；
在所述第一区域之上形成第一电介质材料；
在所述第一电介质材料之上和所述第二区域之上沉积第二电介质材料，其中，所述第二电介质材料不同于所述第一电介质材料；以及
在所述第二电介质材料之上沉积栅电极材料。
2.权利要求1的方法，还包括：
在所述半导体衬底中形成第三区域和第四区域；其中：
在所述第一区域之上形成半导体材料的步骤还包括：在所述第三区域之上形成所述半导体材料；
在所述第一区域之上形成第一电介质材料的步骤还包括：在所述第四区域之上形成所述第一电介质材料；以及
在所述第一电介质材料之上和所述第二区域之上沉积第二电介质材料的步骤还包括：在所述第三区域之上沉积所述第二电介质材料。
3.权利要求2的方法，其中，在所述第一区域之上形成半导体材料的步骤还包括：外延地生长所述半导体材料。
4.权利要求1的方法，其中，沉积所述第一电介质材料的步骤在约750摄氏度与约900摄氏度之间的温度下发生。
5.权利要求1的方法，还包括如下步骤：
用第一掺杂剂注入所述第一区域，其中，所述第一区域具有第一导电性；以及
用第二掺杂剂注入所述第二区域，其中，所述第二区域具有第二导电性，并且其中，所述第一导电性和所述第二导电性是相同的导电性。
6.权利要求1的方法，还包括如下步骤：
用第一掺杂剂注入所述第一区域，其中，所述第一区域具有第一导电性；以及
用第二掺杂剂注入所述第二区域，其中，所述第二区域具有第二导电性，并且其中，所述第一导电性和所述第二导电性是不同的导电性。
7.权利要求2的方法，还包括如下步骤：
用第一掺杂剂注入所述第一区域和所述第三区域，其中，所述第一区域和所述第三区域具有第一导电性，以及
用第二掺杂剂注入所述第二区域和所述第四区域，其中，所述第二区域和所述第四区域具有第二导电性，并且其中，所述第一导电性不同于所述第二导电性。
8.权利要求1的方法，其中，形成半导体材料的步骤还包括：形成包括选自锗和碳的材料的半导体材料。
9.权利要求8的方法，其中，形成半导体材料的步骤包括：形成包括选自硅锗和硅碳的材料的半导体材料。
10.权利要求1的方法，其中，在所述第一区域之上形成第一电介质材料的步骤还包括：沉积所述第一电介质材料。
11.权利要求1的方法，其中，所述第二电介质材料包括高介电常数材料。
12.一种形成器件的方法，包括如下步骤：
在半导体衬底的第一区域中形成厚栅电介质器件，其中，所述厚栅电介质器件具有第一沟道区且所述半导体衬底包括第一材料；
在半导体衬底的第二区域中形成薄栅电介质器件，其中，所述薄栅电介质器件的栅电介质比所述厚栅电介质器件的栅电介质薄，所述薄栅电介质器件具有第二沟道区，并且形成所述厚栅电介质器件和所述薄栅电介质器件的步骤还包括：
在所述第一区域之上外延地生长所述第一沟道区，其中，所述第一沟道区包括第二材料，其中，所述第二材料不同于所述第一材料；
在所述第一沟道区之上形成第一栅电介质；
在所述第一栅电介质和所述第二区域之上形成第二栅电介质；以及
在所述第二栅电介质之上沉积栅电极材料。
13.权利要求12的方法，其中，所述第二材料改变所述第一沟道区相对于所述第二沟道区的带隙。
14.权利要求12的方法，其中，所述第二材料包括选自硅锗和硅碳的材料。
15.权利要求12的方法，其中，所述第二栅电介质包括高介电常数材料。
16.权利要求12的方法，其中，形成第一栅电介质的步骤包括：沉积所述第一栅电介质。
17.权利要求16的方法，其中，沉积所述第一栅电介质的步骤还包括：在约750与约900摄氏度之间的温度下化学汽相沉积所述第一栅电介质。
18.权利要求12的方法，其中，所述半导体衬底还包括第三区域和第四区域，且所述方法还包括如下步骤：
在所述第三区域中形成第二厚栅电介质器件，其中，所述第二厚栅电介质器件具有第三沟道区，
在所述第四区域中形成第二薄栅电介质器件，其中，所述第二薄栅电介质器件具有第四沟道区，且所述第二薄栅电介质器件的栅电介质比所述第二厚栅电介质器件的栅电介质薄；以及其中：
外延地生长第一沟道区的步骤还包括：外延地生长所述第四沟道区；
形成第一栅电介质的步骤还包括：在所述第三沟道区之上形成所述第一栅电介质；以及
形成第二栅电介质的步骤还包括：在所述第四区域之上形成所述第二栅电介质。
19.权利要求18的方法，还包括如下步骤：
用第一掺杂剂注入所述第一区域和第二区域，其中，所述第一区域和所述第三区域具有第一导电性，以及
用第二掺杂剂注入所述第三区域和第四区域，其中，所述第三区域和所述第四区域具有第二导电性，并且其中，所述第一导电性不同于所述第二导电性。
20.一种方法，包括如下步骤：
在半导体衬底中形成隔离区以便在半导体衬底中形成第一半导体区域和第二半导体区域；
在所述第一半导体区域之上外延地生长半导体材料，其中，所述半导体材料包括选自锗和碳的元素；
在所述第一半导体区域之上沉积第一电介质材料；
在所述第一电介质材料和所述第二半导体区域之上沉积第二电介质材料；以及
在所述第二电介质材料之上沉积栅电极材料。
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