TWI453823B - 雙閘極氧化物裝置整合 - Google Patents

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TWI453823B TW097129047A TW97129047A TWI453823B TW I453823 B TWI453823 B TW I453823B TW 097129047 A TW097129047 A TW 097129047A TW 97129047 A TW97129047 A TW 97129047A TW I453823 B TWI453823 B TW I453823B
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Description

雙閘極氧化物裝置整合
本發明大致上係關於半導體裝置，及特定言之，係關於雙閘極氧化物裝置整合。
此申請案已於2007年9月7日在美國以專利申請案第11/851,719號提出申請。
在許多實例中，雙閘極氧化物(DGO)裝置必須被整合於相同之基板上。如此處所使用，術語雙閘極氧化物裝置係指形成於相同基板上、但具有不同閘極氧化物厚度之裝置。舉例而言，較厚之閘極氧化物裝置可形成於基板之周邊上，因此其等可處理與輸入/輸出操作關聯之較高電壓。較薄之閘極氧化物裝置可形成於基板中不存在較高電壓的區域內。具有高介電常數(高k)之金屬閘極裝置越來越需要可能不與用於形成雙閘極氧化物裝置之現有方法相容的材料。舉例而言，此種金屬閘極/高k介電裝置可能需要矽化鍺通道以降低與PMOS裝置關聯之臨界電壓(Vt )。然而，用以形成厚閘極氧化物裝置的習知之製程，諸如熱氧化，與矽化鍺通道係不相容的。這是因為，若厚閘極氧化物係生長於矽化鍺之上，熱氧化步驟會導致鍺擴散至基板或閘極氧化物之不應含有任何鍺的區域中。總而言之，用作習知之雙閘極氧化物整合製程之部分的熱氧化步驟可使矽化鍺通道之輪廓降級。
因此，需要有經改良之雙閘極氧化物裝置整合。
雙閘極氧化物裝置整合係針對包括一矽化鍺通道之電晶體而描述。舉例而言，矽化鍺通道之使用有助於調整PMOS裝置的臨界電壓。碳化矽通道亦可用於NMOS裝置。
在一態樣中，提供了一種用於形成裝置之方法。該方法包括在一半導體基板中形成一第一區域及一第二區域。該方法此外包括在該第一區域上形成一半導電材料，其中該半導電材料具有一與該第一半導體基板不同之電性質。該方法此外包括在該第一區域上形成一第一介電材料。該方法此外包括在該第一介電材料上及在該第二區域上沉積一第二介電材料，其中該第二介電材料不同於該第一介電材料。該方法此外包括在該第二介電材料上沉積一閘電極材料。
在另一態樣中，提供了一種用於形成裝置之方法。該方法包括在一半導體基板之一第一區域中形成一厚閘極介電裝置，其中該厚閘極介電裝置具有一第一通道區域且該半導體基板包含一第一材料。該方法此外包括在一半導體裝置之一第二區域中形成一薄閘極介電裝置，其中該薄閘極介電裝置具有一比該厚閘極電介質更薄之閘極電介質，該薄閘極介電裝置具有一第二通道區域。形成該厚閘極介電裝置及該薄閘極介電裝置此外包含：(1)在該第一區域上磊晶生長該第一通道區域，其中該第一通道區域包含一第二材料，其中該第二材料不同於該第一材料；(2)在該第一通道區域上形成一第一閘極電介質；(3)在該第一閘極電介質及該第二區域上形成一第二閘極電介質；及(4)在該第二閘極電介質上沉積一閘電極材料。
在又一態樣中，提供一種方法，其包括在一半導體基板中形成一隔離區域，以在一半導體基板中形成一第一半導體區域及一第二半導電區域。該方法此外包括在該第一半導電區域上磊晶生長一半導電材料，其中該半導電材料包含自鍺及碳組成之群中選出的一元素。該方法此外包括在該第一半導電區域上沉積一第一介電材料。該方法此外包括在該第一介電材料及該第二半導電區域上沉積一第二介電材料。該方法此外包括在該第二介電材料上沉積一閘電極材料。
圖1係一半導體裝置10在一處理步驟期間之一視圖。半導體裝置10可包括一半導體基板12。此處所述之半導體基板可係任何半導體材料或材料之組合，諸如砷化鎵、矽化鍺、絕緣物上矽(SOI)、矽、單晶矽、類似物、及上述之組合。在基板12內，可形成渠溝隔離區域14、16及18以隔離待形成之不同裝置。半導體裝置10可包括一NMOS雙閘極氧化物(N-DGO)區域20、一NMOS核心(N-核心)區域22、一PMOS雙閘極氧化物(P-DGO)區域24及一PMOS核心(P-核心)區域26。N-DGO區域20及N-核心區域22可植入硼以形成P型井區域(未顯示)。P-DGO區域24及PMOS-核心區域26可植入砷或磷以形成N型井區域(未顯示)。NMOS裝置可形成於N-DGO區域20及N-核心區域22中。PMOS裝置可形成於P-DGO區域24及P-核心區域26中。形成於雙閘極氧化物區域(20及24)中之裝置將形成有較厚之閘極氧化物，且形成於核心區域(22及26)中之裝置將形成有較薄之閘極氧化物。其後，如圖1中所示，一硬遮罩28可形成於N-DGO區域20及N-核心區域22上。
圖2係一半導體裝置10在一處理步驟期間之一視圖。作為此處理步驟之部分，矽化鍺區域30及32可分別形成於P-DGO區域24及P-核心區域26中。在一實施例中，矽化鍺區域30及32可被磊晶生長。舉例而言，矽化鍺區域30及32可具有一範圍在30埃至150埃之厚度。在其他實施例中，矽化鍺區域30及32可具有一範圍在50埃至100埃之厚度。另外，矽化鍺區域30及32可具有10%至50%的鍺。在其他實施例中，矽化鍺區域30及32可具有20%至35%的鍺。雖然此步驟係相對於形成矽化鍺區域而描述，但具有與半導體基板12不同之電性質的任何其他半導體材料可用作此步驟之部分。舉例而言，在一實施例中，可使用碳化矽。在一實施例中，可使用改變一裝置之一通道區域之一能帶隙的任何半導體材料，該裝置形成於具有該半導體材料的區域中。在另一實施例中，可使用改變一厚閘極裝置之一通道區域相對於一薄閘極裝置之一通道區域的一能帶隙的任何半導體材料。
圖3係一半導體裝置10在一處理步驟期間之一視圖。作為此處理步驟之部分，可形成一高溫氧化物(HTO)層34。在一實施例中，HTO層34係可藉由化學氣相沉積在約攝氏800度之溫度下形成。溫度範圍可自攝氏750度變化至攝氏900度。舉例而言，HTO層34可具有一範圍在10埃至50埃之厚度。在其他實施例中，HTO層34可具有一範圍在20埃至30埃之厚度。HTO層34亦可使用其他沉積製程而形成，諸如原子層沉積、電漿增強化學氣相沉積，及物理氣相沉積。
圖4係一半導體裝置10在一處理步驟期間之一視圖。作為此處理步驟之部分，圖案化抗蝕區域36可上覆於N-DGO區域20及P-DGO區域24而形成。
其後，如圖5中所示，使用圖案化抗蝕區域36，HTO層34可自核心區域被移除，包括N-核心區域22及P-核心區域26，使HTO層34之部分僅留在DGO區域中。因此，舉例而言，下部閘極氧化物區域38及下部閘極氧化物區域40可保留在N-DGO區域20及P-DGO區域24中。在一實施例中，HTO層34可使用一氫氟酸(HF)清洗而自N-核心區域22及P-核心區域26移除。在一實施例中，可使用一稀釋HF清洗製程。HTO層已自N-核心區域22及P-核心區域26移除後，圖案化抗蝕區域36可例如使用過氧硫酸清洗(piranha clean)或溶劑清洗而移除。
其後，如圖6中所示，可形成一高k閘極氧化物層42。在一實施例中，高k閘極氧化物層42可上覆於核心區域及DGO區域二者。因此，舉例而言，高k閘極氧化物層42可直接上覆於N-DGO區域20中之下部閘極氧化物區域38、N-核心區域22中之基板12之一部分、P-DGO區域24中之下部閘極氧化物區域40，及P-核心區域26中之矽化鍺區域32上。在一實施例中，高k閘極氧化物層42可使用一原子層沉積製程而沉積。在沉積高k閘極氧化物層42之前，可預清洗相關區域之頂端表面。如此處所使用，術語高k閘極氧化物包括具有一範圍在10-100之k的任何氧化物材料。在一實施例中，亦可使用具有一範圍在15-25之k的任何氧化物材料。用於形成高k閘極氧化物層42之適合的材料包括氧化鉿、矽酸鉿、鋁酸鉿、氧化鋯、矽酸鋯及其他適合之高-k材料。在一實施例中，高-k閘極氧化物層42可具有一範圍在10埃至50埃之厚度。在另一實施例中，高-k閘極氧化物層42可具有一範圍在15埃至20埃之厚度。
其後，如圖7中所示，一金屬閘電極層44可上覆於高-k閘極氧化物層42而形成。在一實施例中，金屬閘電極層44可含有一元素或合金。舉例而言，金屬閘電極層44可含有鉭、鈦、鑭、鉬，或其之任何組合。金屬閘電極層44此外可含有碳及/或氮。金屬閘電極層44可使用諸如原子層沉積(ALD)、分子束沉積(MBD)及化學氣相沉積(CVD)之製程而形成。舉例而言，金屬閘電極層44可具有一範圍在20埃至150埃之厚度。在另一實施例中，金屬閘電極層44可具有一範圍在50埃至100埃之厚度。
仍參照圖7，在金屬閘電極層44形成之後，一多晶矽閘電極層46可形成於金屬閘電極層44之上。多晶矽閘電極層46可使用諸如原子層沉積(ALD)、分子束沉積(MBD)及化學氣相沉積(CVD)之製程而形成。舉例而言，多晶矽閘電極層46可具有一範圍在200埃至1000埃之厚度。在另一實施例中，多晶矽閘電極層46可具有500埃之厚度。
圖8係在PMOS及NMOS裝置形成之後一半導體裝置10的一視圖。舉例而言，N-DGO裝置50可形成於N-DGO區域20中，N-核心裝置52可形成於N-核心區域22中，P-DGO裝置54可形成於P-DGO區域24中，及P-核心裝置56可形成於P-核心區域26中。此等裝置係可藉由使用習知之半導體處理步驟形成閘電極、間隔件及源極/汲極區域而形成。因此，舉例而言，N-DGO裝置50可包括一閘極結構，該閘極結構包括一下部閘極氧化物區域58、一上部閘極氧化物區域60(由高k閘極氧化物材料形成)、一金屬閘電極區域62及一多晶矽閘電極區域64。N-DGO裝置50此外可包括一相鄰於該閘極結構形成的間隔件66。N-DGO裝置50此外可包括源極/汲極區域68及70。N-核心裝置52可包括一閘極結構，該閘極結構包括一閘極氧化物區域72(由高k閘極氧化物材料形成)、一金屬閘電極區域74及一多晶矽閘電極區域76。N-核心裝置52此外可包括一相鄰於該閘極結構形成的間隔件78。N-核心裝置52此外可包括源極/汲極區域80及82。P-DGO裝置54可包括矽化鍺區域30。P-DGO裝置54此外可包括一閘極結構，該閘極結構包括一下部閘極氧化物區域84、一上部閘極氧化物區域86(由高k閘極氧化物材料形成)、一金屬閘電極區域88及一多晶矽閘電極區域90。P-DGO裝置54此外可包括一相鄰於該閘極結構形成的間隔件92。P-DGO裝置54此外可包括源極/汲極區域94及96。P-核心裝置56可包括矽化鍺區域32。P-核心裝置56此外可包括一閘極結構，該閘極結構包括一閘極氧化物區域98(由高k閘極氧化物材料形成)、一金屬閘電極區域100及一多晶矽閘電極區域102。P-核心裝置56此外可包括一相鄰於該閘極結構形成的間隔件104。P-核心裝置56此外可包括源極/汲極區域106及108。
雖然本發明已相對於特定導電性類型及電位之極性而描述，熟練技工應瞭解導電性類型及電位之極性可被反轉。因此，舉例而言，雖然在上文中該製程流程係相對於具有矽化鍺區域之PMOS裝置而描述，但一類似製程流程可用於具有碳化矽之NMOS裝置。
此外，在描述中及在請求項中，若有任何術語"前"、"後"、"頂端"、"底端"、"在……之上"、"在……之下"及其類似物，其係用於描述之目的且不必用於描述永久之相對位置。應瞭解，如此使用之術語在適當情況下係可互換的，舉例而言因此此處所述之本發明之實施例可以不同於此處所繪示或所述之配向而操作。
雖然此處本發明係參考特定實施例而描述，但在不脫離如下文請求項中所闡述之本發明的範疇下，可做出多種修飾和變化。因此，說明書及圖式應視為說明性而非具限制意味，且所有此種修飾均意欲被包括於本發明範疇之內。不應將此處關於特定實施例所述之任何益處、優點或問題的解決方案視為任何或所有請求項之關鍵、必需或基本特徵或元件。
此外，如此處所使用，術語"一"或"一個"係定義為一或多個。又，請求項中諸如"至少一個"及"一個或多個"之引導性片語的使用，不應被視為暗示藉由不定冠詞"一"或"一個"之另一請求項元件的引導將含有此種已引導請求項元件的任何特定請求項限制於僅含有此種元件之發明，即使當相同請求項包括引導性片語"一個或多個"及"至少一個"以及不定冠詞諸如"一"或"一個"。對於定冠詞的使用也是如此。
除非另外有說明，術語諸如"第一"及"第二"被用於在此等術語描述之元件之間做出任意辨別。因此，此等術語不必意為指示此等元件的時序或其他優先性。
10．．．半導體裝置
12．．．半導體基板
14．．．渠溝隔離區域
16．．．渠溝隔離區域
18．．．渠溝隔離區域
20．．．NMOS雙閘極氧化物(N-DGO)區域
22．．．NMOS核心(N-核心)區域
24．．．PMOS雙閘極氧化物(P-DGO)區域
26．．．PMOS核心(P-核心)區域
28．．．硬遮罩
30．．．矽化鍺區域
32．．．矽化鍺區域
34．．．高溫氧化物(HTO)層
36．．．圖案化抗蝕區域
38．．．下部閘極氧化物區域
40．．．下部閘極氧化物區域
42．．．高k閘極氧化物層
44．．．金屬閘電極層
46．．．多晶矽閘電極層
50．．．N-DGO裝置
52．．．N-核心裝置52
54．．．P-DGO裝置
56．．．P-核心裝置
58．．．下部閘極氧化物區域
60．．．上部閘極氧化物區域
62．．．金屬閘電極區域
64．．．多晶矽閘電極區域
66．．．間隔件
68．．．源極/汲極區域
70．．．源極/汲極區域
72．．．閘極氧化物區域
74．．．金屬閘電極區域
76．．．多晶矽閘電極區域
78．．．間隔件
80．．．源極/汲極區域
82．．．源極/汲極區域
84．．．下部閘極氧化物區域
86．．．上部閘極氧化物區域
88．．．金屬閘電極區域
90．．．多晶矽閘電極區域
92．．．間隔件
94．．．源極/汲極區域
96．．．源極/汲極區域
98．．．閘極氧化物區域
100．．．金屬閘電極區域
102．．．多晶矽閘電極區域
104．．．間隔件
106．．．源極/汲極區域
108．．．源極/汲極區域
本發明係經由實例而說明且不受附圖限制，附圖中相同參考指示類似元件。圖中元件係為簡單及清晰而繪示且不必按標度繪製。
圖1係一半導體裝置在一處理步驟期間之一視圖；
圖2係一半導體裝置在一處理步驟期間之一視圖；
圖3係一半導體裝置在一處理步驟期間之一視圖；
圖4係一半導體裝置在一處理步驟期間之一視圖；
圖5係一半導體裝置在一處理步驟期間之一視圖；
圖6係一半導體裝置在一處理步驟期間之一視圖；
圖7係一半導體裝置在一處理步驟期間之一視圖；及
圖8係一半導體裝置在一處理步驟期間之一視圖。
10．．．半導體裝置
12．．．半導體基板
14．．．渠溝隔離區域
16．．．渠溝隔離區域
18．．．渠溝隔離區域
20．．．NMOS雙閘極氧化物(N-DGO)區域
22．．．NMOS核心(N-核心)區域
24．．．PMOS雙閘極氧化物(P-DGO)區域
26．．．PMOS核心(P-核心)區域
30．．．矽化鍺區域
32．．．矽化鍺區域
50．．．N-DGO裝置
52．．．N-核心裝置52
54．．．P-DGO裝置
56．．．P-核心裝置
58．．．下部閘極氧化物區域
60．．．上部閘極氧化物區域
62．．．金屬閘電極區域
64．．．多晶矽閘電極區域
66．．．間隔件
68．．．源極/汲極區域
70．．．源極/汲極區域
72．．．閘極氧化物區域
74．．．金屬閘電極區域
76．．．多晶矽閘電極區域
78．．．間隔件
80．．．源極/汲極區域
82．．．源極/汲極區域
84．．．下部閘極氧化物區域
86．．．上部閘極氧化物區域
88．．．金屬閘電極區域
90．．．多晶矽閘電極區域
92．．．間隔件
94．．．源極/汲極區域
96．．．源極/汲極區域
98．．．閘極氧化物區域
100．．．金屬閘電極區域
102．．．多晶矽閘電極區域
104．．．間隔件
106．．．源極/汲極區域
108．．．源極/汲極區域

Claims (5)

  1. 一種形成裝置之方法，其包含：在一半導體基板中形成一第一區域及一第二區域；在該第一區域上形成一半導電材料，其中該半導電材料具有一與該半導體基板不同之電性質；在該第一區域上形成一第一介電材料；在該第一介電材料上及在該第二區域上沉積一第二介電材料，其中該第二介電材料不同於該第一介電材料；及在該第二介電材料上沉積一閘電極材料。
  2. 一種形成裝置之方法，其包含：在一半導體基板中形成一第一區域及一第二區域：在該第一區域上形成一半導電材料，其中該半導電材料具有一與該半導體基板不同之電性質；在該第一區域上形成一第一介電材料；在該第一介電材料上及在該第二區域上沉積一第二介電材料，其中該第二介電材料不同於該第一介電材料；在該第二介電材料上沉積一閘電極材料；在該半導體基板中形成一第三區域及一第四區域；其中：在該第一區域上形成該半導電材料進一步包含在該第三區域上形成該半導電材料；在該第一區域上形成該第一介電材料進一步包含在該 第四區域上形成該第一介電材料；及在該第一介電材料上及在該第二區域上沉積該第二介電材料進一步包含在該第三區域上沉積該第二介電材料。
  3. 一種形成裝置之方法，其包含：在一半導體基板中形成一第一區域及一第二區域；在該第一區域上形成一半導電材料，其中該半導電材料具有一與該半導體基板不同之電性質；在該第一區域上形成一第一介電材料；在該第一介電材料上及在該第二區域上沉積一第二介電材料，其中該第二介電材料不同於該第一介電材料；在該第二介電材料上沉積一閘電極材料；在該半導體基板中形成一第三區域及一第四區域；其中：在該第一區域上形成該半導電材料進一步包含在該第三區域上形成該半導電材料；在該第一區域上形成該第一介電材料進一步包含在該第四區域上形成該第一介電材料；及在該第一介電材料上及在該第二區域上沉積該第二介電材料進一步包含在該第三區域上沉積該第二介電材料，其中在該第一區域上形成該半導電材料進一步包含磊晶生長該半導電材料。
  4. 一種形成裝置之方法，其包含： 在一半導體基板之一第一區域中形成一厚閘極介電裝置，其中該厚閘極介電裝置具有一第一通道區域且該半導體基板包含一第一材料；在一半導體基板之一第二區域中形成一薄閘極介電裝置，其中該薄閘極介電裝置具有一比該厚閘極介電裝置之閘極電介質更薄之閘極電介質，該薄閘極介電裝置具有一第二通道區域，且形成該厚閘極介電裝置及該薄閘極介電裝置進一步包含：在該第一區域上磊晶生長該第一通道區域，其中該第一通道區域包含一第二材料，其中該第二材料不同於該第一材料；在該第一通道區域上形成一第一閘極電介質；在該第一閘極電介質及該第二區域上形成一第二閘極電介質；及在該第二閘極電介質上沉積一閘電極材料。
  5. 一種形成裝置之方法，其包含：在一半導體基板中形成一隔離區域，以在一半導體基板中形成一第一半導電區域及一第二半導電區域；在該第一半導電區域上磊晶生長一半導電材料，其中該半導電材料包含自鍺及碳組成之群中選出的一元素；在該第一半導電區域上沉積一第一介電材料；在該第一介電材料及該第二半導電區域上沉積一第二介電材料；及在該第二介電材料上沉積一閘電極材料。
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