JPH10135450A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPH10135450A JPH10135450A JP30737596A JP30737596A JPH10135450A JP H10135450 A JPH10135450 A JP H10135450A JP 30737596 A JP30737596 A JP 30737596A JP 30737596 A JP30737596 A JP 30737596A JP H10135450 A JPH10135450 A JP H10135450A
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Abstract
(57)【要約】
【課題】 ゲート酸化膜にＨＴＯ−ＣＶＤ膜を用いると
熱酸化膜を用いた場合よりも耐圧特性は良くなるが、し
きい値電圧Ｖthの面内バラツキが大きくなってしまう。 【解決手段】 ゲート酸化膜１０をＣＶＤ膜から構成
し、かつゲート酸化膜１０内の電荷密度を２×１０11ｃ
ｍ-2以下に設定する。
熱酸化膜を用いた場合よりも耐圧特性は良くなるが、し
きい値電圧Ｖthの面内バラツキが大きくなってしまう。 【解決手段】 ゲート酸化膜１０をＣＶＤ膜から構成
し、かつゲート酸化膜１０内の電荷密度を２×１０11ｃ
ｍ-2以下に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果型トランジ
スタ及びその製造方法に関し、より詳細には特にＤＲＡ
Ｍセル等によく用いられる、金属／酸化膜／半導体電界
効果型トランジスタ（ＭＯＳＦＥＴ）及びその製造方法
に関する。
スタ及びその製造方法に関し、より詳細には特にＤＲＡ
Ｍセル等によく用いられる、金属／酸化膜／半導体電界
効果型トランジスタ（ＭＯＳＦＥＴ）及びその製造方法
に関する。
【０００２】
【従来の技術】図４は従来のＭＯＳＦＥＴの構造を示し
た模式的断面図である。図４に示したように、シリコン
基板１の上部所定箇所には酸化膜からなる素子分離領域
２が形成され、素子分離領域２内の略中央部にはゲート
酸化膜３を介してポリシリコンからなるゲート電極４が
形成され、ゲート電極４の両側方シリコン基板１上部は
イオン注入により形成されたソース５、ドレイン６拡散
領域となっている。ゲート電極４はＣＶＤ酸化膜７によ
り被覆されている。
た模式的断面図である。図４に示したように、シリコン
基板１の上部所定箇所には酸化膜からなる素子分離領域
２が形成され、素子分離領域２内の略中央部にはゲート
酸化膜３を介してポリシリコンからなるゲート電極４が
形成され、ゲート電極４の両側方シリコン基板１上部は
イオン注入により形成されたソース５、ドレイン６拡散
領域となっている。ゲート電極４はＣＶＤ酸化膜７によ
り被覆されている。
【０００３】通常、ゲート酸化膜３は熱酸化により形成
されており、熱酸化法ではシリコン基板１上に酸素を供
給してシリコン基板１を約１０００℃程度に加熱し、酸
素とシリコン基板１とを反応させてゲート酸化膜３を形
成する。近年のＬＳＩの高集積化に伴い、ゲート酸化膜
３の薄膜化が要求されてきており、膜厚が２００Å以下
であることが望まれている。
されており、熱酸化法ではシリコン基板１上に酸素を供
給してシリコン基板１を約１０００℃程度に加熱し、酸
素とシリコン基板１とを反応させてゲート酸化膜３を形
成する。近年のＬＳＩの高集積化に伴い、ゲート酸化膜
３の薄膜化が要求されてきており、膜厚が２００Å以下
であることが望まれている。
【０００４】しかしながら上記した熱酸化法による場
合、ゲート酸化膜３の膜厚が２００Å以下になると安定
した耐圧分布を得ることができず、また、ウエハの大口
径化に伴い、高温熱処理によるウエハの反りの問題も生
じてきている。
合、ゲート酸化膜３の膜厚が２００Å以下になると安定
した耐圧分布を得ることができず、また、ウエハの大口
径化に伴い、高温熱処理によるウエハの反りの問題も生
じてきている。
【０００５】そこで、これらの課題に対処するため、８
５０℃程度の比較的低い温度で酸化膜を形成することが
できるＨＴＯ−ＣＶＤ（High Temperature Oxide Chemi
calVapor Deposition）法を用い、ゲート酸化膜をＣＶ
Ｄシリコン酸化膜で構成する方法が特開昭６３−２８３
１６８号公報に開示されている。
５０℃程度の比較的低い温度で酸化膜を形成することが
できるＨＴＯ−ＣＶＤ（High Temperature Oxide Chemi
calVapor Deposition）法を用い、ゲート酸化膜をＣＶ
Ｄシリコン酸化膜で構成する方法が特開昭６３−２８３
１６８号公報に開示されている。
【０００６】
【発明が解決しようとする課題】上記公報開示の方法に
よれば、ゲート酸化膜の膜厚を薄くしても耐圧分布が良
くなり、信頼性が向上し、また、ウエハの反りの問題に
も対処することができるといった利点が記載されてい
る。
よれば、ゲート酸化膜の膜厚を薄くしても耐圧分布が良
くなり、信頼性が向上し、また、ウエハの反りの問題に
も対処することができるといった利点が記載されてい
る。
【０００７】しかし、ゲート酸化膜にＣＶＤ膜を用いる
と熱酸化膜を用いた場合より、トランジスタのしきい値
電圧Ｖthのウエハ面内におけるバラツキが大きくなると
いう課題があった。
と熱酸化膜を用いた場合より、トランジスタのしきい値
電圧Ｖthのウエハ面内におけるバラツキが大きくなると
いう課題があった。
【０００８】本発明は上記課題に鑑みなされたものであ
って、ゲート酸化膜がＣＶＤ膜からなっていてもしきい
値電圧Ｖthのウエハ面内におけるバラツキを低減するこ
とができる電界効果型トランジスタ及びその製造方法を
提供することを目的としている。
って、ゲート酸化膜がＣＶＤ膜からなっていてもしきい
値電圧Ｖthのウエハ面内におけるバラツキを低減するこ
とができる電界効果型トランジスタ及びその製造方法を
提供することを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る電界効果型トランジスタは、半導体基板
とゲート電極との間にゲート酸化膜を有する電界効果型
トランジスタにおいて、ゲート酸化膜がＣＶＤ膜で構成
され、かつ該ゲート酸化膜内の電荷密度が２×１０11ｃ
ｍ-2以下に設定されていることを特徴としている。
に本発明に係る電界効果型トランジスタは、半導体基板
とゲート電極との間にゲート酸化膜を有する電界効果型
トランジスタにおいて、ゲート酸化膜がＣＶＤ膜で構成
され、かつ該ゲート酸化膜内の電荷密度が２×１０11ｃ
ｍ-2以下に設定されていることを特徴としている。
【００１０】しきい値電圧Ｖthのウエハ面内におけるバ
ラツキとゲート酸化膜内の電荷密度とは密接な関係があ
り、該電荷密度を２×１０11ｃｍ-2以下にすることによ
り、酸化膜中電荷密度のウエハ面内におけるバラツキを
１．２×１０10ｃｍ-2以下と十分小さな値にすることが
できる。
ラツキとゲート酸化膜内の電荷密度とは密接な関係があ
り、該電荷密度を２×１０11ｃｍ-2以下にすることによ
り、酸化膜中電荷密度のウエハ面内におけるバラツキを
１．２×１０10ｃｍ-2以下と十分小さな値にすることが
できる。
【００１１】また、本発明に係る電界効果型トランジス
タの製造方法は、半導体基板とゲート電極との間にゲー
ト酸化膜を有する電界効果型トランジスタの製造方法に
おいて、ＣＶＤ酸化膜を形成した後、ウエハを取り出す
際のＣＶＤ装置内温度を６００℃以下とすることを特徴
としている。
タの製造方法は、半導体基板とゲート電極との間にゲー
ト酸化膜を有する電界効果型トランジスタの製造方法に
おいて、ＣＶＤ酸化膜を形成した後、ウエハを取り出す
際のＣＶＤ装置内温度を６００℃以下とすることを特徴
としている。
【００１２】ＣＶＤ法によるゲート酸化膜形成後のウエ
ハ取り出し温度をＣＶＤ温度（８５０℃）よりも低温化
し、６００℃以下とすることにより、ゲート酸化膜内の
電荷密度が２×１０11ｃｍ-2以下になり、ゲート酸化膜
における固定電荷密度の面内バラツキが１．２×１０10
ｃｍ-2以下に低減され、結果としてトランジスタのしき
い値電圧Ｖthの面内バラツキを０．０１Ｖ以下に低減す
ることができる。
ハ取り出し温度をＣＶＤ温度（８５０℃）よりも低温化
し、６００℃以下とすることにより、ゲート酸化膜内の
電荷密度が２×１０11ｃｍ-2以下になり、ゲート酸化膜
における固定電荷密度の面内バラツキが１．２×１０10
ｃｍ-2以下に低減され、結果としてトランジスタのしき
い値電圧Ｖthの面内バラツキを０．０１Ｖ以下に低減す
ることができる。
【００１３】
【発明の実施の形態】以下、本発明に係る電界効果型ト
ランジスタ及びその製造方法の実施の形態を図面に基づ
いて説明する。
ランジスタ及びその製造方法の実施の形態を図面に基づ
いて説明する。
【００１４】図１は実施の形態に係る電界効果型トラン
ジスタの製造工程を示す模式的断面図であり、図中１は
シリコン基板を示している。まず、シリコン基板１上の
所定箇所にＬＯＣＯＳ法により、素子分離領域２を形成
し（図１（ａ））、次にＨＴＯ−ＣＶＤ法によりゲート
酸化膜１０をシリコン基板１上及び素子分離領域２上に
形成する（図１（ｂ））。ゲート酸化膜１０の形成に
は、シランガス（ＳｉＨ4 ）、（例えば純度９９．９９
９９％、流量６５ｓｃｃｍ）等とＮ2 Ｏガス、（例えば
純度９９．９９％、流量３２５０ｓｃｃｍ）等とを用
い、熱分解させてＳｉＯ2 膜を堆積させる。この際のＣ
ＶＤ装置内の圧力を１０〜１００Ｐａ、温度を８００〜
９００℃、ゲート酸化膜１０の成長速度を１０〜３０Å
／ｍｉｎ程度に設定し、膜厚の制御性を高める。
ジスタの製造工程を示す模式的断面図であり、図中１は
シリコン基板を示している。まず、シリコン基板１上の
所定箇所にＬＯＣＯＳ法により、素子分離領域２を形成
し（図１（ａ））、次にＨＴＯ−ＣＶＤ法によりゲート
酸化膜１０をシリコン基板１上及び素子分離領域２上に
形成する（図１（ｂ））。ゲート酸化膜１０の形成に
は、シランガス（ＳｉＨ4 ）、（例えば純度９９．９９
９９％、流量６５ｓｃｃｍ）等とＮ2 Ｏガス、（例えば
純度９９．９９％、流量３２５０ｓｃｃｍ）等とを用
い、熱分解させてＳｉＯ2 膜を堆積させる。この際のＣ
ＶＤ装置内の圧力を１０〜１００Ｐａ、温度を８００〜
９００℃、ゲート酸化膜１０の成長速度を１０〜３０Å
／ｍｉｎ程度に設定し、膜厚の制御性を高める。
【００１５】ゲート酸化膜１０の上にはゲート電極４を
形成するが、ゲート電極４の形成はゲート酸化膜１０の
形成とは異なる装置で行われるため、ゲート酸化膜１０
の形成が終了するとシリコン基板１をＨＴＯ−ＣＶＤ装
置から取り出す必要がある。該ＣＶＤ装置からの取り出
しを以下の条件で行う。シリコン基板１の取り出し時に
は装置内を通常窒素雰囲気とし、取り出し温度を６００
℃以下にする。取り出し時の温度はできるだけ低く、室
温程度まで下げることが望ましいが、スループットも考
慮する必要があり、６００℃以下にすれば電荷密度のウ
エア面内のバラツキ制御の点からは十分な効果を得るこ
とができる。このときの降温速度もできるだけ遅い方が
望ましいが、スループットを考慮すると２〜５℃／ｍｉ
ｎ程度が適切である。シリコン基板１は石英ボートにの
せた状態で装置内からゆっくりと取り出されるが、従来
は装置内の温度は８５０℃程度に維持されていた。８５
０℃程度の温度であれば、取り出し時の大気の巻き込み
により、固定電荷量の大きい低温酸化膜がゲート酸化膜
１０内に不均一に形成されてしまうが、取り出し温度を
下げることにより、固定電荷量の大きい酸化膜の成長を
抑制することができる。
形成するが、ゲート電極４の形成はゲート酸化膜１０の
形成とは異なる装置で行われるため、ゲート酸化膜１０
の形成が終了するとシリコン基板１をＨＴＯ−ＣＶＤ装
置から取り出す必要がある。該ＣＶＤ装置からの取り出
しを以下の条件で行う。シリコン基板１の取り出し時に
は装置内を通常窒素雰囲気とし、取り出し温度を６００
℃以下にする。取り出し時の温度はできるだけ低く、室
温程度まで下げることが望ましいが、スループットも考
慮する必要があり、６００℃以下にすれば電荷密度のウ
エア面内のバラツキ制御の点からは十分な効果を得るこ
とができる。このときの降温速度もできるだけ遅い方が
望ましいが、スループットを考慮すると２〜５℃／ｍｉ
ｎ程度が適切である。シリコン基板１は石英ボートにの
せた状態で装置内からゆっくりと取り出されるが、従来
は装置内の温度は８５０℃程度に維持されていた。８５
０℃程度の温度であれば、取り出し時の大気の巻き込み
により、固定電荷量の大きい低温酸化膜がゲート酸化膜
１０内に不均一に形成されてしまうが、取り出し温度を
下げることにより、固定電荷量の大きい酸化膜の成長を
抑制することができる。
【００１６】一般に、酸化膜中における電荷密度の低減
方法として、ＨＴＯ−ＣＶＤ膜を不活性ガス中でアニー
ルする方法が知られているが、アニールするためには、
アニール用の別の炉を用意する必要があり、またトラン
ジスタ作製の工程数も増えることとなり、コスト高とな
る問題が生じる。
方法として、ＨＴＯ−ＣＶＤ膜を不活性ガス中でアニー
ルする方法が知られているが、アニールするためには、
アニール用の別の炉を用意する必要があり、またトラン
ジスタ作製の工程数も増えることとなり、コスト高とな
る問題が生じる。
【００１７】実施の形態に係る電界効果型トランジスタ
の製造方法では、ゲート酸化膜１０形成後のシリコン基
板１のＣＶＤ装置からの取り出し温度を調整するだけの
簡単な操作で電荷密度を制御することができ、コスト高
を招くこともない。
の製造方法では、ゲート酸化膜１０形成後のシリコン基
板１のＣＶＤ装置からの取り出し温度を調整するだけの
簡単な操作で電荷密度を制御することができ、コスト高
を招くこともない。
【００１８】ゲート酸化膜１０の形成後、上記条件でシ
リコン基板１をＣＶＤ装置から取り出し、ゲート電極４
形成のためのポリシリコン層４ａをＣＶＤ法により形成
し（図１（ｃ））、その後ポリシリコン層４ａにパター
ニング処理を施し、ゲート電極４を形成する（図１
（ｄ））。次にゲート電極４の両側部分のシリコン基板
１上部にイオン注入を行い、ソース５、ドレイン６の拡
散領域を形成する。その後、全面をＣＶＤ酸化膜で被覆
し、コンタクトホールを形成し、金属配線を形成する
（図示せず）。
リコン基板１をＣＶＤ装置から取り出し、ゲート電極４
形成のためのポリシリコン層４ａをＣＶＤ法により形成
し（図１（ｃ））、その後ポリシリコン層４ａにパター
ニング処理を施し、ゲート電極４を形成する（図１
（ｄ））。次にゲート電極４の両側部分のシリコン基板
１上部にイオン注入を行い、ソース５、ドレイン６の拡
散領域を形成する。その後、全面をＣＶＤ酸化膜で被覆
し、コンタクトホールを形成し、金属配線を形成する
（図示せず）。
【００１９】実施の形態に係る電界効果型トランジスタ
の製造方法によれば、ゲート酸化膜１０形成後のシリコ
ン基板１の取り出し温度を６００℃以下にするという簡
単な操作でゲート酸化膜１０内の電荷密度を２×１０11
ｃｍ-2以下に設定することができる。電荷密度が２×１
０11ｃｍ-2以下になれば、固定電荷のゲート酸化膜１０
における面内バラツキも減少し、結果としてトランジス
タのしきい値電圧Ｖthのシリコン基板１面内におけるバ
ラツキも減少し、トランジスタの動作安定性、歩留り向
上、性能均一化を達成することができる。
の製造方法によれば、ゲート酸化膜１０形成後のシリコ
ン基板１の取り出し温度を６００℃以下にするという簡
単な操作でゲート酸化膜１０内の電荷密度を２×１０11
ｃｍ-2以下に設定することができる。電荷密度が２×１
０11ｃｍ-2以下になれば、固定電荷のゲート酸化膜１０
における面内バラツキも減少し、結果としてトランジス
タのしきい値電圧Ｖthのシリコン基板１面内におけるバ
ラツキも減少し、トランジスタの動作安定性、歩留り向
上、性能均一化を達成することができる。
【００２０】
【実施例及び比較例】以下、本発明に係る電界効果型ト
ランジスタ及びその製造方法の実施例及び比較例を説明
する。
ランジスタ及びその製造方法の実施例及び比較例を説明
する。
【００２１】Ｐ型シリコン基板上にＨＴＯ−ＣＶＤ法に
よりゲート酸化膜を下記の条件で厚さ１６ｎｍ形成し
た。
よりゲート酸化膜を下記の条件で厚さ１６ｎｍ形成し
た。
【００２２】 温 度：８５０℃ 圧 力：４７Ｐａ 原料ガス：ＳｉＨ4 、Ｎ2 Ｏ ＣＶＤ装置からの取り出し温度を５００℃〜８５０℃の
範囲で変化させ、ゲート酸化膜中の電荷密度への影響を
調査した。ゲート酸化膜中の電荷密度の測定はエアギャ
ップＣＶ測定器（ＣＶ−８０００：大日本スクリーン製
造社製）を用いて行った。図２にゲート酸化膜中におけ
る電荷の平均値及び最大値と最小値とを、図３に標準偏
差σを示した。ゲート酸化膜中の電荷密度はＣＶＤ装置
からの取り出し温度が低くなるに従い小さくなった。そ
れと共に、面内バラツキも小さくなった。ゲート酸化膜
中の電荷密度を２×１０11ｃｍ-2より小さくできれば、
従来の８５０℃での取り出しを行ったときより、ゲート
酸化膜中の電荷密度の面内バラツキを小さくすることが
できた。
範囲で変化させ、ゲート酸化膜中の電荷密度への影響を
調査した。ゲート酸化膜中の電荷密度の測定はエアギャ
ップＣＶ測定器（ＣＶ−８０００：大日本スクリーン製
造社製）を用いて行った。図２にゲート酸化膜中におけ
る電荷の平均値及び最大値と最小値とを、図３に標準偏
差σを示した。ゲート酸化膜中の電荷密度はＣＶＤ装置
からの取り出し温度が低くなるに従い小さくなった。そ
れと共に、面内バラツキも小さくなった。ゲート酸化膜
中の電荷密度を２×１０11ｃｍ-2より小さくできれば、
従来の８５０℃での取り出しを行ったときより、ゲート
酸化膜中の電荷密度の面内バラツキを小さくすることが
できた。
【図１】本発明の実施の形態に係るＭＯＳＦＥＴの各製
造工程を示す模式的断面図である。
造工程を示す模式的断面図である。
【図２】ゲート酸化膜中の電荷密度の平均値及び最大値
と最小値とＣＶＤ装置からの取り出し温度との関係を示
すグラフである。
と最小値とＣＶＤ装置からの取り出し温度との関係を示
すグラフである。
【図３】ゲート酸化膜中の電荷密度の標準偏差σとＣＶ
Ｄ装置からの取り出し温度との関係を示すグラフであ
る。
Ｄ装置からの取り出し温度との関係を示すグラフであ
る。
【図４】従来のＭＯＳＦＥＴを示す模式的断面図であ
る。
る。
１ シリコン基板 １０ ゲート酸化膜
Claims (2)
- 【請求項１】 半導体基板とゲート電極との間にゲート
酸化膜を有する電界効果型トランジスタにおいて、ゲー
ト酸化膜がＣＶＤ膜で構成され、かつ該ゲート酸化膜内
の電荷密度が２×１０11ｃｍ-2以下に設定されているこ
とを特徴とする電界効果型トランジスタ。 - 【請求項２】 半導体基板とゲート電極との間にゲート
酸化膜を有する電界効果型トランジスタの製造方法にお
いて、ＣＶＤ酸化膜を形成した後、ウエハを取り出す際
のＣＶＤ装置内温度を６００℃以下とすることを特徴と
する請求項１記載の電界効果型トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30737596A JPH10135450A (ja) | 1996-10-31 | 1996-10-31 | 電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30737596A JPH10135450A (ja) | 1996-10-31 | 1996-10-31 | 電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135450A true JPH10135450A (ja) | 1998-05-22 |
Family
ID=17968311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30737596A Pending JPH10135450A (ja) | 1996-10-31 | 1996-10-31 | 電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538496A (ja) * | 2007-09-07 | 2010-12-09 | フリースケール セミコンダクター インコーポレイテッド | 二重ゲート酸化物素子の集積化 |
-
1996
- 1996-10-31 JP JP30737596A patent/JPH10135450A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538496A (ja) * | 2007-09-07 | 2010-12-09 | フリースケール セミコンダクター インコーポレイテッド | 二重ゲート酸化物素子の集積化 |
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