KR20200130117A - 수직 전계 효과 트랜지스터의 게이트 구조체 및 수직 전계 효과 트랜지스터의 게이트 구조체 제조 방법 - Google Patents

수직 전계 효과 트랜지스터의 게이트 구조체 및 수직 전계 효과 트랜지스터의 게이트 구조체 제조 방법 Download PDF

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Abstract

수직 전계 효과 트랜지스터 장치 및 수직 전계 효과 트랜지스터 장치를 제조하는 방법을 제공한다. 수직 전계 효과 트랜지스터는 기판 상에 형성된 핀 구조체, 핀 구조체의 측벽의 상부 상에 형성된 게이트 유전층과, 게이트 유전층의 하부에 형성된 도체층을 포함하는 게이트 구조체, 핀 구조체 및 게이트 구조체 상에 형성된 상부 소오스/드레인 영역, 핀 구조체 및 게이트 구조체 하부에 형성된 하부 소오스/드레인 영역, 게이트 유전층의 상부 및 상부 소오스/드레인 영역 및 도체층의 상면 사이에 형성된 상부 스페이서, 게이트 구조체 및 하부 소오스/드레인 영역 사이에 형성된 하부 스페이서를 포함하되, 게이트 유전층의 상면은 상부 스페이서의 상면과 동일하거나 동일한 높이에 위치하거나 더 낮게 위치하고, 도체층의 상면보다 더 높을 수 있다.

Description

수직 전계 효과 트랜지스터의 게이트 구조체 및 수직 전계 효과 트랜지스터의 게이트 구조체 제조 방법{GATE STRUCTURE OF VERTICAL FET AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상의 실시예에 따른 장치는 수직 전계 효과 트랜지스터(VFET)에 관한 것이다.
수직 전계 효과 트랜지스터는 더 작은 크기의 반도체 셀이 설계되고 제조될 수 있기 때문에 종래의 평면 전계 효과 트랜지스터(planar FET)에 비해 스케일(scale) 면에서 이점이 있는 것으로 알려져 있다.
알려진 바와 같이, 수직 전계 효과 트랜지스터는 수직 핀 구조체가 기판 상에 형성되고, 상부 소오스/드레인 영역 및 하부 소오스/드레인 영역이 핀 구조체의 상부와 하부에 각각 형성된다. 또한, 게이트 구조체는 핀 구조체를 둘러싸도록 핀 구조체의 측벽들을 따라 형성된다. 평면 전계 효과 트랜지스터와 같이, 수직 전계 효과 트랜지스터를 활성화시키기 위해 입력 신호를 수신하는 수직 전계 효과 트랜지스터의 게이트 구조체 및 그 게이트 제어성은 전체 수직 전계 효과 트랜지스터의 성능을 향상시키는 요인들이다.
따라서, 수직 전계 효과 트랜지스터의 게이트 구조체를 형성하기 위한 개선된 기술들 및 기술들이 바람직할 것이다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 수직 전계 효과 트랜지스터의 게이트 구조체 및 그 제조 방법들을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 기술적 사상의 다양한 실시예들은 수직 전계 효과 트랜지스터 장치 및 수직 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
본 실시예들은 게이트 구조체의 개선된 성능을 갖는 수직 전계 효과 트랜지스터 장치들 및 개선된 수직 전계 효과 트랜지스터 장치들을 달성하기 위한 방법들을 제공할 수 있다.
본 예시적인 실시예에 따른, 수직 전계 효과 트랜지스터는 기판 상에 형성된 핀 구조체, 핀 구조체의 측벽의 상부 상에 형성된 게이트 유전층과, 게이트 유전층의 하부에 형성된 도체층을 포함하는 게이트 구조체, 핀 구조체 및 게이트 구조체 상에 형성된 상부 소오스/드레인 영역, 핀 구조체 및 게이트 구조체 하부에 형성된 하부 소오스/드레인 영역, 게이트 유전층의 상부 및 상부 소오스/드레인 영역 및 도체층의 상면 사이에 형성된 상부 스페이서와, 게이트 구조체 및 하부 소오스/드레인 영역 사이에 형성된 하부 스페이서를 포함하되, 게이트 유전층의 상면은, 상부 스페이서의 상면과 동일하거나, 동일한 높이에 위치하거나, 더 낮게 위치하고, 도체층의 상면보다 더 높을 수 있다.
본 예시적인 실시예들에 따른, 수직 전계 효과 트랜지스터는 기판 상에 형성된 핀 구조체, 핀 구조체의 측벽의 상부 상에 형성된 게이트 유전층과, 게이트 유전층의 하부에 형성된 도체층을 포함하는 게이트 구조체, 게이트 구조체를 덮도록 핀 구조체 상에 형성된 상부 소오스/드레인 영역, 핀 구조체 및 게이트 구조체 아래에 형성된 하부 소오스/드레인 영역, 게이트 구조체 및 상부 소오스/드레인 영역 외부에 형성된 중간층, 상부 소오스/드레인 영역과 게이트 구조체의 도체층의 상면 사이 및 게이트 구조체 및 중간층 사이에 형성된 에어갭 스페이서와, 게이트 구조체 및 하부 소오스/드레인 영역 사이에 형성된 하부 스페이서를 포함할 수 있다.
본 예시적인 실시예들에 따라, 수직 전계 효과 트랜지스터를 제조하는 방법이 제공된다. 방법은 하부 소오스/드레인 영역, 핀 구조체, 핀 구조체의 측벽 상에 형성된 게이트 구조체, 게이트 구조체의 측벽 상에 형성된 중간층 및 핀 구조체 상에 형성된 마스크층의 스택을 제공하되, 스택은 하부 소오스/드레인 영역 및 게이트 구조체와 중간층 아래에 배치된 하부 스페이서를 더 포함하고, 게이트 구조체는 핀 구조체의 측벽 상에 배치된 게이트 유전층 및 게이트 유전층 상에 배치된 도체층을 포함하고, 스택을 식각하되, 식각을 통해, 게이트 유전층과 도체층은 그 상면으로부터 서로 다른 깊이로 제거되고, 게이트 유전층의 상부와 핀 구조체의 상부가 남되, 게이트 유전층의 상부가 도체층의 상면이 위치한 평면 상부에 위치하도록 게이트 유전층의 상부가 남고, 핀 구조체의 상면, 게이트 구조체의 상면 및 중간층의 측벽 상에 상부 소오스/드레인 영역을 형성하는 것을 포함할 수 있다.
기술적 사상의 개시 및 다른 측면은 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 상세히 설명함으로써 당업자에게 보다 명확해질 것이다.
도 1a 내지 도 1c는 본 발명의 예시적인 실시예에 따른 수직 전계 효과 트랜지스터를 제조하는 공정을 나타내는 도면이다.
도 2a 내지 도 2c는 본 발명의 다른 예시적인 실시예에 따른 수직 전계 효과 트랜지스터를 제조하는 공정을 나타내는 도면이다.
도 3a 내지 도 3c는 본 발명의 또 다른 예시적인 실시예에 따른 수직 전계 효과 트랜지스터를 제조하는 공정을 나타내는 도면이다.
도 4a 내지 도 4c는 본 발명의 또 다른 예시적인 실시예에 따른 수직 전계 효과 트랜지스터를 제조하는 공정을 나타내는 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시예에 대해 보다 상세히 설명한다. 이 실시예들은 모두 예시적인 것이고, 많은 다른 형태로 구현될 수 있고, 본 발명을 제한하는 것으로 해석되어선 안 된다. 오히려 이 실시예들은 본 개시가 철저하고 완전하도록 제공되고 당업자에게 본 발명을 충분하게 전달할 것이다.
도면에서, 다양한 층 및 영역의 크기 및 상대적인 크기는 명확성을 위해 과장될 수 있고, 따라서 도면은 반드시 축척되지 않고, 몇몇 특징들은 특정 구성 요소들 또는 요소들의 세부사항을 나타내기 위해 과장될 수 있다. 그러므로, 본 명세서에 개시된 특정 구조적 및 기능적 세부 사항은 제한적으로 해석되어선 안 되고, 단지 당업자에게 실시예의 방법 및 구조체를 다양하게 사용하도록 가르치기 위한 대표적인 근거일 뿐이다.
본 명세서에 제공된 실시예는 다른 예 또는 다른 실시예의 하나 이상의 특징들과 관련된 것으로 배제되지 않고 본 명세서에 또한 제공되거나 혹은 제공되지 않지만 본 발명과 일치하는 다른 실시예에 관한 것이다. 예를 들어, 특정 실시예에서 설명된 주제가 다른 실시예로 설명되지 않더라도, 상기 주제는 설명에서와 달리 언급되지 않는 한, 상이한 실시예와 관련되거나 상이한 실시예와 결합된 것으로 이해될 수 있다.
이하에서 설명의 목적으로, 용어 "상면", "하면", "상부", "하부", "왼쪽" 및 "오른쪽" 및 그 파생어는 문맥에 기초하여 도면에서 지향되는 대로 개시된 구조체와 연관될 수 있다. 상이한 도면에서 동일한 번호들은 동일한 구조적 구성 요소 또는 그 요소를 지칭할 수 있다.
요소 또는 층을 "상", "연결된" 또는 "결합된" 다른 요소 또는 층이라고 언급될 때, 다른 요소 또는 층에 직접 연결되거나 결합될 수 있거나 사이에 있는 요소 또는 층이 존재할 수 있음으로 이해할 것이다. 반면에 어떤 요소가 "직접적으로", "직접적으로 연결" 또는 "직접적으로 결합"된 다른 구성 요소 또는 층이라고 언급될때 사이에 있는 요소 또는 층이 존재하지 않는다.
본 명세서에서 사용된, 용어 "및/또는"은 관련되고 나열된 항목들의 하나 이상의 임의 및 모든 조합을 포함한다. 요소들의 목록 앞에 있을때 "적어도 하나"와 같은 표현은 요소들의 전체 목록을 수정하고 요소들의 개별 목록을 수정하지 않는다. 따라서, 예를 들어, "A, B 또는 C중 적어도 하나" 및 "A, B 및/또는 C" 모두 A, B, C 또는 임의의 조합을 의미한다.
본 명세서에서, "면"이라는 용어는 평면에 제한되지 않고 대응하는 요소의 끝 또는 끝점을 지칭할 수 있으며, "면"은 평평하지 않은 영역 또는 점을 나타낼 수 있다. 예를 들어, "상(하) 면"은 대응하는 요소의 상(하) 끝 또는 끝점을 지칭할 수 있다.달리 정의되지 않는 한 본 명세서에서 사용되는 모든 용어(기술적 및 과학적 용어 포함)는 실시예들이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전들에 정의된 용어들와 같은 용어들은 관련 기술의 맥락에서 그들이 의미하는 것과 일치하는 의미를 갖는 것으로 해석되어야 하고, 본 명세서에서 정의되지 않는 한 이상적이거나 과도하게 공식적인 의미로 해석되지 말아야 한다는 것으로 더 이해될 것이다.
도 1a 내지 도 1c는 본 발명의 예시적인 실시예에 따른 수직 전계 효과 트랜지스터의 제조 공정을 나타내는 도면이다.
먼저, 수직 전계 효과 트랜지스터를 완성하기 위한 추가 공정을 위해, 도 1a에 도시된 반도체 스택(semiconductor stack)(100)이 제공된다. 예시적인 실시예에 따르면, 반도체 스택(100)은 화학 반응들을 이용한 화학 기계적 평탄화를 포함하는 화학 기계적 연마(chemical-mechanical polishing, CMP) 동작을 통해 제공될 수 있다. 그러나, 반도체 스택(100)을 제공하는 방법들은 화학 기계적 연마 동작과 같은 특정한 공정으로 제한되지 않는다.
반도체 스택(100)은 기판(도시되지 않음) 상에 형성된 하부 소오스/드레인 영역(110), 수직 전계 효과 트랜지스터의 채널이 되도록 형성된 핀 구조체(120) 및 핀 구조체(120)의 측벽에 형성된 게이트 구조체(130)를 포함한다.
여기서, 게이트 구조체(130)는 핀 구조체(120)의 측벽을 따라 컨포멀(conformally)하게 형성될 수 있다. 게이트 구조체(130)는 적어도 게이트 유전층(131) 및 도체층(132)을 포함하고, 게이트 유전층(131)은 핀 구조체(120)의 측벽 상에 형성된 계면층(interfacial layer)(131-1) 및 계면층(131-1) 상에 형성된 고-k(high-k) 유전층(131-2)을 포함한다.
반도체 스택(100)은 게이트 구조체(130)의 측벽 상에 형성된 중간층(interlayer)(140), 핀 구조체(120)상에 형성된 마스크층(150) 및 하부 소오스/드레인 영역(110) 및 게이트 구조체(130)와 중간층(interlayer)(140) 아래에 형성된 하부 스페이서(160)를 더 포함한다.
핀 구조체는(120) 기판(도시되지 않음) 상에서 성장하고 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 및/또는 실리콘 함유 물질로 형성된 반도체 에피택시(semiconductor epitaxy)(또는 에피 택셜층)로 형성될 수 있으나, 이에 제한되는 것은 아니다. 하부 소오스/드레인 영역(110)은 P 채널 수직 전계 효과 트랜지스터의 경우 붕소(B) 및 N 채널 수직 전계 효과 트랜지스터의 경우 인(P)과 같은 하나 이상의 도펀트(dopant)로 반도체 에피택시를 도핑함으로써 형성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 유전층(131)의 계면층(131-1)은 실리콘 산화물(SiO), 실리콘 이산화물(SiO2) 및/또는 실리콘 질화물(SiON)로부터 선택된 적어도 하나의 물질을 사용하여 화학 기상 증착(chemical vapor deposition, CVD), 플라즈마 강화 화학 기상 증착(plasma-enhanced chemical vapor deposition, PECVD) 및 원자층 증착(atomic layer deposition, ALD)중 적어도 하나를 적용함으로써 핀 구조체(120)의 측벽을 따라 형성될 수 있다. 계면층(131-1)은 핀 구조체(120)를 보호할 뿐 아니라 그 위에 고-k 유전층(131-2)의 성장을 용이하게 하고 핀 구조체(120)에 필요한 특성 인터페이스를 제공하기 위해 제공될 수 있다.
고-k 유전층(131-2)은 금속 산화물 물질 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb과 같은 금속 규산염 또는 이들의 조합으로 형성될 수 있으나, 이에 제한되는 것은 아니며, 7보다 큰 유전 상수 값을 갖는다. 꼭 필요한 것은 아니지만 바람직하게, 고-k 물질은 HfO2 및/또는 HfSiON일 수 있으나, 이제 제한되는 것은 아니며, 15보다 큰 유전 상수 값을 갖는다. 고-k 유전층(131-2)은 수직 전계 효과 트랜지스터의 게이트 구조체(130)에서 관련된 전류의 누설없이 증가된 게이트 커패시턴스(capacitance)를 허용하도록 제공될 수 있다.
도체층(132)은 Cu, Al, Ti, Ta, W, Co, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TiAlC, TaCN, TaSiN 또는 이들의 조합과 같은 금속 또는 금속 화합물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 구조체(130)의 성능에 영향을 미치는 파라미터들(parameters) 중 하나는 핀 구조체(120)의 측벽을 따라 형성된 게이트 유전층(131)의 측면 두께일 수 있다. 게이트 유전층(131)의 측면 두께가 작을수록, 게이트 구조체(130)에 의한 성능이 더 나아질 수 있다.
중간층(140)은 외부 도전 소오스로부터 수직 전계 효과 트랜지스터를 절연하고, 질화물, 산화물 또는 이들의 조합으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 마스크층(150)은 핀 구조체(120)를 수직 전계 효과 트랜지스터 제조 공정에서 다음에 설명될 식각 동작으로부터 보호한다. 포토레지스트(Photoresist) 또는 실리콘 질화물(SiN)은 마스킹 물질로서 사용될 수 있으나, 이에 제한되는 것은 아니다.
도 1a에 도시된 반도체 스택(100)을 제공한 후, 반도체 스택(100)은 식각 공정이 적용되어 마스크층(150) 및 게이트 구조체(130)의 상면(130T)으로부터 정해진 부분을 제거함으로써, 게이트 구조체(130)의 상면(130T)이 도 1b에 도시된 바와 같이 중간층들(140) 사이에 위치되는 평면 상에 특정 수직 길이만큼 핀 구조체(120)만 남겨둔다. 따라서, 핀 구조체(120)의 상부(120U)는 게이트 구조체(130)의 상면(130T)이 중간층들(140) 사이에 위치되는 평면으로부터 돌출한 형태를 갖는다.
예시적인 실시예에 따르면, 반도체 스택(100)에 적용되는 전술한 식각 공정 실리콘 질화물(SiN)과 같은 질화물 물질로 형성될 수 있는 마스크층(150) 뿐만 아니라 특정 재료, 즉, 게이트 구조체(130)의 일부들을 선택적으로 제거하기 위한 습식 식각(wet etching)을 포함할수 있으나, 이에 제한되는 것은 아니다.
전술한 식각 공정 후, 상부 스페이서(170) 및 상부 소오스/드레인 영역(180)이 도 1c에 도시된 바와 같이 수직 전계 효과 트랜지스터가 완성되도록 형성된다.
상부 스페이서(170)는 화학 기상 증착, 플라즈마 강화 화학 기상 증착 및 원자층 증착 중 적어도 하나를 사용하여 게이트 구조체(130) 상 및 핀 구조체(120)와 중간층들(140) 사이에 형성되지만, 이제 제한되는 것은 아니다. 상부 스페이서(170) 및 하부 스페이서(160)는 실리콘 산화물(SiO2), 실리콘 질화물(SiN) 및 3.5 미만의 유전 상수 값을 갖는 SiCOH 또는 SiBCN와 같은 임의의 저-k(low-k) 물질들 중 적어도 하나의 물질로 형성될 수 있다.
상부 스페이서(170) 및 하부 스페이서(160)는 동일 하거나 상이한 물질(들)로 형성될 수 있고, 게이트 구조체(130)를 상부 소오스/드레인 영역(180) 및 하부 소오스/드레인 영역(110)으로부터 각각 전기적으로 격리시키는 역할을 할 수 있다.
상부 소오스/드레인 영역(180)은 핀 구조체(120)와 상부 스페이서(170) 상 및 중간층들(140)의 사이에 위치하여 형성된다. 상부 소오스/드레인 영역(180)을 형성하기 위해, 반도체 에피택시는 돌출된 핀 구조체(120)의 상면(120T)상에 성장될 수 있고, 이후, 반도체 에피택시는 P 채널 수직 전계 효과 트랜지스터에 대한 붕소(B) 및 N 채널 수직 전계 효과 트랜지스터에 대한 인(P)과 같은 하나 이상의 도펀트로 도핑될 수 있으나, 이에 제한되는 것은 아니다.
그러나, 본 실시예에서, 도 1c에 도시된 바와 같이, 게이트 유전층(131)의 상부(131U)는 핀 구조체(120)의 측벽으로부터 측면 방향으로 더 두꺼워지고 도체층(132)은 더 얇아졌다. 즉, 게이트 유전층(131)의 등가 산화물 두께(equivalent oxide thickness, EOT)는 상부(131U)에서 증가한다. 따라서, 게이트 유전층(131)은 하부(131L)보다 상부(131U)에서 더 두껍고, 도체층(132)은 하부(132L)보다 상부(132U)에서 더 얇다.
본 출원의 발명자들은, 이러한 등가 산화물 두께의 증가의 원인은, 적어도 실리콘 산화물(SiO), 실리콘 이산화물(SiO2) 및/또는 실리콘 질화물(SiON)과 같은 산화물 물질로 형성된 계면층(131-1)이, 후속 동작 동안에 공기에 노출되어 수직 전계 효과 트랜지스터를 형성함으로써 계면층(131-1)을 포함하는 게이트 유전층(131)의 상면(131T)상에 산화 또는 재산화를 일으키는 원인 때문에 발생될 수 있다고 확인하였다. 본 발명자들은 또한 게이트 유전층(131)에서 등가 산화물 두께의 증가가 게이트 구조체(도 1a의 130)의 성능에 악영향을 미친다는 것도 알게되었다.
따라서, 도 2a 내지 도 2c 및 도 3a 내지 도 3c를 참조하여 새로운 실시예들이 제공된다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 수직 전계 효과 트랜지스터의 제조 공정을 나타내는 도면이다.
이전 실시예와 유사하게, 본 실시예는 수직 전계 효과 트랜지스터를 완성하기 위한 추가 공정을 위해 제한되지 않는 화학 기계적 연마 동작을 통해 도 2a에 도시된 반도체 스택(200)을 제공하는 것으로 시작된다. 반도체 스택(200)은 하부 소오스/드레인 영역(210), 핀 구조체(220), 게이트 유전층(231) 및 도체층(232)을 포함하는 게이트 구조체(230)를 포함하고, 여기서 게이트 유전층(231)은 적어도 계면층(231-1) 및 고-k 유전층(231-2)으로 형성된다. 반도체 스택(200)은 중간층(240), 마스크층(250) 및 하부 스페이서(260)를 더 포함한다. 반도체 스택(200)에 포함된 상기 요소들의 물질들, 구조체들, 기능들은 반도체 스택(도 1a의 100)에 포함된 것과 동일할 수 있으므로 그것에 대한 중복되는 설명들은 생략된다.
그러나, 도 2b 및 도 2c를 참조하여 후술되는 식각 및 상부 스페이서를 형성하는 동작들은 도 1b 및 도 1c를 참조하여 설명된 것과 상이하다.
도 2b를 참조하면, 도 2a에 도시된 반도체 스택(200)이 제공된 후에, 마스크층(250) 및 게이트 구조체(230)의 일부들을 제거하기 위해 식각 공정이 반도체 스택(200)에 수행된다. 여기서, 게이트 구조체(230)는 게이트 유전층(231) 및 도체층(232)의 일부들이 도 2a에 도시된 게이트 구조체(230)의 상면으로부터 상이한 깊이로 제거되도록 식각된다. 다시 말해, 게이트 유전층(231)은 도체층(232)보다 적은 깊이로 식각되거나, 도체층(232)이 게이트 유전층(231)보다 큰 깊이로 식각되어, 식각 동작 후, 도체층(232)의 상면(232T)이 위치한 평면 상의 특정 수직 길이의 게이트 유전층(231)(이하 "게이트 유전층(231)의 상부(231U)라 지칭함)의 일부는 핀 구조체(220)의 상부(220U) 및 핀 구조체(220)의 측벽(220S)상에 여전히 남아 위치하고 있다.
따라서, 핀 구조체(220)의 상부(220U)와 게이트 유전층(231)의 상부(231U)는 도체층(232)의 상면(232T)보다 높은 곳에 위치하고, 핀 구조체(220)의 상면(220T)과 동일 평면에 위치하거나 실질적으로 동일 평면에 위치한다. 또한, 식각 동작에 의해, 게이트 유전층(231)의 상면(231T)은 도체층(232)의 상면(232T)보다 높은 곳에 위치되고, 핀 구조체(220)의 상면(220T)과 동일 평면에 위치하거나 실질적으로 동일 평면에 위치한다.
따라서, 산화 또는 재산화로 인해 등가 산화물 두께가 가장 클 것 같은 부분을 포함하여 이전 실시예에서 설명된 등가 산화물 두께가 측면 방향으로 증가할 가능성이 있는 게이트 유전층(231)의 상부(231U)는 도체층(232)의 상면(232T)이 위치하는 평면 상에 남는다. 즉, 게이트 유전층(231)의 상부(231U)의 측면에는 도체층(232)의 일부가 위치하지 않는다.
따라서, 게이트 유전층(231)의 상부(231U)에서 등가 산화물 두께의 증가가 발생하더라도, 등가 산화물 두께의 증가가 발생하지 않는 게이트 유전층(231)의 하부(231L)는 도체층(232)의 상부(232T)가 위치한 평면 아래에 위치하며, 핀 구조체(220)의 측벽(220S)을 따라 균일하게 얇거나 실질적으로 균일하게 얇은 측면 두께를 유지하여, 게이트 제어성에 악 영향을 미치지 않을 수 있다.
본 실시예의 식각 동작은 또한 도 1b에 도시된 바와 같이 이전 실시예에서 수행된 것과 동일한 습식 식각에 의해 수행될 수 있다. 따라서, 그것에 대한 중복되는 설명은 생략된다.
도 2b에 도시된 식각 동작 후, 상부 스페이서(270) 및 상부 소오스/드레인 영역(280)이 도 2c에 도시된 바와 같이 수직 전계 효과 트랜지스터를 완성하도록 형성된다. 상부 스페이서(270) 및 상부 소오스/드레인 영역(280)의 물질들, 구조체들 및 기능들은 도 1c를 참조하여 전술한 바와 동일할 수 있으므로, 그것에 대한 중복되는 설명은 생략된다.
그러나, 상부 스페이서(170)의 하면이 게이트 유전층(131) 및 도체층(132)을 포함하는 게이트 구조체(130)의 상면(130T 및 131T)의 전체와 접촉하는 도 1c에 도시된 예전의 실시예와 달리, 본 실시예의 상부 스페이서(270)는 수직 전계 효과 트랜지스터의 상부 스페이서(270)의 하면이 게이트 구조체(230)의 도체층(232)의 상면(232T)에만 접촉하도록 형성된다. 또한, 본 실시예에 따르면, 상부 스페이서(270)의 상면(270T)은 계면층(231-1) 및 고-k 유전층(231-2)을 포함하는 게이트 유전층(231)의 상면(231T)과 동일 평면에 위치하거나 실질적으로 동일 평면에 위치한다.
따라서, 게이트 유전층(231)의 상부(231U)에서 등가 산화물 두께가 증가하더라도, 등가 산화물 두께가 증가된 게이트 유전층(231)의 상부(231U)는 도체층(232)이 게이트 유전층(231)의 측면에 형성되지 않은 상부 스페이서(270) 내부에 수직으로 위치하고, 게이트 유전층(231)의 하부(231L) 및 도체층(232)의 측면 두께는 상부 스페이서(270)의 외부에 수직으로 위치한 핀 구조체(220)의 하부(220L)를 따라 변하거나 실질적으로 변하지 않는다.
그러므로, 본 실시예에 따른 상부 스페이서(270)를 형성하는 식각 동작 및 후속 동작들은 이전 실시예에서 발생할 수 있는 게이트 구조체(230)의 성능 저하를 방지함으로써 개선된 수직 전계 효과 트랜지스터를 형성할 수 있다.
한편 도 2b의 식각 동작 후에 남을 게이트 유전층(231)의 상부(231U)의 양은 게이트 구조체(230)의 성능을 저하시키기 위해 등가 산화물 두께가 증가하는 게이트 유전층(231)의 상부(231U)의 수직 길이가 상부 스페이서(270)의 수직 두께보다 작거나 같도록 결정될 수 있다.
도 3a 내지 도 3c는 또 다른 예시적인 실시예에 따른 수직 전계 효과 트랜지스터의 제조 공정을 나타낸다.
이전 실시예들과 유사하게, 본 실시예는 수직 전계 효과 트랜지스터를 완성하기 위한 추가 공정을 위해 제한되지 않는 화학 기계적 연마 동작을 통해 도 3a에 도시된 반도체 스택(300)을 제공하는 것으로 시작한다.
반도체 스택(300)은 하부 소오스/드레인 영역(310), 핀 구조체(320), 게이트 유전층(331) 및 도체층(332)을 포함하는 게이트 구조체(330)를 포함하고, 여기서 게이트 유전층(331)은 적어도 계면층(331-1) 및 고-k 유전층(331-2)으로 형성된다. 반도체 스택(300)은 중간층(340), 마스크층(350) 및 하부 스페이서(360)를 더 포함한다. 반도체 스택(300)에 포함된 상기 요소들의 물질들, 구조체들, 기능들은 반도체 스택들(100 및 200)에 포함된 것과 동일할 수 있으므로, 그것에 대한 중복되는 설명은 생략된다.
그러나, 도 3a 및 도 3c를 참조하여 후술되는 식각 및 상부 스페이서 형성 동작들은 도 1b, 도 1c, 도 2b 및 도 2c를 참조하여 설명한 것과 상이하다.
도 3b를 참조하면, 도 3a에 도시된 반도체 스택(300)이 제공된 후에, 마스크층(350) 및 게이트 구조체(330)의 일부들을 제거하기 위한 식각 동작이 반도체 스택(300) 상에서 수행된다. 여기서, 게이트 구조체(330)는 게이트 유전층(331) 및 도체층(332)의 일부들이 도 3a에 도시된 게이트 구조체(330)의 상면으로부터 상이한 깊이로 제거되도록 식각 된다. 다시 말해, 게이트 유전층(331)은 도체층(332)보다 적은 깊이로 식각되거나, 도체층(332)이 게이트 유전층(331)보다 더 큰 깊이로 식각되어, 식각 동작 후, 도체층(332)의 상면(332T)이 위치한 평면 상의 특정 수직 길이의 게이트 유전층(331)의 일부(이하, "게이트 유전층(331)의 상부(331U)라 지칭함)는 게이트 유전층(331)의 상부(320U) 및 핀 구조체(320)의 측벽(320S)상에 여전히 남아 위치하고 있다. 따라서, 게이트 유전층(331)의 상부(331U)와 핀 구조체(320)의 상부(320U)는 중간층(340) 사이에 위치하여 도체층(332)의 상면(332T)으로부터 돌출된 형태를 갖는다.
그러나, 도 3b에 도시된 본 실시예에 따른 식각 동작은 반도체 스택(300) 상에 식각 동작에 의해 남는 게이트 유전층(331)의 상부(331U)의 양이 이전 실시예의 식각 동작 후 남는 게이트 유전층(231)의 상부(231U)의 양보다 작다는 점에서 도 2b의 이전 실시예와 상이하다. 즉, 게이트 유전층(331)의 상부(331U)의 수직 길이는 도체층(332)의 상면(332T)이 위치하는 평면으로부터 돌출 형태를 갖는 핀 구조체(320)의 상부(320U)의 수직 길이보다 작고, 도체층(332)의 상면(332T)은 핀 구조체(320)의 상면(320T)보다 낮게 형성된다.
그러나, 여전히 도 3b의 식각 동작의 목적 및 결과는 도 2b의 목적 및 결과와 동일할 수 있다. 다시 말해, 산화 또는 재산화에 의해 등가 산화물 두께가 가장 클 것 같은 부분을 포함하여, 등가 산화물 두께가 측면 방향으로 증가할 가능성이 있는 게이트 유전층(331)의 상부(331U)는 도체층(332)의 상면(332T)이 위치하는 평면 상에 남아있다. 즉, 게이트 유전층(331)의 상부(331U)에는 도체층(332)의 일부가 위치하지 않는다. 따라서, 등가 산화물 두께의 증가가 게이트 유전층(331)의 상부(331U)에서 발생하더라도, 등가 산화물 두께의 증가가 발생하지 않는 게이트 유전층(331)의 하부(331L)는 도체층(332)의 상부(332T)가 위치되는 평면 아래에 위치하며, 핀 구조체(320)의 측벽(320S)을 따라 균일하게 얇거나 실질적으로 균일하게 얇은 측면 두께를 유지하여, 게이트 제어성에 악 영향을 미치지 않을 수 있다.
본 실시예의 식각 동작은 또한 도 1b 및 도 2b에 도시된 이전 실시예에서 수행된 것과 동일한 습식 식각에 의해 수행될 수 있다. 따라서, 그것에 대한 중복되는 설명은 생략된다.
도 3b에 도시된 식각 동작 후, 상부 스페이서(370) 및 상부 소오스/드레인 영역(380)은 도 3c에 도시된 바와 같이 수직 전계 효과 트랜지스터를 완성하도록 형성된다. 상부 스페이서(370) 및 상부 소오스/드레인 영역(380)의 물질들, 구조체들 및 기능들은 도 1c 및 도 2c에서 참조하여 전술한 바와 동일할 수 있으므로, 그것에 대한 중복되는 설명은 생략된다.
도 3c에 도시된 본 실시예에 따른 상부 스페이서(370)를 형성하는 동작은 수직 전계 효과 트랜지스터의 상부 스페이서(370)의 하면이 단지 게이트 구조체(330)의 도체층(332)의 상면(332T)과 접촉한다는 점에서 도 2c에 도시된 이전 실시예에서 수행되는 것과 유사하다.
그러나, 상부 스페이서(270)의 상면(270T)이 게이트 유전층(231)의 상면(231T)과 동일 평면에 위치하거나 실질적으로 동일 평면에 위치하는 도 2c에 도시된 이전 실시예와 달리, 본 실시예의 상부 스페이서(370)는 상부 스페이서(370)의 상면(370T)이 계면층(331-1) 및 고-k 유전층(331-2)을 포함하는 게이트 유전층(331)의 상면(331T)보다 높게 위치하도록 형성된다.
따라서, 게이트 유전층(331)의 상부(331U)에서 등가 산화물 두께가 증가하더라도, 등가 산화물 두께가 증가된 게이트 유전층(331)의 상부(331U)는 도체층(332)이 형성되지 않은 상부 스페이서(370) 내부에 수직으로 위치하고, 게이트 유전층(331)의 하부(331L) 및 도체층(332)의 측면 두께는 상부 스페이서(370) 외부에 수직으로 위치하는 핀 구조체(320)의 하부(320L)를 따라 변하거나 실질적으로 변하지 않는다.
그러므로, 본 실시예에 따른 상부 스페이서(370)를 형성하는 식각 동작 및 후속 동작들은 또한 도 1a 내지 도 1c에 도시된 이전 실시예에서 발생할 수 있는 게이트 구조체(330)의 성능 저하를 방지함으로써 개선된 수직 전계 효과 트랜지스터를 형성할 수 있다.
한편, 도 3b의 식각 동작 후에 남을 게이트 유전층(331)의 상부(331U)의 양은 게이트 구조체(330)의 성능을 저하시키기 위해 등가 산화물 두께가 증가하는 게이트 유전층(331)의 상부(331U)의 수직 길이가 상부 스페이서(370)의 수직 두께보다 작도록 결정될 수 있다.
도 4a 내지 도 4c는 또 다른 예시적인 실시예에 따른 수직 전계 효과 트랜지스터를 제조하는 프로세스를 나타낸다.
이전 실시예들과 유사하게, 본 실시예는 수직 전계 효과 트랜지스터를 완성하기 위한 추가 공정을 위해 제한되지 않는 화학 기계적 연마 동작을 통해 도 4a에 도시된 반도체 스택(400)을 제공하는 것으로 시작한다.
반도체 스택(400)은 하부 소오스/드레인 영역(410), 핀 구조체(420), 게이트 유전층(431) 및 도체층(432)을 포함하는 게이트 구조체(430)를 포함하고, 여기서 게이트 유전층(431)은 적어도 계면층(431-1) 및 고-k 유전층(431-2)으로 형성된다. 반도체 스택(400)은 중간층(440), 마스크층(450) 및 하부 스페이서(460)를 더 포함한다. 반도체 스택(400)에 포함된 상기 요소들의 물질들, 구조체들, 기능들은 반도체 스택들(도 1a의 100 내지 도 3a의 300)에 포함된 것과 동일할 수 있으므로, 그것에 대한 중복되는 설명은 생략된다.
또한, 도 4b에 도시된 본 실시예의 식각 동작은 도 2b에 도시된 이전 실시예의 식각 동작과 유사하다. 즉, 게이트 구조체(430) 및 마스크층(450)의 상면으로부터 상이한 깊이로 게이트 유전층(431) 및 도체층(432)을 제거하기 위한 식각 동작이 반도체 스택(400) 상에서 수행되고, 핀 구조체(420)의 상부(420U) 및 핀 구조체(420)의 상부를 따라 형성된 게이트 유전층(431)의 상면(431U)은 도체층(432)의 상면(432T)이 중간층(440)사이에 위치하는 평면으로부터 돌출 형태를 갖는다. 식각 동작 후에, 게이트 유전층(431)의 상면(431T)은 핀 구조체(420)의 상면(420T)과 동일 평면에 위치하거나 실질적으로 동일 평면에 위치한다.
다음으로, 도 4c를 참조하면, 핀 구조체(420)가 게이트 유전층(431)에 의해 측면으로 둘러싸인 상태에서 핀 구조체(420)의 상면(420T) 상에 에피택시(480)가 성장하고, 에피택시(480)는 윗 방향으로 성장하여, 중간층(440)의 상부로 연장되고 에피택시(480) 아래 및 도체층(432) 상 및 게이트 유전층(431) 및 중간층(440) 사이에 에어갭 스페이서(470)를 형성한다.
여기서, 에어갭 스페이서(470)는 본 실시예에서 수직 전계 효과 트랜지스터의 상부 스페이서로서 고-k 유전층(431-2)을 밀봉하는 기능을 할 수 있다. 에피택시(480)는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 및/또는 실리콘 함유 물질과 같은 물질로 형성된 반도체 에피택시 일 수 있으나, 이에 제한되는 것은 아니다. 나중에, 에피택시(480)는 하나 이상의 도펀트에 의해 도핑되어 다음 동작(도시되지 않음)에서 상부 소오스/드레인 영역을 형성한다.
에피택시(480) 성장은 공기보다 큰 유전 상수를 갖는 상부 스페이서 대신 게이트 유전층(431)의 측면 및 도체층(432) 상에 에어갭 스페이서(470)를 형성하기 때문에, 상부 소오스/드레인 영역, 상부 스페이서 및 게이트 구조체 사이에 발생될 수 있는 기생 커패시턴스가 감소될 수 있으며, 이에 따라 본 실시예에 의해 형성된 수직 전계 효과 트랜지스터의 성능이 향상된다.
전술한 내용은 예시적인 실시예이고 이를 제한하는 것으로 해석되어서는 안 된다. 비록 몇몇 예시적인 실시예들이 설명되었지만, 당업자는 본 발명의 개념을 실질적으로 벗어나지 않으면서 전술한 실시예들에서 많은 수정이 가능하다는 것을 쉽게 인식할것이다.
100, 200, 300, 400: 반도체 스택
120, 220, 320, 420: 핀 구조체 130, 230, 330, 430: 게이트 구조체
131, 231, 331, 431: 게이트 유전층
131-1, 231-1, 331-1, 431-1: 계면층
131-2, 231-2, 331-2, 431-2: 고-k 유전층
132, 232, 332, 432: 도체층 140, 240, 340, 440: 중간층
170, 270, 370: 상부 스페이서 470: 에어갭 스페이서

Claims (20)

  1. 기판 상에 형성된 핀 구조체;
    상기 핀 구조체의 측벽의 상부 상에 형성된 게이트 유전층과, 상기 게이트 유전층의 하부에 형성된 도체층을 포함하는 게이트 구조체;
    상기 핀 구조체 및 상기 게이트 구조체 상에 형성된 상부 소오스/드레인 영역;
    상기 핀 구조체 및 상기 게이트 구조체 하부에 형성된 하부 소오스/드레인 영역;
    상기 게이트 유전층의 상부 및 상기 상부 소오스/드레인 영역 및 상기 도체층의 상면 사이에 형성된 상부 스페이서; 및
    상기 게이트 구조체 및 상기 하부 소오스/드레인 영역 사이에 형성된 하부 스페이서를 포함하되,
    상기 게이트 유전층의 상면은, 상기 상부 스페이서의 상면과 동일하거나, 동일한 높이에 위치하거나, 더 낮게 위치하고, 상기 도체층의 상면보다 더 높은 수직 전계 효과 트랜지스터 장치.
  2. 제 1항에 있어서,
    상기 게이트 유전층의 상면은 상기 상부 스페이서의 상면과 동일하거나, 동일한 높이에 위치하는 수직 전계 효과 트랜지스터 장치.
  3. 제 1항에 있어서,
    상기 게이트 유전층의 상면은 상기 상부 스페이서의 상면보다 낮게 위치하고,
    상기 상부 스페이서는 상기 게이트 유전층의 상면 상에 형성되는 수직 전계 효과 트랜지스터 장치.
  4. 제 1항에 있어서,
    상기 상부 스페이서가 형성되는 상기 게이트 유전층의 상부는, 상기 핀 구조체의 측벽의 하부를 따라 균일하거나 균일한 측면 두께를 갖는 상기 게이트 유전층의 하부보다 측면 방향으로 더 두꺼운 수직 전계 효과 트랜지스터 장치.
  5. 제 4항에 있어서,
    상기 게이트 유전층 상에 대한 산화 또는 재산화로 인해 상기 게이트 유전층의 상부에서 상기 측면 두께가 더 큰 수직 전계 효과 트랜지스터 장치.
  6. 제 1항에 있어서,
    상기 게이트 유전층은,
    상기 핀 구조체의 측벽 상에 컨포멀(conformally)하게 형성된 계면층과,
    고-k 유전층을 포함하되,
    상기 고-k 유전층은, 상기 고-k 유전층이 상기 하부 스페이서의 상면 상에 연장되어 형성되는 위치를 제외하고 상기 계면층 상에 컨포멀하게 형성되는 수직 전계 효과 트랜지스터 장치.
  7. 제 6항에 있어서,
    상기 계면층은 실리콘 산화물(SiO), 실리콘 이산화물(SiO2) 및 실리콘 질화물(SiON) 중 적어도 하나를 포함하고,
    상기 고-k 유전층은 7보다 큰 유전 상수 값을 가지고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 또는 이들 조합의 금속 산화물 또는 금속 실리케이트(silicate)를 포함하는 수직 전계 효과 트랜지스터 장치.
  8. 제 7항에 있어서,
    상기 고-k 유전층은 15보다 큰 유전 상수 값을 가지고, HfO2 및 HfSiON 중 적어도 하나를 포함하는 수직 전계 효과 트랜지스터 장치.
  9. 제 1항에 있어서,
    외부 도전 소오스로부터 상기 수직 전계 효과 트랜지스터를 절연시키기 위해 상기 도체층, 상기 상부 스페이서 및 상기 상부 소오스/드레인 영역의 측벽 상에 형성된 중간층을 더 포함하고,
    상기 중간층은 질화물, 산화물 또는 이들의 조합을 포함하는 수직 전계 효과 트랜지스터 장치.
  10. 제 1항에 있어서,
    상기 상부 스페이서의 수직 두께는 상기 게이트 유전층의 상부의 수직 길이보다 더 크거나 같은 수직 전계 효과 트랜지스터 장치.
  11. 기판 상에 형성된 핀 구조체;
    상기 핀 구조체의 측벽의 상부 상에 형성된 게이트 유전층과, 상기 게이트 유전층의 하부에 형성된 도체층을 포함하는 게이트 구조체;
    상기 게이트 구조체를 덮도록 상기 핀 구조체 상에 형성된 상부 소오스/드레인 영역;
    상기 핀 구조체 및 상기 게이트 구조체 아래에 형성된 하부 소오스/드레인 영역;
    상기 게이트 구조체 및 상기 상부 소오스/드레인 영역 외부에 형성된 중간층;
    상기 상부 소오스/드레인 영역과 상기 게이트 구조체의 상기 도체층의 상면 사이 및 상기 게이트 구조체 및 상기 중간층 사이에 형성된 에어갭 스페이서; 및
    상기 게이트 구조체 및 상기 하부 소오스/드레인 영역 사이에 형성된 하부 스페이서를 포함하는 수직 전계 효과 트랜지스터 장치.
  12. 제 11항에 있어서,
    상기 게이트 유전층은,
    상기 핀 구조체의 측벽 상에 컨포멀하게 형성된 계면층과,
    고-k 유전층을 포함하되,
    상기 고-k 유전층은, 상기 고-k 유전층이 상기 하부 스페이서의 상면 상에 연장되어 형성되는 위치를 제외하고 상기 계면층 상에 컨포멀하게 형성되는 수직 전계 효과 트랜지스터 장치.
  13. 하부 소오스/드레인 영역, 핀 구조체, 상기 핀 구조체의 측벽 상에 형성된 게이트 구조체, 상기 게이트 구조체의 측벽 상에 형성된 중간층 및 상기 핀 구조체 상에 형성된 마스크층의 스택을 제공하되,
    상기 스택은 상기 하부 소오스/드레인 영역 및 상기 게이트 구조체와 상기 중간층 아래에 배치된 하부 스페이서를 더 포함하고, 상기 게이트 구조체는 상기 핀 구조체의 측벽 상에 배치된 게이트 유전층 및 상기 게이트 유전층 상에 배치된 도체층을 포함하고,
    상기 스택을 식각하되, 상기 식각을 통해, 상기 게이트 유전층과 상기 도체층은 그 상면으로부터 서로 다른 깊이로 제거되고, 상기 게이트 유전층의 상부와 상기 핀 구조체의 상부가 남되, 상기 게이트 유전층의 상부가 상기 도체층의 상면이 위치한 평면 상부에 위치하도록 상기 게이트 유전층의 상부가 남고,
    상기 핀 구조체의 상면, 상기 게이트 구조체의 상면 및 상기 중간층의 측벽 상에 상부 소오스/드레인 영역을 형성하는 것을 포함하는 수직 전계 효과 트랜지스터를 제조하는 방법.
  14. 제 13항에 있어서,
    상기 도체층 상부, 상기 게이트 유전층의 상부의 측벽 및 상기 중간층의 측벽 사이 중 적어도 하나에 상부 스페이서를 형성하는 것을 더 포함하는 수직 전계 효과 트랜지스터를 제조하는 방법.
  15. 제 14항에 있어서,
    상기 게이트 유전층의 상면은, 상기 상부 스페이서의 상면과 동일하거나, 동일한 높이에 위치하거나, 상기 상부 스페이서의 상면 보다 낮게 위치하는 수직 전계 효과 트랜지스터를 제조하는 방법.
  16. 제 14항에 있어서,
    상기 상부 스페이서는 3.5 미만의 유전 상수 값을 갖는 물질로 형성되는 수직 전계 효과 트랜지스터를 제조하는 방법.
  17. 제 14항에 있어서,
    상기 상부 스페이서는, 상기 게이트 유전층의 상면 상에 더 형성되어, 상기 게이트 유전층의 상면이 상기 상부 스페이서의 상면보다 낮게 위치하고, 상기 도체층의 상면보다 더 높게 위치하는 수직 전계 효과 트랜지스터를 제조하는 방법.
  18. 제 14항에 있어서,
    그 상부에 상기 상부 스페이서가 형성되는 상기 게이트 유전층의 상부는, 상기 핀 구조체의 측벽의 하부를 따라 균일하거나 균일한 측면 두께를 갖는 상기 게이트 유전층의 하부보다 측면으로 더 두꺼운 수직 전계 효과 트랜지스터를 제조하는 방법.
  19. 제 18항에 있어서,
    상기 게이트 유전층의 상부에서의 상기 측면 두께가 더 크도록 상기 게이트 유전층을 산화시키는 것을 더 포함하는 수직 전계 효과 트랜지스터를 제조하는 방법.
  20. 제 13항에 있어서,
    상기 게이트 유전층의 상면은, 상기 핀 구조체의 상면과 동일하거나, 동일한 높이에 위치하고,
    상기 상부 소오스/드레인 영역을 형성하는 것은, 에어갭 스페이서가 에피택시 아래의 상부 스페이서로서, 상기 도체층 상 및 상기 중간층과 상기 게이트 유전층 사이에 형성되도록 상기 핀 구조체의 상면 상에서 상부 및 중간층으로 연장되도록 상기 에피택시를 성장시키는 것을 포함하는 수직 전계 효과 트랜지스터를 제조하는 방법.
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