JPH0745729A - 集積デバイスの製造方法 - Google Patents
集積デバイスの製造方法Info
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- JPH0745729A JPH0745729A JP6020549A JP2054994A JPH0745729A JP H0745729 A JPH0745729 A JP H0745729A JP 6020549 A JP6020549 A JP 6020549A JP 2054994 A JP2054994 A JP 2054994A JP H0745729 A JPH0745729 A JP H0745729A
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Classifications
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
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- Y10S438/979—Tunnel diodes
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 メモリ・セルの薄いトンネル酸化物層を保護
する集積デバイスの製造方法を提供し、これによりＤＰ
ＣＣ法の基本原理及び技術的利点を活用する。 【構成】 第１の多結晶シリコン層(10)はトランジスタ
区域から除去されず、トランジスタのゲート領域は短絡
された第１の多結晶シリコン層及び第２の多結晶シリコ
ン層(13)によって形成される。ダイオード(3)は基板(4)
とカソード領域(6)によって形成される。
する集積デバイスの製造方法を提供し、これによりＤＰ
ＣＣ法の基本原理及び技術的利点を活用する。 【構成】 第１の多結晶シリコン層(10)はトランジスタ
区域から除去されず、トランジスタのゲート領域は短絡
された第１の多結晶シリコン層及び第２の多結晶シリコ
ン層(13)によって形成される。ダイオード(3)は基板(4)
とカソード領域(6)によって形成される。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリ及び
トランジスタを含み、トンネル酸化物を保護する集積デ
バイスの製造方法に関するものである。
トランジスタを含み、トンネル酸化物を保護する集積デ
バイスの製造方法に関するものである。
【０００２】ＥＰＲＯＭ，ＥＥＰＲＯＭ及びフラッシュ
ＥＥＰＲＯＭに適用できるが、この発明はフラッシュＥ
ＥＰＲＯＭに特に有用である。
ＥＥＰＲＯＭに適用できるが、この発明はフラッシュＥ
ＥＰＲＯＭに特に有用である。
【０００３】
【従来の技術】フラッシュＥＥＰＲＯＭは、ＥＰＲＯＭ
の高密度及び低価格と電気的消去性の利点とを組み合せ
る電気的に消去可能でプログラマブルな読み出し専用メ
モリ（ＥＥＰＲＯＭ）であり、携帯用コンピュータのソ
リッドステート・ディスクに積極的に応用するために最
近最も魅力的になってきた不揮発性メモリである。
の高密度及び低価格と電気的消去性の利点とを組み合せ
る電気的に消去可能でプログラマブルな読み出し専用メ
モリ（ＥＥＰＲＯＭ）であり、携帯用コンピュータのソ
リッドステート・ディスクに積極的に応用するために最
近最も魅力的になってきた不揮発性メモリである。
【０００４】種々のフラッシュ・メモリの概念が明らか
になってきたが、大抵の製造業者は、普通のＥＰＲＯＭ
セルと良く似た構造を持つ２重ポリ（double−poly）単
一トランジスタ・セルを用いる。フラッシュＥＥＰＲＯ
Ｍメモリ・セルは、ポリシリコン又はポリサイド（ポリ
シリコン及びシリサイド）の制御ゲート領域に容量結合
されたポリシリコンの浮動ゲート領域を有するＮＭＯＳ
トランジスタを備えている。ＥＥＰＲＯＭメモリとフラ
ッシュＥＥＰＲＯＭメモリの主な相違は浮動ゲート領域
と基板の間の酸化物の厚みにあり、これがフラッシュ・
セルの場合には薄い。
になってきたが、大抵の製造業者は、普通のＥＰＲＯＭ
セルと良く似た構造を持つ２重ポリ（double−poly）単
一トランジスタ・セルを用いる。フラッシュＥＥＰＲＯ
Ｍメモリ・セルは、ポリシリコン又はポリサイド（ポリ
シリコン及びシリサイド）の制御ゲート領域に容量結合
されたポリシリコンの浮動ゲート領域を有するＮＭＯＳ
トランジスタを備えている。ＥＥＰＲＯＭメモリとフラ
ッシュＥＥＰＲＯＭメモリの主な相違は浮動ゲート領域
と基板の間の酸化物の厚みにあり、これがフラッシュ・
セルの場合には薄い。
【０００５】フラッシュ・メモリの生産及び信頼性はト
ンネル酸化物の品質に極めて関係が深いことが知られて
おり、この品質はプレ酸化クリーニング及び酸化法自体
に依存するのみならず、ポスト酸化法工程によっても強
く影響される。
ンネル酸化物の品質に極めて関係が深いことが知られて
おり、この品質はプレ酸化クリーニング及び酸化法自体
に依存するのみならず、ポスト酸化法工程によっても強
く影響される。
【０００６】全ての方法工程のうち、最も重要なのは、
ウェーハを光損傷させる工程すなわちイオン注入、プラ
ズマ・エッチング、スパッタリング及びプラズマ増大化
化学的蒸着である。
ウェーハを光損傷させる工程すなわちイオン注入、プラ
ズマ・エッチング、スパッタリング及びプラズマ増大化
化学的蒸着である。
【０００７】現在使用されているフラッシュＥＥＰＲＯ
Ｍメモリ製造方法は、トンネル酸化物の生長に続いてそ
のような工程を極めて多数有している。
Ｍメモリ製造方法は、トンネル酸化物の生長に続いてそ
のような工程を極めて多数有している。
【０００８】一般にインプロセス（in−process）光に
受容されたモデルはいわゆる“アンテナ効果”であり、
これにより電荷は導電層に捕えられてその電位を相当上
昇させることになるかもしれない。この現象を説明する
ため、イオン注入法及びプラズマ法は荷電粒子（電子か
イオン）のウェーハ表面との衝突を含み、従ってシリコ
ン基板から絶縁された導電性ポリシリコン層は荷電粒子
を捕えることによって荷電され得ることに注目された
い。
受容されたモデルはいわゆる“アンテナ効果”であり、
これにより電荷は導電層に捕えられてその電位を相当上
昇させることになるかもしれない。この現象を説明する
ため、イオン注入法及びプラズマ法は荷電粒子（電子か
イオン）のウェーハ表面との衝突を含み、従ってシリコ
ン基板から絶縁された導電性ポリシリコン層は荷電粒子
を捕えることによって荷電され得ることに注目された
い。
【０００９】もしポリシリコン層がパターン化されない
ならば、これは静電シールドとして働く。事実、電荷は
ウェーハの全面に等しく分布させられ、従って低電界を
生じる。また、イオン注入の場合にはビームが局限され
るので、全電荷密度は低い。加えて、ウェーハを保持す
る金属製グリップは捕えた荷電粒子を少なくとも一部除
去するための放電線として働き得るので、ポリシリコン
の下層の誘電層には少しの危険しかない。
ならば、これは静電シールドとして働く。事実、電荷は
ウェーハの全面に等しく分布させられ、従って低電界を
生じる。また、イオン注入の場合にはビームが局限され
るので、全電荷密度は低い。加えて、ウェーハを保持す
る金属製グリップは捕えた荷電粒子を少なくとも一部除
去するための放電線として働き得るので、ポリシリコン
の下層の誘電層には少しの危険しかない。
【００１０】他方、もしポリシリコン層がパターン化さ
れて“島”すなわちポリシリコン層の残部から電気的に
絶縁され且つゲート領域の場合のように薄い酸化物層に
よって基板から分離された区域を備えているならば、ポ
リシリコン層は集電区域及びその対基板容量すなわち薄
い酸化物の区域に依存する電位まで充電される。もし集
電区域と薄い酸化物の区域との比が望ましくない（高
い）ならば、ゲート領域は薄い酸化物のブレイクダウン
電圧よりも高い電位まで容易に達することができ、従っ
て酸化物が破損することになり、ひいてはデバイスの
“ゼロ・タイム”故障すなわちデバイスの使用前故障に
なるか、或は酸化物自体にトラップが形成されて酸化物
破損になり、これはデバイスの“潜在的な”故障になっ
て信頼性を害う。
れて“島”すなわちポリシリコン層の残部から電気的に
絶縁され且つゲート領域の場合のように薄い酸化物層に
よって基板から分離された区域を備えているならば、ポ
リシリコン層は集電区域及びその対基板容量すなわち薄
い酸化物の区域に依存する電位まで充電される。もし集
電区域と薄い酸化物の区域との比が望ましくない（高
い）ならば、ゲート領域は薄い酸化物のブレイクダウン
電圧よりも高い電位まで容易に達することができ、従っ
て酸化物が破損することになり、ひいてはデバイスの
“ゼロ・タイム”故障すなわちデバイスの使用前故障に
なるか、或は酸化物自体にトラップが形成されて酸化物
破損になり、これはデバイスの“潜在的な”故障になっ
て信頼性を害う。
【００１１】上述したモデルはフラッシュ・セルにも適
用される。事実、幾らかの状況では、制御ゲート領域と
浮動ゲート領域の容量性結合及び制御ゲート領域と浮動
ゲート領域を分離する誘電層に関するトンネル酸化物の
低い誘電抵抗のせいで、トンネル酸化物は、破損し得
る。これが起こる見込みは、制御ゲートを形成するポリ
シリコン・ストリップによって定められた広い集電区域
及び各セルのトンネル酸化物の小さな面積に鑑みて、大
きすぎる。その結果、制御ゲート領域がその結合係数に
よって除算されたトンネル酸化物ブレイクダウン電圧よ
りも高い電位まで充電される場合に、トンネル酸化物は
破壊ないし破損し得る。上述した問題を解決するため
に、本特許出願人によってこの出願と同時に出願された
特許出願「トンネル酸化物を保護する不揮発性ＥＰＲＯ
Ｍ，ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリ」
には、メモリ・セルの制御ゲート領域と基板の間にダイ
オードを形成することを提案し、このダイオードは、ア
ンテナ効果のせいで制御ゲート領域の電位が動作電位
（プログラミング中）よりも高いが薄いトンネル酸化物
層を破損ないし破壊し得る電位よりも低い臨界レベルに
達する時にターンオンされる。
用される。事実、幾らかの状況では、制御ゲート領域と
浮動ゲート領域の容量性結合及び制御ゲート領域と浮動
ゲート領域を分離する誘電層に関するトンネル酸化物の
低い誘電抵抗のせいで、トンネル酸化物は、破損し得
る。これが起こる見込みは、制御ゲートを形成するポリ
シリコン・ストリップによって定められた広い集電区域
及び各セルのトンネル酸化物の小さな面積に鑑みて、大
きすぎる。その結果、制御ゲート領域がその結合係数に
よって除算されたトンネル酸化物ブレイクダウン電圧よ
りも高い電位まで充電される場合に、トンネル酸化物は
破壊ないし破損し得る。上述した問題を解決するため
に、本特許出願人によってこの出願と同時に出願された
特許出願「トンネル酸化物を保護する不揮発性ＥＰＲＯ
Ｍ，ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリ」
には、メモリ・セルの制御ゲート領域と基板の間にダイ
オードを形成することを提案し、このダイオードは、ア
ンテナ効果のせいで制御ゲート領域の電位が動作電位
（プログラミング中）よりも高いが薄いトンネル酸化物
層を破損ないし破壊し得る電位よりも低い臨界レベルに
達する時にターンオンされる。
【００１２】一例として、図１は、メモリ・セル２及び
保護ダイオード３が形成されたシリコン・ウェーハ１の
一部を示す断面図である。図１は、Ｐ型基板４に埋め込
まれたＰ＋型チャネル領域５及びＮ＋型カソード領域６
と、種々の部品を分離する厚いフィールド酸化物領域７
と、このフィールド酸化物領域７の下に延びてチャネル
・ストッパを定めるＰ＋型絶縁領域８と、チャネル領域
５の上の薄いトンネル酸化物層９、浮動ゲート領域１
０、多結晶シリコン層間誘電層１１、制御ゲート領域１
２（第２の多結晶シリコン層すなわちポリシリコン層１
３及びシリサイド層１４によって形成され、従ってポリ
サイド層を形成する）、及び保護パッシベーション酸化
物層１５とを示す。図１に示すように、浮動ゲート領域
１０を形成する第１の多結晶シリコン層はメモリ・セル
２にのみ設けられるが、第２の多結晶シリコン層１３は
ダイオード区域まで延びてカソード領域６と電気的に直
接接触する。このカソード領域６は基板４と共にＰＮジ
ャンクション従ってダイオード３を形成する。メモリ・
セル２が行及び列に配列され且つ同一行の全てのメモリ
・セルがそれぞれのポリサイド・ストリップすなわち第
２の多結晶シリコン層１３及びシリサイド層１４によっ
て形成された制御ゲート領域１２を提供するので、各ポ
リサイド・ストリップ毎に１個だけのダイオード３が設
けられる。このダイオード３は、シリコン・ウェーハ１
の周辺すなわちそれぞれのポリサイド・ストリップの端
部に在る。
保護ダイオード３が形成されたシリコン・ウェーハ１の
一部を示す断面図である。図１は、Ｐ型基板４に埋め込
まれたＰ＋型チャネル領域５及びＮ＋型カソード領域６
と、種々の部品を分離する厚いフィールド酸化物領域７
と、このフィールド酸化物領域７の下に延びてチャネル
・ストッパを定めるＰ＋型絶縁領域８と、チャネル領域
５の上の薄いトンネル酸化物層９、浮動ゲート領域１
０、多結晶シリコン層間誘電層１１、制御ゲート領域１
２（第２の多結晶シリコン層すなわちポリシリコン層１
３及びシリサイド層１４によって形成され、従ってポリ
サイド層を形成する）、及び保護パッシベーション酸化
物層１５とを示す。図１に示すように、浮動ゲート領域
１０を形成する第１の多結晶シリコン層はメモリ・セル
２にのみ設けられるが、第２の多結晶シリコン層１３は
ダイオード区域まで延びてカソード領域６と電気的に直
接接触する。このカソード領域６は基板４と共にＰＮジ
ャンクション従ってダイオード３を形成する。メモリ・
セル２が行及び列に配列され且つ同一行の全てのメモリ
・セルがそれぞれのポリサイド・ストリップすなわち第
２の多結晶シリコン層１３及びシリサイド層１４によっ
て形成された制御ゲート領域１２を提供するので、各ポ
リサイド・ストリップ毎に１個だけのダイオード３が設
けられる。このダイオード３は、シリコン・ウェーハ１
の周辺すなわちそれぞれのポリサイド・ストリップの端
部に在る。
【００１３】本特許出願人によって１９９３年１１月２
日に出願された別なヨーロッパ特許出願「フラッシュＥ
ＥＰＲＯＭメモリ及びトランジスタを含む集積デバイス
の製造方法」には、信頼性及び所要のマスクの数に関し
て利点を呈するフラッシュＥＥＰＲＯＭ製造方法が述べ
られている。ＤＰＣＣ（短絡された２重ポリ）として知
られたこの方法によれば、メモリ・セル区域では電気的
に絶縁され且つ浮動ゲート領域、制御ゲート領域を定め
るそれぞれ第１、第２の多結晶シリコン層は、制御回路
トランジスタ区域では短絡されて、トランジスタのゲー
ト領域を形成する（従って、他の周知の方法と違って、
ＤＰＣＣ法では回路区域で第１の多結晶シリコン層を除
去する必要がない）。ＥＰＲＯＭメモリ用のこの方法は
米国特許第４,７１９,１８４号で保護されている。
日に出願された別なヨーロッパ特許出願「フラッシュＥ
ＥＰＲＯＭメモリ及びトランジスタを含む集積デバイス
の製造方法」には、信頼性及び所要のマスクの数に関し
て利点を呈するフラッシュＥＥＰＲＯＭ製造方法が述べ
られている。ＤＰＣＣ（短絡された２重ポリ）として知
られたこの方法によれば、メモリ・セル区域では電気的
に絶縁され且つ浮動ゲート領域、制御ゲート領域を定め
るそれぞれ第１、第２の多結晶シリコン層は、制御回路
トランジスタ区域では短絡されて、トランジスタのゲー
ト領域を形成する（従って、他の周知の方法と違って、
ＤＰＣＣ法では回路区域で第１の多結晶シリコン層を除
去する必要がない）。ＥＰＲＯＭメモリ用のこの方法は
米国特許第４,７１９,１８４号で保護されている。
【００１４】この出願と同時に出願された特許出願「ト
ンネル酸化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲ
ＯＭ又はフラッシュＥＥＰＲＯＭメモリ」は保護ダイオ
ードを形成するための方法に関する。しかしながら、提
案されたこの方法は、特殊なマスク工程を含み、従って
デバイスの生産費を増大させる。
ンネル酸化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲ
ＯＭ又はフラッシュＥＥＰＲＯＭメモリ」は保護ダイオ
ードを形成するための方法に関する。しかしながら、提
案されたこの方法は、特殊なマスク工程を含み、従って
デバイスの生産費を増大させる。
【００１５】
【発明が解決しようとする課題】この発明の目的は、メ
モリ・セルの薄いトンネル酸化物層を保護する集積デバ
イスの製造方法を提供し、これによりＤＰＣＣ法の基本
原理及び技術的利点を活用する。
モリ・セルの薄いトンネル酸化物層を保護する集積デバ
イスの製造方法を提供し、これによりＤＰＣＣ法の基本
原理及び技術的利点を活用する。
【００１６】
【課題を解決するための手段】この発明によれば、特許
請求の範囲の請求項１記載されたような、不揮発性メモ
リ及びトランジスタを含む集積デバイスの製造方法が提
供される。
請求の範囲の請求項１記載されたような、不揮発性メモ
リ及びトランジスタを含む集積デバイスの製造方法が提
供される。
【００１７】
【実施例】この発明の望ましい一実施例を添付図面につ
いて説明する。図２〜図９について、本特許出願人によ
って１９９３年１１月２日に出願されたヨーロッパ特許
出願「フラッシュＥＥＰＲＯＭメモリ及びトランジスタ
を含む集積デバイスの製造方法」に係るＤＰＣＣ法でま
ず説明する。
いて説明する。図２〜図９について、本特許出願人によ
って１９９３年１１月２日に出願されたヨーロッパ特許
出願「フラッシュＥＥＰＲＯＭメモリ及びトランジスタ
を含む集積デバイスの製造方法」に係るＤＰＣＣ法でま
ず説明する。
【００１８】図２は、Ｐ型基板４にＮ型ウェル１６及び
Ｐ＋型絶縁領域すなわちチャネル・ストッパ８（フィー
ルド酸化物領域７が重畳される）を形成することによっ
て作られた中間構造を示す。基板４上にはゲート酸化物
層１８が形成されて、活性領域（回路トランジスタ及び
メモリ・セル・アレイが形成される）を覆い、その他の
場所はフィールド酸化物領域７と合同する。上述した全
ての層及び領域は普通の方法におけるように形成され
る。
Ｐ＋型絶縁領域すなわちチャネル・ストッパ８（フィー
ルド酸化物領域７が重畳される）を形成することによっ
て作られた中間構造を示す。基板４上にはゲート酸化物
層１８が形成されて、活性領域（回路トランジスタ及び
メモリ・セル・アレイが形成される）を覆い、その他の
場所はフィールド酸化物領域７と合同する。上述した全
ての層及び領域は普通の方法におけるように形成され
る。
【００１９】ＥＰＲＯＭセルの注入マスク（いわゆるＥ
ＰＭマスク）はボロン・イオンをメモリ・セル２のチャ
ネル領域５へ注入するために形成される。これは、高電
界が存在する場合に基板４のパンチスルーを防止すると
共にプログラミング効率を増大させる。この工程は図２
に示され、ＥＰＭマスク１９は回路部分全体（図２〜図
９では右側、符号２０ａで示される。）を覆うが、メモ
リ・セル２が形成されるべき区域（図では左側、符号２
０ｂで示される。）では窓２１が開けられている。図２
の矢印２２は、メモリ・セル２の活性区域にＰ＋型領域
５を形成するためのボロン注入を示す。
ＰＭマスク）はボロン・イオンをメモリ・セル２のチャ
ネル領域５へ注入するために形成される。これは、高電
界が存在する場合に基板４のパンチスルーを防止すると
共にプログラミング効率を増大させる。この工程は図２
に示され、ＥＰＭマスク１９は回路部分全体（図２〜図
９では右側、符号２０ａで示される。）を覆うが、メモ
リ・セル２が形成されるべき区域（図では左側、符号２
０ｂで示される。）では窓２１が開けられている。図２
の矢印２２は、メモリ・セル２の活性区域にＰ＋型領域
５を形成するためのボロン注入を示す。
【００２０】同じＥＰＭマスク１９を使い、ゲート酸化
物層１８を化学的エッチングすることによってセル区域
から除去し、図３の中間構造を得る。この時点でＥＰＭ
マスク１９が外され且つウェーハは清浄にされる。
物層１８を化学的エッチングすることによってセル区域
から除去し、図３の中間構造を得る。この時点でＥＰＭ
マスク１９が外され且つウェーハは清浄にされる。
【００２１】ウェーハは次に酸化されてセル区域では基
板４の表面に薄いトンネル酸化物層２５が直接生長され
る。なお、酸化パラメータは、薄いトンネル酸化物層２
５に所要の特性、特に厚みが得られるように選択され
る。酸化の結果、回路トランジスタのゲート酸化物１８
の厚みも少し増え、図４に破線でゲート酸化物１８の元
の厚みを示す。回路区域での合計の酸化物層を符号２６
で示す。
板４の表面に薄いトンネル酸化物層２５が直接生長され
る。なお、酸化パラメータは、薄いトンネル酸化物層２
５に所要の特性、特に厚みが得られるように選択され
る。酸化の結果、回路トランジスタのゲート酸化物１８
の厚みも少し増え、図４に破線でゲート酸化物１８の元
の厚みを示す。回路区域での合計の酸化物層を符号２６
で示す。
【００２２】第１の多結晶シリコン層２７が被着され、
ＰＯＣｌ3でドープされるか或はイオン注入され、そし
てレジスト・マスク２８（図５）を使って整形されるこ
とにより、第１の多結晶シリコン層２７は図５に示した
ように回路区域２０ａの全体を覆い且つセル区域２０ｂ
の側では第１の多結晶シリコン層２７の露出部分を化学
的エッチングして除去することができる。
ＰＯＣｌ3でドープされるか或はイオン注入され、そし
てレジスト・マスク２８（図５）を使って整形されるこ
とにより、第１の多結晶シリコン層２７は図５に示した
ように回路区域２０ａの全体を覆い且つセル区域２０ｂ
の側では第１の多結晶シリコン層２７の露出部分を化学
的エッチングして除去することができる。
【００２３】その後、誘電（いわゆる“多結晶シリコン
層間”誘電）層２９が生長され、この場合は３重ＯＮＯ
（熱酸化物／ＣＶＤ窒化物／熱酸化物）層から成るが、
図６に示したように単一の酸化物層から成っていても良
い。この誘電層２９は、セル区域２０ｂを覆うが回路区
域２０ａは露出したままにしておくマスク（アレイ・マ
スク）３０を使って整形されることにより、図６の中間
構造が得られる。マスク３０を除去する前に、ボロン・
イオンが注入されてＮチャネル回路トランジスタの閾値
を調節し且つＰ＋型領域３２（図７）を形成する。この
工程はまた、Ｐチャネル・トランジスタ（Ｎ型ウェル１
６中）の活性区域の表面ドーピング濃度を低くし、もっ
て閾値を所要値に調節する。
層間”誘電）層２９が生長され、この場合は３重ＯＮＯ
（熱酸化物／ＣＶＤ窒化物／熱酸化物）層から成るが、
図６に示したように単一の酸化物層から成っていても良
い。この誘電層２９は、セル区域２０ｂを覆うが回路区
域２０ａは露出したままにしておくマスク（アレイ・マ
スク）３０を使って整形されることにより、図６の中間
構造が得られる。マスク３０を除去する前に、ボロン・
イオンが注入されてＮチャネル回路トランジスタの閾値
を調節し且つＰ＋型領域３２（図７）を形成する。この
工程はまた、Ｐチャネル・トランジスタ（Ｎ型ウェル１
６中）の活性区域の表面ドーピング濃度を低くし、もっ
て閾値を所要値に調節する。
【００２４】マスク３０の除去に続き、第２の多結晶シ
リコン層１３が被着される。図７に示すように、回路区
域２０ａでは第２の多結晶シリコン層１３が第１の多結
晶シリコン層２７上に直接被着され、合同して単一の多
結晶シリコン層３４（明白にするために図面では破線３
３で２つの層に分けられている）を形成する。他方、セ
ル区域２０ｂでは、第２の多結晶シリコン層１３は誘電
層２９によって第１の多結晶シリコン層２７から分離さ
れている。第２の多結晶シリコン層１３はＰＯＣｌ3で
ドープされ、そしてシリサイド層１４例えばタングステ
ンのシリサイドＷＳｉ2は化学的に蒸着されて図７の中
間構造になる。
リコン層１３が被着される。図７に示すように、回路区
域２０ａでは第２の多結晶シリコン層１３が第１の多結
晶シリコン層２７上に直接被着され、合同して単一の多
結晶シリコン層３４（明白にするために図面では破線３
３で２つの層に分けられている）を形成する。他方、セ
ル区域２０ｂでは、第２の多結晶シリコン層１３は誘電
層２９によって第１の多結晶シリコン層２７から分離さ
れている。第２の多結晶シリコン層１３はＰＯＣｌ3で
ドープされ、そしてシリサイド層１４例えばタングステ
ンのシリサイドＷＳｉ2は化学的に蒸着されて図７の中
間構造になる。
【００２５】マスク３７（第２の多結晶シリコン層用、
図８）が形成されて回路トランジスタのゲート領域及び
セルの制御ゲート領域を整形する。そして多結晶シリコ
ン（メモリ・セル用には１３及びトランジスタ用には３
４）の露出部分及び酸化物層（セル用には２９及びトラ
ンジスタ用には２６）は、セル区域２０ｂでは第１の多
結晶シリコン層２７まで且つ回路区域２０ａでは基板４
の大きな表面３８まで化学的にエッチングされ、図８の
中間構造になる。
図８）が形成されて回路トランジスタのゲート領域及び
セルの制御ゲート領域を整形する。そして多結晶シリコ
ン（メモリ・セル用には１３及びトランジスタ用には３
４）の露出部分及び酸化物層（セル用には２９及びトラ
ンジスタ用には２６）は、セル区域２０ｂでは第１の多
結晶シリコン層２７まで且つ回路区域２０ａでは基板４
の大きな表面３８まで化学的にエッチングされ、図８の
中間構造になる。
【００２６】別なマスク（トランジスタ保護マスク３
９、図９）がマスク３７上に被着されて回路区域２０ａ
の全体だけを覆う。マスク３７又は３９によって覆われ
ない第１の多結晶シリコン層２７の部分は化学的にエッ
チングされる（浮動ゲート領域及び制御ゲート領域と自
己アライメントするため）。マスク３７及び３９を除去
する前に、ひ素が図９の矢印４０で示したように注入さ
れ、メモリ・アレイ・セルの活性区域にＮ型ドレイン領
域及びソース領域４１を形成し且つ図９の中間構造によ
って示されたように浮動ゲート領域及び制御ゲート領域
と自己アライメントする。
９、図９）がマスク３７上に被着されて回路区域２０ａ
の全体だけを覆う。マスク３７又は３９によって覆われ
ない第１の多結晶シリコン層２７の部分は化学的にエッ
チングされる（浮動ゲート領域及び制御ゲート領域と自
己アライメントするため）。マスク３７及び３９を除去
する前に、ひ素が図９の矢印４０で示したように注入さ
れ、メモリ・アレイ・セルの活性区域にＮ型ドレイン領
域及びソース領域４１を形成し且つ図９の中間構造によ
って示されたように浮動ゲート領域及び制御ゲート領域
と自己アライメントする。
【００２７】方法の残りは、回路トランジスタのソース
領域及びドレイン領域、部品保護層、並びに接続を形成
するための普通のＣＭＯＳ法による。
領域及びドレイン領域、部品保護層、並びに接続を形成
するための普通のＣＭＯＳ法による。
【００２８】フラッシュＥＥＰＲＯＭセル及び保護ダイ
オード３を作るためのこの発明に係る方法の一実施例を
図１０〜図１６について説明する。この発明に係る方法
が普通の方法を少し変更するだけなので、図２〜図９の
中間構造は図２〜図９について既に説明したものと同じ
である。従って、以下の説明において、図１０〜図１６
は図２〜図８の線Ｘ−Ｘ沿いの中間構造の断面図を示
す。簡単化のため、図２〜図８と図１０〜図１６に共通
の部品は同一符号を使って示し、図１０〜図１６の各中
間構造に対し図２〜図９に示したようにシリコン・ウェ
ーハ１を区分することによって作られた対応構造を示
す。
オード３を作るためのこの発明に係る方法の一実施例を
図１０〜図１６について説明する。この発明に係る方法
が普通の方法を少し変更するだけなので、図２〜図９の
中間構造は図２〜図９について既に説明したものと同じ
である。従って、以下の説明において、図１０〜図１６
は図２〜図８の線Ｘ−Ｘ沿いの中間構造の断面図を示
す。簡単化のため、図２〜図８と図１０〜図１６に共通
の部品は同一符号を使って示し、図１０〜図１６の各中
間構造に対し図２〜図９に示したようにシリコン・ウェ
ーハ１を区分することによって作られた対応構造を示
す。
【００２９】この発明に係る方法の初期工程は既に説明
した通りであり、図１０に示した中間構造を作る。これ
は図２の中間構造と全く同じである。
した通りであり、図１０に示した中間構造を作る。これ
は図２の中間構造と全く同じである。
【００３０】従って、図１０はＰ型基板４と、フィール
ド酸化物領域７と、Ｐ＋型絶縁領域８と、ゲート酸化物
層１８とを示す。フィールド酸化物領域７及びＰ＋型絶
縁領域８はダイオード３が形成されるべき活性区域３ａ
を横方向に定めるので、マスクは整形されなければなら
ない。図１０はまた、セル区域２０ｂの上に窓２１を有
し且つダイオードが形成されるべき区域２０ｃを覆うＥ
ＰＭマスク１９を提供する。Ｐ＋型チャネル領域５を形
成するためにＥＰＭマスク１９を使って注入（矢印２
２）が行われる。こうすることによってダイオード区域
を注入からさえぎるが、こうしないとダイオードのブレ
イクダウン電圧があまりにも低くなってしまう。
ド酸化物領域７と、Ｐ＋型絶縁領域８と、ゲート酸化物
層１８とを示す。フィールド酸化物領域７及びＰ＋型絶
縁領域８はダイオード３が形成されるべき活性区域３ａ
を横方向に定めるので、マスクは整形されなければなら
ない。図１０はまた、セル区域２０ｂの上に窓２１を有
し且つダイオードが形成されるべき区域２０ｃを覆うＥ
ＰＭマスク１９を提供する。Ｐ＋型チャネル領域５を形
成するためにＥＰＭマスク１９を使って注入（矢印２
２）が行われる。こうすることによってダイオード区域
を注入からさえぎるが、こうしないとダイオードのブレ
イクダウン電圧があまりにも低くなってしまう。
【００３１】ゲート酸化物層１８（ＥＰＭマスク１９で
シールドされない）はエッチングされて図１１の中間構
造になり、ゲート酸化物層１８はセル区域２０ｂからだ
け除去されそしてダイオード区域２０ｃでは残ってい
る。図１１の構造は図３の構造に対応する。
シールドされない）はエッチングされて図１１の中間構
造になり、ゲート酸化物層１８はセル区域２０ｂからだ
け除去されそしてダイオード区域２０ｃでは残ってい
る。図１１の構造は図３の構造に対応する。
【００３２】次にＥＰＭマスク１９を除去し、ウェーハ
を清浄し、そして上述したように薄い酸化物層２５を生
長させる。ダイオード区域２０ｃ上の酸化物の厚みは破
線で示したように少し増すので、ダイオード区域２０ｃ
における活性区域３ａは合計酸化物層２６を呈し、図１
２に示す構造になり、これは図４の構造に対応する。
を清浄し、そして上述したように薄い酸化物層２５を生
長させる。ダイオード区域２０ｃ上の酸化物の厚みは破
線で示したように少し増すので、ダイオード区域２０ｃ
における活性区域３ａは合計酸化物層２６を呈し、図１
２に示す構造になり、これは図４の構造に対応する。
【００３３】次に第１の多結晶シリコン層２７が被着さ
れ、ＰＯＣｌ3でドープされるかイオン注入され、そし
て整形される。このため、トランジスタ区域及びセル区
域に対してレジスト・マスク２８と同じレジスト・マス
ク２８’が使用されるが、ダイオード区域２０ｃでは多
数の窓（図１３に示すように形成されるべき各ダイオー
ド毎に１個）が開けられる。後続の化学的エッチングに
よりセル区域２０ｂの側のみならずダイオード区域２０
ｃの活性区域３ａでも第１の多結晶シリコン層２７の露
出部分を除去し、図１３に示した中間構造を得るが、こ
れは図５に相当する。
れ、ＰＯＣｌ3でドープされるかイオン注入され、そし
て整形される。このため、トランジスタ区域及びセル区
域に対してレジスト・マスク２８と同じレジスト・マス
ク２８’が使用されるが、ダイオード区域２０ｃでは多
数の窓（図１３に示すように形成されるべき各ダイオー
ド毎に１個）が開けられる。後続の化学的エッチングに
よりセル区域２０ｂの側のみならずダイオード区域２０
ｃの活性区域３ａでも第１の多結晶シリコン層２７の露
出部分を除去し、図１３に示した中間構造を得るが、こ
れは図５に相当する。
【００３４】この場合も３重ＯＮＯ層から成り得るが、
単一層として図示される誘電層１１が生長され、ダイオ
ード区域２０ｃが露出されたまま残ることを除けば、図
６のアレイ・マスク３０と同じアレイ・マスク３０’を
使って整形される。露出した酸化物層を化学的にエッチ
ングすることによりダイオード区域２０ｃの活性区域３
ａ上の誘電層１１及び合計酸化物２６は除去され且つト
ランジスタ区域２０ａ上の誘電層１１も除去されて図１
４の中間構造になり、これは図６の中間構造に対応す
る。
単一層として図示される誘電層１１が生長され、ダイオ
ード区域２０ｃが露出されたまま残ることを除けば、図
６のアレイ・マスク３０と同じアレイ・マスク３０’を
使って整形される。露出した酸化物層を化学的にエッチ
ングすることによりダイオード区域２０ｃの活性区域３
ａ上の誘電層１１及び合計酸化物２６は除去され且つト
ランジスタ区域２０ａ上の誘電層１１も除去されて図１
４の中間構造になり、これは図６の中間構造に対応す
る。
【００３５】図７について説明したように、ボロン・イ
オンを注入してＮチャネル回路トランジスタの閾値を調
節し、アレイ・マスク３０’を除去し、そして第２の多
結晶シリコン層１３を被着する。図１５に示したよう
に、活性区域３ａのダイオード区域２０ｃでは、第２の
多結晶シリコン層１３は基板４の大きな表面３８に直接
被着されるが、図７について説明したように、セル区域
２０ｂでは、第２の多結晶シリコン層１３は誘電層１１
によって第１の多結晶シリコン層２７から分離され、そ
してトランジスタ区域２０ａでは、第１の多結晶シリコ
ン層２７に直接被着されて単一の多結晶シリコン層３４
を形成する（図１５にも部分的に示すように）。第２の
多結晶シリコン層１３は、図１５に矢印で示すようにＰ
ＯＣｌ3でドープされる。ダイオード区域２０ｃの活性
区域３ｃが（トランジスタ区域２０ａでのように）ゲー
ト酸化物でシールドされていないので、ドーピング・イ
オンの一部は基板４の内側に侵入し且つ大きな表面３８
の近くに蓄積し、このようにしてダイオード（その１個
が図１５に示されている）のカソード領域６を形成す
る。図１５の中間構造に対応する構造は図２〜図９には
無い。
オンを注入してＮチャネル回路トランジスタの閾値を調
節し、アレイ・マスク３０’を除去し、そして第２の多
結晶シリコン層１３を被着する。図１５に示したよう
に、活性区域３ａのダイオード区域２０ｃでは、第２の
多結晶シリコン層１３は基板４の大きな表面３８に直接
被着されるが、図７について説明したように、セル区域
２０ｂでは、第２の多結晶シリコン層１３は誘電層１１
によって第１の多結晶シリコン層２７から分離され、そ
してトランジスタ区域２０ａでは、第１の多結晶シリコ
ン層２７に直接被着されて単一の多結晶シリコン層３４
を形成する（図１５にも部分的に示すように）。第２の
多結晶シリコン層１３は、図１５に矢印で示すようにＰ
ＯＣｌ3でドープされる。ダイオード区域２０ｃの活性
区域３ｃが（トランジスタ区域２０ａでのように）ゲー
ト酸化物でシールドされていないので、ドーピング・イ
オンの一部は基板４の内側に侵入し且つ大きな表面３８
の近くに蓄積し、このようにしてダイオード（その１個
が図１５に示されている）のカソード領域６を形成す
る。図１５の中間構造に対応する構造は図２〜図９には
無い。
【００３６】シリサイド層１４例えばタングステンのシ
リサイドＷＳｉ2が次に化学的に蒸着され、そして第２
の多結晶シリコン層用マスク３７が図８について説明し
たように被着されて回路トランジスタのゲート領域及び
セルの制御ゲート領域を整形し、もって図１６に示した
中間構造を作る。これは図８の中間構造に対応する。第
２の多結晶シリコン層用マスク３７はダイオード区域２
０ｃの全体を覆い、そのため後続のエッチングで影響さ
れない。
リサイドＷＳｉ2が次に化学的に蒸着され、そして第２
の多結晶シリコン層用マスク３７が図８について説明し
たように被着されて回路トランジスタのゲート領域及び
セルの制御ゲート領域を整形し、もって図１６に示した
中間構造を作る。これは図８の中間構造に対応する。第
２の多結晶シリコン層用マスク３７はダイオード区域２
０ｃの全体を覆い、そのため後続のエッチングで影響さ
れない。
【００３７】次の工程は既に述べた通りであり、トラン
ジスタ保護マスク３９（これはダイオード区域２０ｃで
はマスク３７の上に形成されても良いし或は形成されな
くても良い）を形成すること、浮動ゲート領域の自己ア
ライメントされた化学的エッチングを行うこと、セルの
ドレイン領域及びソース領域を形成するためにひ素を注
入すること、回路トランジスタのソース領域及びドレイ
ン領域を形成すること、並びに部品保護層および接続を
形成することを含む。
ジスタ保護マスク３９（これはダイオード区域２０ｃで
はマスク３７の上に形成されても良いし或は形成されな
くても良い）を形成すること、浮動ゲート領域の自己ア
ライメントされた化学的エッチングを行うこと、セルの
ドレイン領域及びソース領域を形成するためにひ素を注
入すること、回路トランジスタのソース領域及びドレイ
ン領域を形成すること、並びに部品保護層および接続を
形成することを含む。
【００３８】
【発明の効果】同時出願された特許出願「トンネル酸化
物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフ
ラッシュＥＥＰＲＯＭメモリ」に述べたように、ダイオ
ードは各セルの制御ゲート領域が、トンネル酸化物を破
損し得る電位に達するのを防止する。そのような電位に
達する前に、事実、ダイオードは導通して過剰な電荷を
放電させる。こうしないと、基板の電位が上昇してしま
う。従って、過剰な電荷の放電は、制御ゲート領域の最
高電位を安全な値に維持する。シリサイド層と共に制御
ゲート領域１２を形成する第２の多結晶シリコン層を整
形する前にダイオードが形成されるので、多結晶シリコ
ン層の電位を上昇させ得る重要な工程が行われる前にダ
イオードは動作する。
物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフ
ラッシュＥＥＰＲＯＭメモリ」に述べたように、ダイオ
ードは各セルの制御ゲート領域が、トンネル酸化物を破
損し得る電位に達するのを防止する。そのような電位に
達する前に、事実、ダイオードは導通して過剰な電荷を
放電させる。こうしないと、基板の電位が上昇してしま
う。従って、過剰な電荷の放電は、制御ゲート領域の最
高電位を安全な値に維持する。シリサイド層と共に制御
ゲート領域１２を形成する第２の多結晶シリコン層を整
形する前にダイオードが形成されるので、多結晶シリコ
ン層の電位を上昇させ得る重要な工程が行われる前にダ
イオードは動作する。
【００３９】ここに説明した方法の場合に、フラッシュ
ＥＥＰＲＯＭメモリ・セルのトンネル酸化物を保護する
ダイオードは周知のＤＰＣＣ法を使い、マスクの形状だ
けを変更して形成される。従って、この発明の方法は、
既知の信頼できる電気特性のメモリを作るために、ＤＰ
ＣＣ法の利点、特にその経験及びノウハウを充分に活用
する。
ＥＥＰＲＯＭメモリ・セルのトンネル酸化物を保護する
ダイオードは周知のＤＰＣＣ法を使い、マスクの形状だ
けを変更して形成される。従って、この発明の方法は、
既知の信頼できる電気特性のメモリを作るために、ＤＰ
ＣＣ法の利点、特にその経験及びノウハウを充分に活用
する。
【００４０】更に、ここに説明した特定の解決策は、特
殊なマスキング工程を要することなく保護ダイオードを
作るので、フラッシュＥＥＰＲＯＭメモリと事実上価格
が変わらない。
殊なマスキング工程を要することなく保護ダイオードを
作るので、フラッシュＥＥＰＲＯＭメモリと事実上価格
が変わらない。
【００４１】当業者には明らかなように、この発明の範
囲から逸脱することなく、ここに例示して説明したよう
な方法に種々の変更を加えることができる。特に、ここ
に説明した方法は、使用した誘電層（ＯＮＯ又は単一酸
化物層）又は制御ゲート領域の材料（ポリシリコン又は
ポリサイドすなわちポリシリコン及びシリサイド）のタ
イプとは無関係である。
囲から逸脱することなく、ここに例示して説明したよう
な方法に種々の変更を加えることができる。特に、ここ
に説明した方法は、使用した誘電層（ＯＮＯ又は単一酸
化物層）又は制御ゲート領域の材料（ポリシリコン又は
ポリサイドすなわちポリシリコン及びシリサイド）のタ
イプとは無関係である。
【図１】フラッシュＥＥＰＲＯＭメモリ・セル及び保護
ダイオードを集積するデバイスの一部の断面図である。
ダイオードを集積するデバイスの一部の断面図である。
【図２】フラッシュＥＥＰＲＯＭメモリ・セル及びトラ
ンジスタを含み集積されるデバイスを製造するために、
ＤＰＣＣ法を利用する第１段階での断面図である。
ンジスタを含み集積されるデバイスを製造するために、
ＤＰＣＣ法を利用する第１段階での断面図である。
【図３】第２段階での断面図である。
【図４】第３段階での断面図である。
【図５】第４段階での断面図である。
【図６】第５段階での断面図である。
【図７】第６段階での断面図である。
【図８】第７段階での断面図である。
【図９】第８段階での断面図である。
【図１０】この発明に係る図１の構造を製造する第１段
階での断面図である。
階での断面図である。
【図１１】第２段階での断面図である。
【図１２】第３段階での断面図である。
【図１３】第４段階での断面図である。
【図１４】第５段階での断面図である。
【図１５】第６段階での断面図である。
【図１６】第７段階での断面図である。
１ シリコン・ウェーハ ２ メモリ・セル ３ 保護ダイオード ４ 基板 ５ チャネル領域 ６ カソード領域 ７ フィールド酸化物領域 ８ 絶縁領域 ９ トンネル酸化物領域 １０ 浮動ゲート領域 １１，２９ 誘電層 １２ 制御ゲート領域 １３ 第２の多結晶シリコン層 １４ シリサイド層 １５ 保護パッシベーション層 １８ ゲート酸化物層 １９ ＥＰＭマスク ２０ａ トランジスタ区域 ２０ｂ セル区域 ２０ｃ ダイオード区域 ２５，２６ 酸化物層 ２７ 第１の多結晶シリコン層 ２８ レジスト・マスク ３０ マスク ３２ Ｐ＋型領域 ３４ 単一の多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (8)
- 【請求項１】 大きな表面(38)を有し且つメモリ・セル
が形成されるべきセル区域(20b)及び回路トランジスタ
が形成されるべきトランジスタ区域(20a)を定める基板
(4)から不揮発性メモリ及びトランジスタを含む集積デ
バイスの製造方法において、 前記基板(4)の大きな表面(38)の所定部分にフィールド
酸化物領域(7)を生長させる工程と、 前記トランジスタ区域(20a)にて、前記基板(4)の大きな
表面(38)にゲート酸化物層(26)を形成する工程と、 前記セル区域(20b)にて、前記基板(4)の大きな表面に薄
いトンネル酸化物層(25)を形成する工程と、 第１の多結晶シリコン層(27)を被着する工程と、 前記セル区域(20b)及び前記トランジスタ区域(20a)の両
側にて、前記第１の多結晶シリコン層(27)の一部を選択
的に除去する工程と、 誘電材料の層(11)を被着する工程と、 前記誘電材料層(11)を前記トランジスタ区域(20a)から
除去する工程と、 第２の多結晶シリコン層(13)を被着する工程と、 マスキングして、前記セル区域(20b)の両側では前記第
２の多結晶シリコン層(13)及びその下層の前記誘電材料
層(11)を、そして前記トランジスタ区域(20a)の両側で
は前記第２の多結晶シリコン層(13)及び前記第１の多結
晶シリコン層(27)並びに前記ゲート酸化物層(26)を選択
的に除去して前記セル(2)の制御ゲート領域(12)及び前
記回路トランジスタのゲート領域を整形する工程と、 同一のマスクを使い、前記セル区域(20b)の両側では前
記第１の多結晶シリコン層(27)及び前記薄いトンネル酸
化物層(25)を選択的に除去して前記セル(2)の浮動ゲー
ト領域(10)を整形する工程と、 を含み、 マスキングして、前記第２の多結晶シリコン層(13)及び
前記誘電材料層(11)を選択的に除去する前記工程の前
に、前記薄いトンネル酸化物層(25)を保護し且つ前記第
２の多結晶シリコン層(13)を前記基板(4)へ接続するダ
イオード(3)を形成する工程が行われる、 ことを特徴とする集積デバイスの製造方法。 - 【請求項２】 前記フィールド酸化物領域(7)を生長さ
せる前記工程は、前記ダイオード(3)が形成されるべき
区域のまわりに他のフィールド酸化物領域を生長させる
ことであり、これが前記基板(4)中で且つ前記他のフィ
ールド酸化物領域の下に絶縁領域(8)を形成する工程で
あることを特徴とする請求項１の集積デバイスの製造方
法。 - 【請求項３】 前記ゲート酸化物層(26)を形成する前記
工程及び前記トンネル酸化物層(25)を形成する前記工程
の前に、前記セル区域(20b)にチャネル領域(5)を形成す
る工程を行う請求項１又は２の集積デバイスの製造方法
において、 前記チャネル領域(5)を形成する前記工程の前に、前記
ダイオード(3)が形成されるべきダイオード区域(20c)に
おける前記基板(4)をマスキングする工程を行うことを
特徴とする集積デバイスの製造方法。 - 【請求項４】 前記第１の多結晶シリコン層(27)の一部
を選択的に除去する前記工程は、前記ダイオード(3)が
形成されるべき前記基板(4)の前記ダイオード区域(20c)
から前記第１の多結晶シリコン層(27)の他の部分を除去
することを含む請求項１ないし３のいずれかの集積デバ
イスの製造方法。 - 【請求項５】 前記誘電材料層(11)を除去する前記工程
は、前記ダイオード(3)が形成されるべき前記基板(4)の
前記ダイオード区域(20c)から前記誘電材料層(11)の他
の部分を除去することを含む請求項１ないし４のいずれ
かの集積デバイスの製造方法。 - 【請求項６】 前記ゲート酸化物層(26)を形成する前記
工程が、前記基板(4)の大きな表面(38)の全体にゲート
酸化物層(26)を生長させる工程、及び前記セル区域(20
b)から前記ゲート酸化物層(26)の一部を選択的に除去す
る工程を含む請求項５の集積デバイスの製造方法におい
て、 前記誘電材料層(11)の他の部分を除去する前記工程に続
き、前記ゲート酸化物層(26)の他の部分が前記ダイオー
ド区域(20c)の活性区域(3a)から除去され、そして前記
第２の多結晶シリコン層(13)を被着する前記工程は、前
記ダイオード区域(20c)の前記活性区域にて前記基板(4)
に前記第２の多結晶シリコン層(13)を直接被着すること
を含むのを特徴とする集積デバイスの製造方法。 - 【請求項７】 所定導電型のイオンをドーピングする工
程を前記第２の多結晶シリコン層(13)が受ける請求項６
の集積デバイスの製造方法において、前記ドーピング工
程の途中で、前記ドーピング・イオンが前記ダイオード
区域(20c)の前記活性区域(3c)に侵入し且つ前記導電型
の領域(6)を形成して前記基板(4)と共にＰＮジャンクシ
ョンを定めることを特徴とする集積デバイスの製造方
法。 - 【請求項８】 マスキングして、前記第２の多結晶シリ
コン層(13)を選択的に除去する前記工程は、前記第２の
多結晶シリコン層(13)によって形成され且つ前記制御ゲ
ート領域(12)を前記ダイオード区域(20c)に直接接続す
る行を形成することを含むのを特徴とする請求項７の集
積デバイスの製造方法。
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