JPH03153085A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ＷＡ要］ 不揮発性メモリセルを有するＥＰＲＯＭ等の半導体記憶
装置及びその製造方法に間し、メモリセルトランジスタ
の面積を縮小化して、大容量化することができる新規な
ｍ造の半導体記憶装置及びその製造方法を提供すること
を目的とし、 第１導電型の半導体基板と、前記半導体基板表面に形成
され、第１の方向に伸びるストライプ状の第２導電型の
ソース領域及びドレイン領域と、前記半導体基板上に形
成され、前記第１の方向と交差する第２の方向に伸びる
ストライブ状の複数本のワード線と、前記ワード繰下で
あって、前記ソース領域及びドレイン領域間のチャネル
上に形成されたフローティングゲートとを有するように
構成する。

［産業上の利用分野〕 本発明は不揮発性メモリセルを有するＥＰＲＯＭ等の半
導体記憶装置及びその製造方法に関する。

［従来の技術］ 不揮発性メモリセルを有する半導体記憶装置としてＥＰ
ＲＯＭが広く知られている。

通常、ＥＰＲＯＭのメモリセルはメモリセルトランジス
タと呼ばれるひとつのトランジスタにより構成されてい
る。

メモリセルトランジスタの一例を第３図に示す。

同図（ａ）は平面図、同図（ｂ）はＡ−Ａ′線断面図、
Ｐ［１ｌ（ｃ）　ハＢ−Ｂ′ｍ！断面図である。

ｐ型シリコン基板１表面にｎ型不純物領域であるドレイ
ン２及びソース３が形成されている。ドレイン２及びソ
ース３間のチャネル上には第１のグー１−絶縁膜である
薄い酸化膜１４ａを介して多結晶シリコンのフローティ
ングゲート４が形成されている。フローティングゲート
４上には第２のゲート絶縁膜である薄い酸化ｇ！１４ｂ
を介して多結晶シリコンのコントロールゲート５が形成
されている。コントロールゲート５上には酸化膜６を介
してＰＳＧ膜７が形成されている。ＰＳＧ膜７中には金
属配線層８が形成され、この金属配線層８はトレインコ
ンタクト９を介してドレイン２に接続されている。この
メモリセルトランジスタはフィールド酸化膜１３により
分離されている。

このようにＥＰＲＯＭのメモリセルトランジスタは、ｎ
チャネルＭＯＳトランジスタのゲートの下にフローティ
ングゲートが挿入されている構造となっている。フロー
ティングゲート４は電気的にどこにも接続されておらず
、その電位はコントロールゲート５との容量結合により
制御される。

情報を消去したいときには、メモリセルトランジスタに
紫外線を照射する。すると、フローティングゲート４に
蓄積された電荷が放出されて電荷がゼロになり、メモリ
セルトランジスタの閾値が下がって、情報が消去される
０、すなわち、消去された状態でＰ型シリコン基板１と
ソース３を０■とし、コントロールゲート５に約５ｖ、
トレイン２に約１■の電圧を印加するとメモリセルトラ
ンジスタは導通状態となり、情報「１」を検知する。

情報を書込むときには、コントロールゲート５に約１２
．５Ｖ、トレイン２に約７ｖの高電圧を印加する。する
と、アバランシェブレークダウン現象が起き、ドレイン
２近傍で高エネルギを得た電子の一部が７０−ティング
ゲート４に注入され、情報が記憶される。このとき、ｐ
型シリコン基板１とソース３をＯｖとし、コントロール
ゲート５に約５■、トレイン２に約１ｖの電圧を印加し
てもメモリセルトランジスタは導通せず、情報”ＯＪを
検知する。

このように、フローティングゲート４に電荷が蓄積され
ているか否かによりメモリセルトランジスタのしきい値
が興なることを利用して情報を記憶する。

ＥＰＲＯＭは、上述のメモリセルトランジスタを複数個
縦横に配列することにより構成される。

Ｒ来のＥＰＲＯＭを第４図に示す、同図（ａ）はＶ面図
、同図（ｂ）はＡ−Ａ′線断面図、同図（ｃ）はＢ−Ｂ
′線断面図、同図（ｄ）はｃ−ｃ′線断面図、同図（ｅ
）はＤ−Ｄ’線断面図である。

第４図ではメモリセルトランジスタが縦横に２個ずつ、
すなわち全体で４個配列されている。各メモリセルトラ
ンジスタは、厚いフィールド酸化膜１３で分離されてい
る。更に、フィールド酸化膜１３下に形成された高濃度
ρ型領域１０により、寄生トランジスタが導通してメモ
リセルトランジスタ同士が干渉することを防止している
。

ドレイン２は上下のメモリセルトランジスタで共有され
、ソース３は横方向に並ぶメモリセルトランジスタで共
通接続されている。

各メモリセルトランジスタのコントロールゲート５は、
横方向に並ぶメモリセルトランジスタ同士で共通接続さ
れてワード線５として機能する。

金属前ＲＮＪ８は、縦方向に並ぶメモリセルトランジス
タのトレイン２をドレインコンタクト９を介して共通接
続し、ビット線８となる。

このＥＰＲＯＭにおいて、ビット線８とワード線５を選
択することにより、これらの交差位置にあるメモリセル
トランジスタが選択される。

従来のＥＰＲＯＭの製造方法を第５図［ａ）〜（ｈ）の
工程図を用いて説明する。各工程図の中央に平面図、下
部にＡ−Ａ′線断面図、上部にＢ−Ｂ′線断面図を配す
る。

先ず、ｐ型シリコン基板１に酸化ｆｆ９　（Ｓ　Ｌ　Ｏ
□）１１を約３００人成長させる。続いて、酸化膜１１
上に窒化族（Ｓｔ、Ｎ＝　）１２を約１５００Ａ成長さ
せる（第５図（ａ））。

次に、フォトリソグラフィ技術により将来メモリセルト
ランジスタのトレイン、ソース及びチャネルとなる素子
領域にフォトレジスト（図示せず）を形成し、このフォ
トレジストをマスクとして窒化ＩＢ！１２をエツチング
する。続いて、寄生トランジスタの導通を防止するため
に、同じフォトレジストをマスクとしてほう素（Ｂ）を
イオン注入して高濃度ｐ型領域１０を形成し、その後フ
ォトレジストを剥離する（第５図（ｂ））。

次に、熱酸化を行う。窒化膜１２で覆われた部分（素子
領域）は酸化されず、覆われていない部分（素子分離領
域）が約８００ＯＡと厚いフィールド酸化膜１３が形成
される（第５図（Ｃ））、このとき、窒化膜１２下のエ
ツジ部分まで酸化し、フィールド酸化ｖ４１３の縁部が
バーズビークと呼ばれる形状となる。このバーズビーク
のために窒化膜１２の幅をメモリセルトランジスタのゲ
ート幅より広くする必要があり、メモリセルトランジス
タの縮小化を妨げる原因となっている。

次に、窒化膜１２をエツチング除去すると共に薄い酸化
膜１１もエツチング除去した後、熱酸化して第１のゲー
ト絶縁膜となる約３００Ａの薄い酸化ＪＢｉ１４ａを形
成する。続いて、約３０００への厚さの多結晶シリコン
ＷＡ１５を成長させる。次に、フォトリングラフィ技術
によりストライプ状のフォトレジストを形成する。この
とき、フォトレジストは将来メモリセルトランジスタの
チャネルとなる部分を完全に覆わなければならず、位置
合せ余裕が必要となる。このフォトレジストの位置合せ
余裕もメモリセルトランジスタの縮小化を妨げる原因と
なっている。続いて、このフォトレジストをマスクとし
て多結晶シリコン膜１５をエツチングしてストライプ形
状にする０次に、多結晶シリコン膜１５上に第２のゲー
ト絶縁膜となる約３００Ａの薄い酸化膜１４ｂを形成す
る（第５図（ｄ））。

次に、全面に約３０００人の多結晶シリコン膜を成長さ
せる０次に、フォトリングラフィ技術により、ストライ
プ形状の多結晶シリコン膜１５に直交するストライプ状
のフォトレジストを形成する。このフォトレジストをマ
スクとして、多結晶シリコン膜をエツチングしてコント
ロールゲートとしてのワード線５を形成する。ワード、
１ｉ５以外の多結晶シリコン膜が除去された部分の酸化
Ｍ１４ｂ、多結晶シリコン１５、酸化膜１４ａもエツチ
ングされ、多結晶シリコン１５はフローティングゲート
５となる。その後、フォトレジストを除去する（第５図
（ｅ））。

次に、全面に約３００人の薄い酸化ｖ６を成長させる。

続いて、ひ素＜Ａｓ）をイオン注入し、ｎ型不純物領域
であるソース２及びドレイン３を形成するく第５図（ｆ
））。

次に、全面に約１μｍのＰＳＧ膜１７を形成する。フォ
トリングラフィ技術によりトレインコンタクト部分が開
口したフォトレジストを形成する。

このとき、コントロールゲートであるワード線５どの位
で合せ余裕が必要となる。このフォトレジストの位置合
せ余裕もメモリセルトランジスタの縮小化を妨げる原因
となっている。更に、トレインコンタクト部分が存在す
ること自体もメモリセルトランジスタの縮小化を妨げる
原因となる。続いて、このフォトレジストをマスクとし
てＰＳＧ膜１７及び酸化膜６をエツチングして、ドレイ
ンコンタクト９を形成する。その後、フォトレジストを
除去する（第５図（ｑ））。

次に、全面にＡ１のような金属膜を約１μｍ成長させる
。続いて、フォトリソグラフィ技術によりビット線形成
予定領域にフォトレジストを形成し、このフォトレジス
トをマスクとして金Ｒ膜をエツチングし、ビット線８を
形成する。その後、フォトレジストを剥離し、全面に約
１μｍのＰＳＧを成長させて、ＰＳＧｌ］ｍ１７を取込
んだＰＳＧ膜７を形成する（第５図（ｈ））。

［発明が解決しようとする課題］ このように従来のＥＰＲＯＭは、バーズビークの存在や
、フォトリソグラフィ工程において必要とされる位置合
せ余裕や、トレインコンタクト部分の存在により、単に
寸法を微細化するだけではメモリセルトランジスタを縮
小化することが困難であり、ＢＰＲＯＭの飛躍的な大容
量化が困難であるという問題があった。

本発明の目的は、メモリセルトランジスタの面積を縮小
化して、大容量化することができる新規な構造の半導体
記憶装置及びその製造方法を提供することにある。

［課題を解決するための手段］ 上記目的は、第１導電型の半導体基板と、前記半導体基
板表面に形成され、第１の方向に伸びるストライプ状の
第２導電型のソース領域及びドレイン領域と、前記半導
体基板上に形成され、前記第１の方向と交差する第２の
方向に伸びるストライプ状の複数本のワード線と、前記
ワード繰下であって、前記ソース領域及びドレイン領域
間のチャネル上に形成されたフローティングゲートとを
有することを特徴とする半導体記憶装置によって達成さ
れる。

また、上記目的は、第１導電型の半導体基板上に第１の
ゲート絶縁膜を介して、第１の方向に伸びるストライプ
状の複数本の第１の導電膜を形成する工程と、前記第１
の導電膜をマスクとして前記半導体基板表面にストライ
プ状の第２導電型のソース領域及びドレイン領域を形成
する工程と、前記第１の導電膜上に第２のゲート絶縁膜
を介して第２の導電膜を形成する工程と、前記第１の方
向と交差する第２の方向に伸びるストライプ状のレジス
トをマスクとして、前記第１及び第２の導ｔ　ＪＩＱを
エツチングすることにより、前記第１の導ｔ　Ｉｌｌか
らフローティングゲートを形成すると共に、前記第２の
導電膜から前記第２の方向に伸びるストライプ状のワー
ド線を形成する工程とを有することを特徴とする半導体
記憶装置の製造方法によって達成される。

［作用コ 本発明によれば、素子分離のためにフィールド酸化膜を
設けないのでバーズビークが生ぜす、セルファラインに
よりイオン注入やエツチングを行うので位置合せ余裕を
必要とする工程がほとんどなく、各メモリセルトランジ
スタ毎にコンタクト部分を設けないので、メモリセルト
ランジスタの面積を縮小化することができる。

［実施例］ 本発明の一実施例によるＥＰＲＯＭを第１図を用いて説
明する。同図（ａ）は平面図、同図（ｂ）はＡ−Ａ′線
断面図、同図ｆｃ）はＢ−Ｂ′線断面図、同図（ｄ）は
ｃ−ｃ′線断面図、同図（ｅ）はＤ−Ｄ′線断面図であ
る。第３図及び第４図に示す従来のＥＰＲＯＭの各構成
要素に対応する構成要素には同一の符号を付して説明を
省略する。

第１図ではメモリセルトランジスタが縦横に３個ずつ全
体で９個配列されている。

ｐ型シリコン基板１表面に縦方向に伸びるストライブ状
のｎ型不純物領域３ａ、２．３ｂが形成されている。中
央のｎ型不純物領域２がメモリセルトランジスタのトレ
インとなり、ドレイン２の両側に配置されたｎ型不純１
勿頭域３ａ、３ｂがソースとなる。

ドレイン２及びソース３ａ、３ｂ間のチャネル上には第
１のゲート絶縁膜である薄い酸化膜２１を介して多結晶
シリコンのフローティングゲート４が形成されている。

これらフローティングゲート４は、第１図ｆａ）に示す
ように、ドレイン２及びソース３ａ、３ｂ間上にマトリ
クス状に配置されている。

フローティングゲート４上には第２のゲート絶縁膜であ
る薄い酸化膜２３を介して多結晶シリコンのコントロー
ルゲート５が形成されている。このコントロールゲート
５は横方向のメモリセルトランジスタで共通接続され、
横方向に伸びるワード線５として形成されている。

なお、縦方向のメモリセルトランジスタのトレイン２も
共通接続されてビット線２となり、ソース３ａ、３ｂも
共通接続されてソース線３ａ、３ｂとなる。

ワード線５上には酸化膜６を介してＰＳＧＩＩＱ７が形
成されている。このＰＳＧ膜７中にはドレイン２及びソ
ース３ａ、３ｂ上方に縦方向に伸びるストライブ状の金
属配線層８．８ａ、８ｂが形成され、これら金属配線層
８．８ａ、８ｂはコンタクト９．９ａ、９ｂを介してド
レイン２及びソース３ａ、３ｂに接続されている。

本実施例のＥＰＲＯＭにおいては原理的には金属配線層
８．８ａ、８ｂは不要であるが、メモリセルトランジス
タにおけるソース２及びドレイン３ａ、３ｂであるスト
ライブ状のｎ型不純物領域では抵抗が高くアクセス時間
が遅くなるので、適当な間隔でコンタクト９．９ａ、９
ｂを設けて金属配線層８．８ａ、８ｂに接続し、抵抗値
を低下させるようにしている。

ストライブ状のドレイン２及びソース３ａ、３ｂ間のチ
ャネル以外の領域には高濃度Ｐ型領域１０が形成され、
各メモリセルトランジスタのチャネルを画定すると共に
寄生トランジスタが導通してメモリセルトランジスタ同
士が干渉することを防止している。

本実施例のＥＰＲＯＭにおいては、金属配線層８（ビッ
ト線２）とワード線５と金属配線層９ａ（接地線３ａ）
を選択することにより、これらによって確定されるメモ
リセルトランジスタが選択される。

本実施例のＥＰＲＯＭの製造方法を第２図（ａ）〜（ｅ
）の工程図を用いて説明する。各工程図の中央に平面図
、下部にＡ−Ａ′線断面図、上部にＢＢ′線断面図を配
する。

先ず、ｐ型シリコン基板１に第１のゲート絶縁膜となる
酸化ＷＡ（ＳｉＯ２）２１を約３００人成長させる。続
いて、酸化ＪＩ！２１上に厚さ約３０００人の第１の多
結晶シリコン膜２２を成長させる（第２図（ａ））。

次に、フォトリングラフィ技術によりフォトレジスト（
図示せず）を縦方向に伸びるストライブ状に形成し、こ
のフォトレジストをマスクとして第１の多結晶シリコン
ＪＩ！２２をエツチングしてストライブ状の多結晶シリ
コン膜２２を形成する。

続いて、同じフォトレジストをマスクとして、ひ素（Ａ
ｓ）をイオン注入し、ｐ型シリコン基板１表面にｎ型不
純物領域３ａ、２．３ｂを形成する。

その後、フォトレジストを剥離する。続いて、熱酸化に
より多結晶シリコン膜２２上に第２のゲート絶縁膜とな
る酸化膜２３を約３０ＯＡ成長させる（第２図（ｂ））
。

次に、全面に約３０００への多結晶シリコン膜を成長さ
せる。続いて、フォトリソグラフィ技術により、ストラ
イプ状の多結晶シリコン膜２２に直交して横方向に伸び
るストライプ状のフォトレジストを形成する。このフォ
トレジストをマスクとして、全面に形成した多結晶シリ
コン膜をエツチングしてコントロールゲートでもあるワ
ード線５を形成する。ワード線５外の部分における多結
晶シリコン膜２２もエツチング除去され、各々がどこに
も接続されていないフローティングゲート４となる。そ
の後、フォトレジストを除去する。

次に、フォトリングラフィ技術によりｎ型不純物領域３
ａ、２．３ｂ間がストライプ状に開口したフォトレジス
トを形成する。続いて、このフォトレジストをマスクと
してほう素＜８）をイオン注入する。すると、ｐ型シリ
コン基板１表面のｎ型不純物領域３ａ、２．３ｂ間であ
って、多結晶シリコン膜５が形成されていない部分に高
濃度ｐ型ｆｉ’ｎ域１０が形成される。その後、フォト
レジストを剥離する（第２図ｆｃ））。

なお、この工程において、あらためてフォトレジストを
形成することなく全面にほう素（Ｂ）をイオン注入して
もよい、ｐ型シリコン基板１表面のｎ型不純物領域３ａ
、２．３ｂ間であって、多結晶シリコン膜５が形成され
ていない部分に高濃度ｐ型領域１０が形成される。しか
し、ｎ型不純物領域３ａ、２．３ｂにもほう累がイオン
注入され抵抗値が高くなりすぎる場合には、これらｎ型
不純物領域３ａ、２．３ｂが開口したフォトレジストを
形成し、このフォトレジストをマスクとして、ｎ型不純
物領域３ａ、２．３ｂに再びひ素（Ａｓ）をイオン注入
して抵抗値を低くするようにする。

次に、熱酸化により約３００への酸化膜６を全面に形成
する。続いて、全面に約１μｍのＰＳＧＰＩＡ２４を成
長させる０次に、フォトリングラフィ技術によりｎ型不
純物領域３ａ、２．３ｂとのコンタクト部分が開口した
フォトレジストを形成する。続いて、このフォトレジス
トをマスクとしてＰＳＧＩｉＱ２４及び酸化膜２３をエ
ツチングして、コンタクト９．９ａ、９ｂを形成する。

その後、フォトレジストを除去する（第２図（ｄ））、
　　次に、全面にＡ１のような金属膜を約１μｍ成長さ
せる。

続いて、フォトリソグラフィ技術により縦方向に伸びる
ストライプ状のフォトレジストを形成し、このフォトレ
ジストをマスクとして金属膜をエツチングし、ストライ
プ状の金属配線層８．８ａ、８ｂを形成する。これら金
属配線層８．８ａ、８ｂはコンタクト９．９ａ、９ｂを
介してｎ型不純物領域２．３ａ、３ｂに接続される。そ
の後、フォトレジストを剥離し、全面に約１μｍのＰＳ
Ｇを成長させて、ＰＳＧｉ２４を取込んだＰＳＧｆｉ７
を形成する（第２図（ｅ））。

このように本実施例によれば、素子分離のために厚いフ
ィールド酸化膜を形成しないので、バーズビークが生ぜ
す、また、セルファラインによりイオン注入やエツチン
グを行うので位置合せ余裕を必要とする工程が少なく、
さらに、各メモリセルトランジスタ毎にコンタクト部分
を設ける必要がないので、メモリセルトランジスタの面
積を縮小化して、大容量化することができる。

［発明の効果］ 以上の通り、本発明によれば、メモリセルトランジスタ
の面積を縮小化して、メモリ容量を飛躍的に大きくする
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＥＰＲＯＭを示す図、 第２図は本発明の一実施例のＥＰＲＯＭの製造方法を示
す工程図、 第３図はＥＰＲＯＭのメモリセルトランジスタを示す図
、 第４図は従来のＢＰＲＯＭを示す図、 第５図は従来のＥＰＲＯＭの製造方法を示す工程図であ
る。 図において、 １・・・ｐ型シリコン基板 ２・・・ドレイン（ビット線） ３．３ａ、３ｂ・・・ソース ４・・・フローティングゲート ５・・・コントロールゲート（ワード線）６・・・酸化
膜 ７・・・ＰＳＧ膜 ８・・・金属配線層（ビット線） ８ａ、８ｂ・・・金属配線層 ９．９ａ、９ｂ・・・コンタクト １０・・・高濃度ｐ型頭域 １１・・・酸化膜 １２・・・窒化膜 １３・・・フィールド酸化膜 １４ａ・・・酸化膜（第１のゲート絶縁膜）１４ｂ・・
・酸化膜（第２のゲート絶縁ＷＡ）１５・・・多結晶シ
リコン膜 １７・・・ＰＳＧ膜 ２１・・・酸化膜（第１のゲート絶縁膜）２２・・・多
結晶シリコン膜 ２３・・・酸化膜（第２のゲーＩ・絶縁ＷＡ）２４・・
・ＰＳＧ膜 （ｄ）（ｅ） 本発明の一実施例のＥＰＲＯＭの製造方法を示す工程図
第２図（その２） （ｂ） ＥＦＲＯＭのメモリセルトランジスタを示す回部３図 （３） （ｈ） 従来のＥＰＲＯＭの製造方法を示す工程図第５図（その
３）

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板と、 前記半導体基板表面に形成され、第１の方向に伸びるス
   トライプ状の第２導電型のソース領域及びドレイン領域
   と、 前記半導体基板上に形成され、前記第１の方向と交差す
   る第２の方向に伸びるストライプ状の複数本のワード線
   と、 前記ワード線下であって、前記ソース領域及びドレイン
   領域間のチャネル上に形成されたフローティングゲート
   と を有することを特徴とする半導体記憶装置。 ２、請求項１記載の半導体記憶装置において、前記ドレ
   イン領域と所定間隔毎に接続された低抵抗膜を有するこ
   とを特徴とする半導体記憶装置。 ３、第１導電型の半導体基板上に第１のゲート絶縁膜を
   介して、第１の方向に伸びるストライプ状の複数本の第
   １の導電膜を形成する工程と、前記第１の導電膜をマス
   クとして前記半導体基板表面にストライプ状の第２導電
   型のソース領域及びドレイン領域を形成する工程と、 前記第１の導電膜上に第２のゲート絶縁膜を介して第２
   の導電膜を形成する工程と、 前記第１の方向と交差する第２の方向に伸びるストライ
   プ状のレジストをマスクとして、前記第１及び第２の導
   電膜をエッチングすることにより、前記第１の導電膜か
   らフローティングゲートを形成すると共に、前記第２の
   導電膜から前記第２の方向に伸びるストライプ状のワー
   ド線を形成する工程と を有することを特徴とする半導体記憶装置の製造方法。 ４、請求項３記載の半導体記憶装置の製造方法において
   、 前記ドレイン領域上方に低抵抗膜を形成する工程と、 前記低抵抗膜と前記ドレイン領域と所定間隔毎に接続す
   る工程と を有することを特徴とする半導体記憶装置の製造方法。