JP2703275B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にキャパシタと少
なくとも一つのトランジスタとよりなるメモリセルを有
する半導体記憶装置に関する。

〔従来の技術〕

半導体記憶装置、例えば記憶保持動作が必要な随時書
き込み読み出し型記憶装置（以下DRAMと略称する）の高
集積化は、目覚ましい速度で実現されている。現在の主
流は256Kビット品であるが、既に1Mビット品の量産も始
まっている。このような高集積化は、主に素子寸法の微
細化により達成されてきた。その際、キャパシタの面積
も、メモリセル面積にほぼ比例して、世代ごとに約40％
に縮小されてきた。その結果、キャパシタ容量が減少
し、信号対雑音比（S/N比）の低下や、α線による信号
反転（いわゆるソフトエラー）等の弊害が顕在化し、信
頼性の上で大きな問題となってきた。このため、キャパ
シタ容量を増加させる目的で、キャパシタ絶縁膜の薄膜
化がなされてきた。その厚さは、1Mビット品で既に熱酸
化膜換算で10nmであり、次世代の4Mビット品では、４〜
6nmの厚さの絶縁膜が必要であるとされている。熱酸化
膜換算とは熱酸化によるシリコン酸化膜のコンデンサの
容量と同じくなるように換算することである。ところ
が、絶縁膜がこのように薄くなると、キャパシタの電極
間にトンネル電流が流れ、蓄積した電荷が消失してしま
うという問題が生ずる。この点に関しては、例えばソリ
ッド・ステート・エレクトロニクス、第10巻（1967
年）、第865頁から第873頁（Solid−State Eletronics,
vol.10,pp865−873（1967））において論じられてい
る。

この問題を解決するために提案されたのが、積層構造
を有するキャパシタであり、特公昭61−55258において
論じられている。積層型キャパシタは、その一部がMOS
トランジスタの上部に重なるように形成されるために、
キャパシタ面積を大きくすることができる。そのため、
熱酸化膜換算で10nmの絶縁膜を用いても、4MビットDRAM
に必要な容量を確保することが可能となり、蓄積電荷の
消失という問題を防止することができる。なお、関連技
術としては実開昭55−178894号が挙げれられる。また、
その後公開された関連技術としては、特開平１−137666
号、特開平１−143351号、および特開平１−179449号が
挙げられる。

〔発明が解決しようとする課題〕

上記従来技術は、さらに高集積化を図ること、例えば
16Mビット品を実現することについては配慮されていな
かった。熱酸化膜換算で5nm程度の厚さの絶縁膜となる
と、再びトンネル電流による電荷の消失が問題となって
くる。5nmの絶縁膜がかろうじて実用に耐えうるという
報告もあるが、さらに薄膜化するのは極めて困難であ
る。そのため、より高集積化すると膜厚変動等による製
造歩留まりの低下が懸念され、さらに高集積化を進める
ことは困難であるという問題があった。

本発明の目的は、キャパシタ絶縁膜を薄くしなくと
も、キャパシタ容量を大きく確保することのできる半導
体記憶装置を提供することにある。

〔課題を解決するための手段〕

上記目的は、第１配線層により形成されるとともに連
続して配置された第１、第２、第３及び第４のワード線
と、上記第１配線層よりも上に形成された第２配線層に
より形成され、上記第１、第２、第３及び第４のワード
線に交差するとともに連続して配置された第１、第２及
び第３のデータ線と、第１、第２、第３及び第４のメモ
リセルとが半導体基板の主表面に形成された半導体記憶
装置において、上記第１、第２、第３及び第４のメモリ
セルの各メモリセルは、トランジスタと蓄積キャパシタ
とを有し、上記第１、第２、第３及び第４のメモリセル
の各メモリセルの蓄積キャパシタの下部電極は、上記第
２配線層よりも上に形成されるとともに、蓄積電極接続
孔を介して対応するトランジスタのソース又はドレイン
の一方に接続され、上記第１、第２、第３及び第４のメ
モリセルのうちの２つのメモリセルのトランジスタのソ
ース又はドレインの他方はデータ線接続孔を介して上記
第２のデータ線に接続され、上記第１のメモリセルの蓄
積電極接続孔は、上記第１及び第２のワード線の間であ
って、かつ、上記第１と第２のデータ線の間に形成さ
れ、上記第２のメモリセルの蓄積電極接続孔は、上記第
３及び第４のワード線の間であって、かつ、上記第１と
第２のデータ線の間に形成され、上記第３のメモリセル
の蓄積電極接続孔は、上記第１及び第２のワード線の間
であって、かつ、上記第２と第３のデータ線の間に形成
され、上記第４のメモリセルの蓄積電極接続孔は、上記
第３及び第４のワード線の間であって、かつ、上記第２
と第３のデータ線の間に形成され、上記第２のデータ線
は、略直線状に形成され所定のデータ線幅で規定された
主要部分を有し、上記第２のデータ線の上記主要部分は
上記データ線接続孔が開口する部分の上に重なり、上記
第１、第２、第３及び第４のメモリセルの各メモリセル
の蓄積キャパシタの下部電極は、キャパシタを形成する
ために上記半導体基板の略垂直方向に形成された壁を有
し、該壁の高さは上記蓄積キャパシタの下部電極の対応
する上記蓄積電極接続孔の半径よりも大きく構成するこ
とにより解決される。

この半導体記憶装置において、上記第１、第２、第３
及び第４のメモリセルのうちの上記２つのメモリセルの
トランジスタの各トランジスタを形成するアクティブ領
域の主要部分を、上記第２のデータ線に対して斜めに形
成すれば好適である。

更に、上記第２と第３のワード線及び上記第２のデー
タ線を、上記第１、第２、第３及び第４のメモリセルの
うちの上記２つのメモリセルの蓄積電極接続孔の間に配
置すれば好適である。

この場合、上記第１、第２、第３及び第４のメモリセ
ルのうちの他の２つのメモリセルのトランジスタの各ト
ランジスタを形成するアクティブ領域の主要部分を、上
記第１、第２、第３及び第４のメモリセルのうちの上記
２つのメモリセルのトランジスタの各トランジスタを形
成するアクティブ領域の主要部分とは異なる方向に形成
すればよい。

また、上記目的は、第１配線層により形成されるとと
もに連続して配置された第１と第２のワード線と、上記
第１配線層よりも上に形成された第２配線層により形成
されるとともに上記第１と第２のワード線に交差するデ
ータ線と、第１と第２のメモリセルとが半導体基板の主
表面に形成された半導体記憶装置において、上記第１及
び第２のメモリセルの各メモリセルは、トランジスタと
蓄積キャパシタとを有し、上記第１のメモリセルのトラ
ンジスタのゲートは、上記第１のワード線により形成さ
れ、上記第２のメモリセルのトランジスタのゲートは、
上記第２のワード線により形成され、上記第１及び第２
のメモリセルの各メモリセルの蓄積キャパシタの下部電
極は、上記第２配線層よりも上に形成されるとともに、
蓄積電極接続孔を介して対応するトランジスタのソース
又はドレインの一方に接続され、上記第１及び第２のメ
モリセルのトランジスタのソース又はドレインの他方は
データ線接続孔を介して上記データ線に接続され、上記
第１と第２のワード線及び上記データ線は、上記第１の
メモリセルの蓄積電極接続孔と上記第２のメモリセルの
蓄積電極接続孔との間に配置され、上記第１及び第２の
メモリセルの各メモリセルの蓄積キャパシタの下部電極
は、キャパシタを形成するために上記半導体基板の垂直
方向に形成された壁を有し、該壁の高さは上記蓄積キャ
パシタの下部電極の対応する上記蓄積電極接続孔の半径
よりも大きく構成することによっても解決される。

この場合、上記第１と第２のメモリセルのトランジス
タを形成するアクティブ領域の主要部分は、上記データ
線に対して斜めに形成すれば好適である。

更に、上記目的は、第１配線層により形成されるとと
もに連続して配置された第１と第２のワード線と、上記
第１配線層よりも上に形成された第２配線層により形成
されるとともに上記第１と第２のワード線に交差するデ
ータ線と、第１と第２のメモリセルとが半導体基板の主
表面に形成された半導体記憶装置において、上記第１及
び第２のメモリセルの各メモリセルは、トランジスタと
蓄積キャパシタとを有し、上記第１のメモリセルのトラ
ンジスタのゲートは、上記第１のワード線により形成さ
れ、上記第２のメモリセルのトランジスタのゲートは、
上記第２のワード線により形成され、上記第１及び第２
のメモリセルの各メモリセルの蓄積キャパシタの下部電
極は、上記第２配線層よりも上に形成されるとともに、
蓄積電極接続孔を介して対応するトランジスタのソース
又はドレインの一方に接続され、上記第１及び第２のメ
モリセルのトランジスタのソース又はドレインの他方は
データ線接続孔を介して上記データ線に接続され、上記
第１と第２のメモリセルのトランジスタを形成するアク
ティブ領域の主要部分は、上記データ線に対して斜めに
形成され、上記第１及び第２のメモリセルの各メモリセ
ルの蓄積キャパシタの下部電極は、キャパシタを形成す
るために上記半導体基板の垂直方向に形成された壁を有
し、該壁の高さは上記蓄積キャパシタの下部電極の対応
する上記蓄積電極接続孔の半径よりも大きく構成するこ
とによっても解決される。

この場合、上記第１及び第２のワード線及び上記デー
タ線を、上記第１のメモリセルの蓄積電極接続孔と上記
第２のメモリセルの蓄積電極接続孔との間に配置すれば
好適である。

更に、上述したいずれかの半導体記憶装置において、
上記蓄積キャパシタの下部電極の厚さを、0.4μｍ以
上、５μｍ以下とすれば好適である。

本発明において、電極の側壁における容量と平面にお
ける容量とを比較するとき、平面における窪み部分は平
面に含まれる。

また本発明はつぎのような構成をとることができる。
すなわち、蓄積キャパシタを構成する電極の内、下部電
極の最小寸法を他の構成要素及び他の素子の寸法のいず
れよりも小さく構成すること、蓄積キャパシタを構成す
る電極の内、下部電極に溝を形成すること、蓄積キャパ
シタを構成する電極の内、下部電極の厚さをその最小寸
法より大きくすること、蓄積キャパシタを構成する電極
の内、下部電極と下層の導電膜又は拡散層とを電気的に
接続する接続孔の少なくとも一部分が、上記電極に被覆
されていないこと、４蓄積キャパシタを構成する電極の
内、下部電極と下層の導電膜又は拡散層とを電気的に接
続する接続孔を埋める材料と上記電極の材料が異なる材
料で形成されていること、キャパシタ絶縁膜が、窒素元
素を含む雰囲気中で熱処理することにより形成した熱窒
化膜、気相成長法により形成した窒化シリコン膜、熱酸
化により形成した酸化膜を、少なくともその一部分とし
て含むこと等である。

また本発明の半導体記憶装置の上記二つの電極の少な
くとも一方は、ドーピングを行ないながらシリコン膜を
形成して電極としたものであることが好ましい。またこ
のシリコン膜は、ジシラン又はトリシランを少なくとも
その一部として含む反応ガスを用いて、400℃以上、560
℃以下の温度で形成することが好ましい。

また、本発明の半導体記憶装置を製造するに際して、
上記二つの電極の内、下部電極の形成及びそれ以降の製
造工程は、850℃以下の温度で行なうことが好ましい。
また、上記下部電極を加工する際に、シリコン基板を−
200℃以上、０℃以下に冷却することが好ましい。ま
た、上記下部電極の加工は、エッチングマスクに側壁を
自己整合的に形成して行なうことが好ましい。さらにま
た、上記接続孔内に選択的に導電膜を成長させること若
しくは基板表面全体に導電膜を形成した後、エッチング
することにより、接続孔内に選択的に導電膜を形成する
ことが好ましい。

〔作用〕

これまで、DRAMのキャパシタ面積は、メモリセル面積
にほぼ比例して減少するとされてきた。ところで、積層
型キャパシタにおいては、蓄積電極の側面も容量に対し
て少なからず寄与していることが知られている。従っ
て、該キャパシタの容量は、メモリセル面積に単純に比
例するとは限らない。このような認識のもと、微細化し
た際の容量を定量的に検討した結果得られた知見が、本
発明の契機となっている。以下、詳細に説明する。

従来、メモリセルを設計するに際しては、特定の加工
技術の実績をもとに最適化するのが普通であり、基盤と
する加工技術が異なれば設計もやり直すことが必要であ
った。しかし、本発明においては、最小寸法0.5μｍ及
びそれ以降の微細加工技術に対する展望を踏まえて、マ
スク合わせの精度を最小加工寸法ｕの1/2と仮定し、ｕ
を単位としてレイアウトを行なったところ、かなりの高
精度でキャパシタの容量を予測できることが分かった。
第３図に、このようにして設計した、従来の積層型キャ
パシタの平面レイアウトを示す。同図において、参照符
号２は素子分離絶縁膜のパターンを示し、周知のよう
に、この素子分離絶縁膜２で囲まれた領域内がメモリセ
ルのトランジスタを形成するアクティブ領域となる。こ
こでは、４本の最小加工寸法ｕの幅のワード線６と直交
する素子分離絶縁膜２で囲まれた３つの矩形状をしたパ
ターンすなわちアクティブ領域が示されている。この３
つの矩形状をしたアクティブ領域は、４本のワード線６
と直交する２本のデータ線８の真下に交互に配置され、
４つのメモリセルを構成している。尚、ワード線６はト
ランジスタのゲートでもある。アクティブ領域の両端部
にはトランジスタのソース又はドレインの一方と蓄積電
極10とを接続する蓄積電極接続孔15が配置され、トラン
ジスタのソース又はドレインの他方とデータ線８とを接
続するデータ線接続孔23が２つの蓄積電極10間のアクテ
ィブ領域上に配置されている。同図から、蓄積電極の表
面積Scは次式で近似される。

Sc＝5.25＊u²＋10＊α＊u² α＝d/u ここに、ｄは蓄積電極の厚さである。従って、キャパ
シタの容量Csは、次式のようになる。

Cs＝Sc＊ε_ox＊ε₀/d_ox 上式において、ε_oxは酸化シリコン膜の比誘電率、ε
_ｏは真空の誘電率（8.854×10^-14F/cm）、d_oxはキャパ
シタ絶縁膜の酸化シリコン膜換算の厚さである。

第４図に、キャパシタ容量と最小加工寸法との関係
を、上式により計算した結果を示す。ここではd_ox＝5nm
とした。また、従来の限界であるｄ≦0.3μｍ、α≦1/2
について、結果を示した。これは、以下の事情による。

（１）キャパシタの段差が大きいと、続いてデータ線を
形成する際に、配線間ショートを生じやすくなる。

（２）蓄積電極形成前に既に大きな段差が生じており、
このような高段差上でエッチング残り無く蓄積電極を加
工するためには、同電極を薄くする必要がある。

（３）蓄積電極には、これまで多結晶シリコンが用いら
れて来た。同多結晶シリコンに導電性を持たせるために
は、膜形成後に拡散又はイオン打ち込みによりドーピン
グを行なうことが必要である。その際、膜が厚いと膜全
体にドーピングを行なうことが困難である。なお、本ド
ーピングの制約から、蓄積電極の厚さには、最小加工寸
法の約半分（α＝d/u≦1/2）という上限も存在してい
た。これは以下の理由による。該蓄積電極をMOSトラン
ジスターの拡散層と電気的に接続する接続孔の大きさ
は、最小加工寸法と同じか、あるいはこれより少し大き
めに形成されることが多い。その際、同接続孔の半径よ
りも厚い多結晶シリコンを形成すると、同接続孔内が埋
めつくされてしまう。その結果、同接続孔内へのドーピ
ングが極めて困難になるためである。

第４図によれば、0.3μｍプロセス（64MDRAM）におい
ては、積層型キャパシタといえども、10fF以下の容量し
か得られないことがわかる。他方、64MDRAMにおいて
は、20〜30fFの容量が必要とされている。このように、
従来技術では、積層型キャパシタで64MDRAMを実現する
ことができない。

これに対して、本発明では、以下のようにして上記
（１）〜（３）の問題を解決し、それにより蓄積電極を
厚くすることを可能とした。まず、データ線の形成後に
蓄積電極を形成することにより、上記（１）の問題を解
決した。（２）の問題については、蓄積電極の加工条件
を最適化し、下層の酸化シリコン膜に対する選択性と加
工の異方性とを両立させることにより、解決した。その
際、シリコン基板を０℃以下に保持すると、特に有効で
ある。（３）の蓄積電極の厚さが最小加工寸法の半分以
下に制約されるという問題、すなち、蓄積電極接続孔の
半径よりも厚い蓄積電極を形成できないという問題につ
いては、ドーピングを行ないながら、シリコン薄膜を形
成する技術を開発することにより、これを解決した。

第５図に、本発明における平面レイアウトを示す。同
図において、参照符号２は素子分離絶縁膜のパターンを
示し、従来例で示した第３図の同パターンとは異なり、
矩形状ではなく、素子分離絶縁膜２で囲まれたアクティ
ブ領域の主要部分がデータ線８に対して斜めとなってい
る。ここでは、連続して配置された４本の最小加工寸法
ｕの幅のワード線６と、これらに直交する連続して配置
された３本のデータ線８と、素子分離絶縁膜２で囲まれ
た３つのアクティブ領域とで構成される４つのメモリセ
ルが示されている。説明を容易にするために、便宜的に
上記４本のワード線６を図面上の左側から第１、第２、
第３及び第４のワード線６とし、上記３本のデータ線８
を図面上の上側から第１、第２及び第３のデータ線８と
する。各メモリセルの蓄積キャパシタの下部電極すなわ
ち蓄積電極10は、蓄積電極接続孔15を介して各メモリセ
ルの対応するトランジスタのソース又はドレインの一方
に接続されるように配置されている。第１のメモリセル
の蓄積電極接続孔15が第１及び第２のワード線６の間
で、かつ、第１及び第２のデータ線８の間に配置され、
第２のメモリセルの蓄積電極接続孔15が第３及び第４の
ワード線６の間で、かつ、第１及び第２のデータ線８の
間に配置され、第３のメモリセルの蓄積電極接続孔15が
第１及び第２のワード線６の間で、かつ、第２及び第３
のデータ線８の間に配置され、第４のメモリセルの蓄積
電極接続孔15が第３及び第４のワード線６の間で、か
つ、第２及び第３のデータ線８の間に配置されている。
第２及び第３のメモリセルの各トランジスタのソース又
はドレインの他方を形成するアクティブ領域の主要部分
は第２のデータ線８に対して斜めに配置され、第２のデ
ータ線８は略直線状に最小加工寸法で規定された主要部
分を有し、この主要部分がデータ線接続孔23が開口する
部分の上に重なるように配置されている。また、第１の
メモリセル及び第４のメモリセルのトランジスタを形成
する各アクティブ領域の主要部分は、第２のデータ線に
対して斜めに配置されるとともに、第２及び第３のメモ
リセルのトランジスタを形成する各アクティブ領域の主
要部分とは異なる方向に配置されている。

或いは、第５図において、便宜的に、真中の２本のワ
ード線を第１及び第２のワード線とすれば、第１及び第
２のワード線に交差する真中のデータ線で形成される第
１及び第２のメモリセルの各トランジスタのソース又は
ドレインの一方は、各メモリセルの蓄積電極10とそれぞ
れの蓄積電極接続孔15を介して接続されるように配置さ
れ、上記各トランジスタのソース又はドレインの他方
は、データ線接続孔23を介してデータ線に接続されるよ
うに配置されている。第１と第２のワード線及び上記デ
ータ線は、第１のメモリセルの蓄積電極接続孔15と第２
のメモリセルの蓄積電極接続孔15との間に配置されてい
る。そして、第１及び第２のメモリセルのトランジスタ
を形成するアクティブ領域の主要部分は、上記データ線
に対して斜めに形成されている。本レイアウトによれば Sc＝６＊u²＋11＊α＊u² である。第６図に、本発明におけるキャパシタ容量と最
小加工寸法との関係を示す。同図において、破線は、蓄
積電極10の平面部分の面積と側壁の面積とが等しくなる
場合を示しており、同破線より上の領域においては、側
壁の面積のほうが大きい。同図には、従来のｄ≦0.3μ
ｍに対する結果も、あわせて示してあるが、同一のｕお
よびｄの値に対するキャパシタ容量は、第４図と比較し
て、本図の方が大きい。これは、蓄積電極10を形成する
際には、データ線８が既に形成されており、第３図に示
したデータ線用の接続孔23が存在しないために、蓄積電
極10を加工限界まで大きく形成することができるためで
ある。

第７図に、本発明がさらに有効となる平面レイアウト
を示す。本レイアウトにおいては、蓄積電極10を加工す
る際に、エッチングマスクに側壁を形成しているので、
隣接する蓄積電極間の距離が最小加工寸法以下になって
いる。蓄積電極10の表面積Scは次式のようになる。

Sc＝９＊u²＋13＊α＊u² 第８図に、同レイアウトによるキャパシタ容量と最小
加工寸法との関係を示す。同図においては、第６図と同
様に、破線は蓄積電極の平面部分の面積と側壁の面積と
が等しくなる場合を示している。

第８図より、蓄積電極10の厚さｄを0.5μｍ以上とす
れば、0.3μｍプロセス（ｕ＝３）においてもキャパシ
タ容量を15fF以上確保でき、64MDRAMを実現できること
が分かる。また、0.5μｍプロセスにおいては、キャパ
シタ容量は40fFとなり、逆に、キャピャシタ絶縁膜の厚
さ（酸化シリコン膜換算の厚さ）を5nmから7nmへと厚く
しても、30fF以上の容量を確保でき、16MDRAMの実現が
容易であることが分かる。

第６図及び第８図のいずれにおいても、側壁の面積が
平面積よりも大きい場合（破線より上の領域）には、蓄
積電極の厚さを一定に保ったまま微細化（最小加工寸法
ｕを小さくする）を行なうと、キャパシタ容量の減少の
仕方がゆるやかになる（曲線の傾きが小さくなる）。こ
のような領域は、本発明により始めて可能となったもの
であり、また、本発明が有効である領域でもある。

〔実施例〕

第１図に、本発明の第一の実施例である、積層型キャ
パシタを具備したDRAMの断面構造図を示す。公知の技術
を用いて、Ｐ型、比抵抗10Ωcmのシリコン基板１上に、
素子分離絶縁膜２を形成後、この素子分離絶縁膜２で囲
まれたアクティブ領域に拡散層3,4とゲート酸化膜５及
びワード線６となるゲートから成るMOSトランジスタ、
層間絶縁膜７、データ線８、層間絶縁膜９、蓄積電極接
続孔15までを形成する。ついで、減圧化学気相成長法に
より、リンを１×10²⁰cm^-3の濃度にドーピングしながら
シリコン膜を0.8μｍの厚さに形成する。通常の方法で
エッチングマスクを形成した後、プラズマエッチングに
より該シリコン膜を加工し、蓄積電極10とした。加工に
おいては、μ波励起型のプラズマエッチング装置を用
い、SF₆ガスを反応ガスとして、シリコン基板１の温度
を−110℃に維持した。その結果、段差側壁のシリコン
膜を除去するために長時間のオーバーエッチングを行な
ったが、下層の層間絶縁膜９の削れ、及び蓄積電極10の
サンドエッチングのいずれも、わずかであった。つい
で、キャパシタ絶縁膜11、プレート電極12を形成し、キ
ャパシタとした。その後、再び、公知の方法により、層
間絶縁膜13、配線層14等を形成し、DRAMを完成させた。
本実施例においては、最小寸法0.6μｍの加工技術を用
いており、メモリセル面積は4.4μm²である。また、キ
ャパシタの容量は47fFであり、DRAMには十分な値であ
る。蓄積電極10をさらに厚くすれば、キャパシタ容量が
大きくなるのはいうまでもないが、５μｍがその上限で
ある。これは、以下の理由による。μ波励起型のプラズ
マエッチング装置は、蓄積電極10を構成するシリコン膜
と層間絶縁膜９を構成する酸化シリコン膜との選択比が
大きいといえども、その比の値は100程度である。従っ
て、100％のオーバーエッチングを行なった際の層間絶
縁膜９の削れ量として50nmを許容するとすれば、加工で
きるシリコン膜の厚さは、最大５μｍである。なお、本
実施例においては、−110℃で加工を行なったが、さら
に低温にすれば異方性がより一層向上する。しかし、そ
れも−150℃でほぼ飽和するので、冷却が比較的容易に
できる−200℃を超えて、さらに冷却する必要は無い。

以下、本実施例を製造する上で留意すべき点について
述べる。まず、本発明のキャパシタにおいては、容量の
点で蓄積電極10の側壁からの寄与が極めて大きく、そこ
でのキャパシタ絶縁膜11の信頼性をいかに確保するかが
重要である。これは以下の理由による。蓄積電極10は高
濃度に不純物を含有しており、キャパシタ絶縁膜形成工
程又は事前の熱処理により多結晶化しているために、結
晶粒界が多数存在するばかりか、側壁においては、プラ
ズマエッチングによるダメッジや汚染がある。そのた
め、通常の拡散炉を用いた熱酸化法では、絶縁耐圧、長
期信頼性に優れた絶縁膜を形成することが困難である。
そこで、本発明においては、キャパシタ絶縁膜11を、以
下のようにして形成した。蓄積電極10を形成した後、ま
ず、850℃、１気圧のNH₃雰囲気中で30分間熱処理するこ
とにより、薄い熱窒化膜を形成する。その後、減圧化学
気相成長法により3nmの窒化シリコン膜を形成し、さら
に850℃におけるスティーム酸化法を用いて、該窒化シ
リコン膜表面に酸化シリコン膜を形成することにより、
キャパシタ絶縁膜の形成を完了する。容量測定から求め
た該絶縁膜の酸化膜換算の厚さは5nmであった。このよ
うにしてキャパシタ絶縁膜を形成すれば、熱酸化膜単層
の場合に生ずる諸問題、例えば、多結晶シリコン膜中の
リンによる増速酸化に伴う膜厚制御性の低下、およびリ
ンが酸化膜中に取り込まれることによる膜質の劣化を防
止することができ、本発明の効果をより一層発揮させる
ことができる。なお、上記窒化シリコン膜及び酸化シリ
コン膜の厚さが種々に異なるもの（最後の熱酸化を行な
っていないものを含む）、及びTa₂O₅膜、Al₂O₃膜、ある
いはこれらを含む積層膜についても良好な結果が得られ
た。さらに、ランプを用いて短時間に形成した熱窒化膜
又は熱酸化膜も信頼性に優れていた。

つぎに、キャパシタを構成する電極の形成方法につい
て説明する。これら電極を構成するシリコン膜は、ジシ
ラン（Si₂H₆）及びホスフィン（PH₃）を主要な成分とす
る反応ガスを用いて、525℃の温度で膜形成を行なっ
た。蓄積電極、プレート電極として形成したこれらシリ
コン膜の特徴は、膜形成状態ではほとんど非晶質であ
り、導電性をほとんど示さないが、650℃以上のアニー
ルで充分な導電性を示すことである。そのため、蓄積電
極については、キャパシタ絶縁膜の形成工程で既に充分
な導電性が得られており、プレート電極についても膜形
成後のいずれかの工程で650℃以上の熱処理を行なえば
充分である。本実施例のように、データ線が先に形成さ
れ、素子の微細化を図る上で、同データ線形成以降の工
程を極力低温化する必要がある場合には、このような非
晶質シリコン膜を形成することは極めて有効である。特
に、キャパシタ形成に、低温膜形成技術、あるいはラン
プによる短時間熱処理等の実質的な低温化技術を用いた
場合には、その効果はより一層大きいものとなる。な
お、形成したシリコン膜を非晶質とするためには、形成
温度をさらに低くした方がより一層効果的である。その
際の問題は、膜の成長が遅くなることである。これは、
ジシランよりもさらに反応性の高いトリシラン（Si
₃H₈）を用いることにより改善される。しかし、その場
合にも、実用的には400℃が形成温度の下限である。

第２図は、本発明の第二の実施例であるDRAMの断面概
略図である。本実施例においては、第一の実施例におけ
る蓄積電極10を加工する際のエッチングマスクに、側壁
を自己整合的に形成することにより、隣接する蓄積電極
間の間隔を最小加工寸法以下としている点が異なってい
る。本側壁の形成法については、特開昭62−259445にお
いて論じられている。加工後における蓄積電極間の距離
は、0.3μｍであった。このように、蓄積電極間の間隙
が小さくなると、キャパシタ絶縁膜形成後にプレート電
極12を形成する際に、ドーピングをいかに行なうかが問
題となる。これは、上記間隙がプレート電極で埋めつく
されてしまうからである。しかし、本実施例において
は、プレート電極においても、ドーピングしながらシリ
コン膜を形成しており、問題がない。上記以外は第一の
実施例と同様にして、DRAMを完成した。本実施例におい
ては、メモリセル面積は、4.4μm²と、第一の実施例と
変わらないにもかかわらず、キャパシタの容量は、65fF
へと大きくなっている。これは、上記したように、蓄積
電極の平面積が増大するとともに、側壁の面積も増加し
ているためである。

第９図に、本発明の第三の実施例の平面レイアウトを
示す。その作成方法を以下に説明する。第二の実施例と
同様にして蓄積電極10を形成する。その後、第10図に示
した溝27に相当する位置に開口部を有するエッチングマ
スクを形成し、再度蓄積電極10をエッチングする。その
際、蓄積電極を構成するシリコン膜がなくならないうち
に、エッチングを終了させた。第10図は、第９図中にＸ
−Ｙ線で示した位置における該蓄積電極10の断面を模式
的に示した断面図である。同図から分かるように、溝27
を形成した分、蓄積電極10の側壁の面積が増加する。こ
こでは、下地の段差の影響は省略してある。その後、第
二の実施例と同様にして、キャパシタ絶縁膜の形成以降
の工程を経て、DRAMを完成させた。キャパシタ容量は79
fFであり、第一の実施例の1.7倍の容量が得られた。

第11図に、本発明の第四の実施例の平面レイアウトを
示す。その作成方法を以下に説明する。第一の実施例と
同様にして蓄積電極となるシリコン膜を形成した後、電
子線描画装置を用いてエッチングマスクを形成した。本
電子線描画装置の解像度は0.2μｍであり、第11図にお
いて斜線で示したパターンをほぼ忠実に形成できた。そ
の後、第二の実施例と同様にして、上記シリコン膜の加
工以降の工程を行ない、DRAMを完成させた。キャパシタ
容量は74fFであり、第一の実施例の1.6倍である。

第12図に、本発明の第五の実施例の平面レイアウトを
示す。その作成方法を以下に説明する。第一の実施例と
同様にして蓄積電極接続孔15までを形成した後、同接続
孔内に化学気相成長法を用いて選択的にダングステンを
成長させ、同接続孔を充填する。以下、第四の実施例と
同様にして、蓄積電極を構成するシリコン膜の形成以降
の工程を経て、DRAMを完成させた。本実施例において
は、蓄積電極10を構成するシリコン膜を加工する際に、
ほとんどエッチングされることのない材料（タングステ
ン）で接続孔内が充填されている。そのため、第12図に
示したように、蓄積電極接続孔15が露出していても問題
がない。その結果、同図のように蓄積電極の側壁を長く
するレイアウトが可能となり、本発明の主旨である蓄積
電極10を厚くすることによる効果を充分に発揮させるこ
とができた。キャパシタ容量を測定したところ、89fFで
あり、第一の実施例の２倍近い容量が得られた。なお、
上記接続孔内にタングステンを充填するのに、選択成長
にかえて、化学気相成長法により全面にタングステンを
形成した後、全面をエッチングして平面部分のタングス
テンを除去し、蓄積電極接続孔15内にのみタングステン
を残した場合にも本発明は有効であった。また、同接続
孔内には、タングステン以外の材料、例えばモリブデ
ン、タンタル、あるいはこれらのシリコン化合物、ある
いはこれらの積層膜等を用いても良い。

〔発明の効果〕

以上に述べたように、本発明によれば、キャパシタ絶
縁膜を薄くしなくとも容量の大きなキャパシタを形成す
ることができるので、LSI、特にDRAMの集積度が大きく
向上する。

【図面の簡単な説明】

第１図、第２図は本発明の実施例を示す断面概略図、第
３図は従来のレイアウト図、第５図、第７図、第９図、
第11図、第12図は本発明のレイアウト図、第４図は従来
のキャパシタ容量に関する計算結果を示す図、第６図、
第８図は本発明のキャパシタ容量に関する計算結果を示
す図、第10図は本発明の実施例の一部分を示す断面図で
ある。 １……シリコン基板、２……素子分離絶縁膜 ３、４……拡散層、５……ゲート酸化膜 ６……ワード線、７、９、13……層間絶縁膜 ８……データ線、10……蓄積電極 11……キャパシタ絶縁膜、12……プレート電極 14……Al配線、15……蓄積電極接続孔 23……データ線接続孔、27……溝

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 孝 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久礼 得男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 飯島 晋平 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 由上 二郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭63−209157（ＪＰ，Ａ) 特開 昭63−278363（ＪＰ，Ａ)

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】第１配線層により形成されるとともに連続
   して配置された第１、第２、第３及び第４のワード線
   と、上記第１配線層よりも上に形成された第２配線層に
   より形成され、上記第１、第２、第３及び第４のワード
   線に交差するとともに連続して配置された第１、第２及
   び第３のデータ線と、第１、第２、第３及び第４のメモ
   リセルとが半導体基板の主表面に形成された半導体記憶
   装置において、 上記第１、第２、第３及び第４のメモリセルの各メモリ
   セルは、トランジスタと蓄積キャパシタとを有し、 上記第１、第２、第３及び第４のメモリセルの各メモリ
   セルの蓄積キャパシタの下部電極は、上記第２配線層よ
   りも上に形成されるとともに、蓄積電極接続孔を介して
   対応するトランジスタのソース又はドレインの一方に接
   続され、 上記第１、第２、第３及び第４のメモリセルのうちの２
   つのメモリセルのトランジスタのソース又はドレインの
   他方はデータ線接続孔を介して上記第２のデータ線に接
   続され、 上記第１のメモリセルの蓄積電極接続孔は、上記第１及
   び第２のワード線の間であって、かつ、上記第１と第２
   のデータ線の間に形成され、 上記第２のメモリセルの蓄積電極接続孔は、上記第３及
   び第４のワード線の間であって、かつ、上記第１と第２
   のデータ線の間に形成され、 上記第３のメモリセルの蓄積電極接続孔は、上記第１及
   び第２のワード線の間であって、かつ、上記第２と第３
   のデータ線の間に形成され、 上記第４のメモリセルの蓄積電極接続孔は、上記第３及
   び第４のワード線の間であって、かつ、上記第２と第３
   のデータ線の間に形成され、 上記第２のデータ線は、略直線状に形成され所定のデー
   タ線幅で規定された主要部分を有し、 上記第２のデータ線の上記主要部分は上記データ線接続
   孔が開口する部分の上に重なり、 上記第１、第２、第３及び第４のメモリセルの各メモリ
   セルの蓄積キャパシタの下部電極は、キャパシタを形成
   するために上記半導体基板の略垂直方向に形成された壁
   を有し、該壁の高さは上記蓄積キャパシタの下部電極の
   対応する上記蓄積電極接続孔の半径よりも大きいことを
   特徴とする半導体記憶装置。
2. 【請求項２】上記第１、第２、第３及び第４のメモリセ
   ルのうちの上記２つのメモリセルのトランジスタの各ト
   ランジスタを形成するアクティブ領域の主要部分が、上
   記第２のデータ線に対して斜めに形成されたことを特徴
   とする請求項１記載の半導体記憶装置。
3. 【請求項３】上記第２と第３のワード線及び上記第２の
   データ線は、上記第１、第２、第３及び第４のメモリセ
   ルのうちの上記２つのメモリセルの蓄積電極接続孔の間
   に配置されたことを特徴とする請求項１又は請求項２に
   記載の半導体記憶装置。
4. 【請求項４】上記第１、第２、第３及び第４のメモリセ
   ルのうちの他の２つのメモリセルのトランジスタの各ト
   ランジスタを形成するアクティブ領域の主要部分は、上
   記第１、第２、第３及び第４のメモリセルのうちの上記
   ２つのメモリセルのトランジスタの各トランジスタを形
   成するアクティブ領域の主要部分とは異なる方向に形成
   されたことを特徴とする請求項３記載の半導体記憶装
   置。
5. 【請求項５】第１配線層により形成されるとともに連続
   して配置された第１と第２のワード線と、上記第１配線
   層よりも上に形成された第２配線層により形成されると
   ともに上記第１と第２のワード線に交差するデータ線
   と、第１と第２のメモリセルとが半導体基板の主表面に
   形成された半導体記憶装置において、 上記第１及び第２のメモリセルの各メモリセルは、トラ
   ンジスタと蓄積キャパシタとを有し、 上記第１のメモリセルのトランジスタのゲートは、上記
   第１のワード線により形成され、 上記第２のメモリセルのトランジスタのゲートは、上記
   第２のワード線により形成され、 上記第１及び第２のメモリセルの各メモリセルの蓄積キ
   ャパシタの下部電極は、上記第２配線層よりも上に形成
   されるとともに、蓄積電極接続孔を介して対応するトラ
   ンジスタのソース又はドレインの一方に接続され、 上記第１及び第２のメモリセルのトランジスタのソース
   又はドレインの他方はデータ線接続孔を介して上記デー
   タ線に接続され、 上記第１と第２のワード線及び上記データ線は、上記第
   １のメモリセルの蓄積電極接続孔と上記第２のメモリセ
   ルの蓄積電極接続孔との間に配置され、 上記第１及び第２のメモリセルの各メモリセルの蓄積キ
   ャパシタの下部電極は、キャパシタを形成するために上
   記半導体基板の垂直方向に形成された壁を有し、該壁の
   高さは上記蓄積キャパシタの下部電極の対応する上記蓄
   積電極接続孔の半径よりも大きいことを特徴とする半導
   体記憶装置。
6. 【請求項６】上記第１と第２のメモリセルのトランジス
   タを形成するアクティブ領域の主要部分は、上記データ
   線に対して斜めに形成されたことを特徴とする請求項５
   記載の半導体記憶装置。
7. 【請求項７】第１配線層により形成されるとともに連続
   して配置された第１と第２のワード線と、上記第１配線
   層よりも上に形成された第２配線層により形成されると
   ともに上記第１と第２のワード線に交差するデータ線
   と、第１と第２のメモリセルとが半導体基板の主表面に
   形成された半導体記憶装置において、 上記第１及び第２のメモリセルの各メモリセルは、トラ
   ンジスタと蓄積キャパシタとを有し、 上記第１のメモリセルのトランジスタのゲートは、上記
   第１のワード線により形成され、 上記第２のメモリセルのトランジスタのゲートは、上記
   第２のワード線により形成され、 上記第１及び第２のメモリセルの各メモリセルの蓄積キ
   ャパシタの下部電極は、上記第２配線層よりも上に形成
   されるとともに、蓄積電極接続孔を介して対応するトラ
   ンジスタのソース又はドレインの一方に接続され、 上記第１及び第２のメモリセルのトランジスタのソース
   又はドレインの他方はデータ線接続孔を介して上記デー
   タ線に接続され、 上記第１と第２のメモリセルのトランジスタを形成する
   アクティブ領域の主要部分は、上記データ線に対して斜
   めに形成され、 上記第１及び第２のメモリセルの各メモリセルの蓄積キ
   ャパシタの下部電極は、キャパシタを形成するために上
   記半導体基板の垂直方向に形成された壁を有し、該壁の
   高さは上記蓄積キャパシタの下部電極の対応する上記蓄
   積電極接続孔の半径よりも大きいことを特徴とする半導
   体記憶装置。
8. 【請求項８】上記第１及び第２のワード線及び上記デー
   タ線は、上記第１のメモリセルの蓄積電極接続孔と上記
   第２のメモリセルの蓄積電極接続孔との間に配置された
   ことを特徴とする請求項７記載の半導体記憶装置。
9. 【請求項９】上記蓄積キャパシタの下部電極の厚さが、
   0.4μｍ以上、５μｍ以下である請求項１〜８のいずれ
   か１項に記載の半導体記憶装置。