KR20040000407A - 메모리 어레이와 ｄｒａｍ 어레이, 메모리 어레이 형성방법과 ｄｒａｍ 어레이 형성 방법 - Google Patents

메모리 어레이와 ｄｒａｍ 어레이, 메모리 어레이 형성방법과 ｄｒａｍ 어레이 형성 방법 Download PDF

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Abstract

절연체 상(上)에 있는 반도체 트랜지스터(semiconductor-on-insulator transistor), 메모리 회로와 어레이, 다른 DRAM 회로와 어레이, 트랜지스터 게이트 어레이(transistor gate array), 그리고 상기 구성을 제조하는 방법 등과 관련이 있는 몇몇의 특징을, 본 발명은 포함한다.
하나의 특징에 있어서, 절연체 상(上)에 있는 반도체 트랜지스터(semiconductor-on-insulator transistor)는, (a) 절연체 레이어(insulator layer), (b) 절연체 레이어 상(上)에 있는 반도체 물질 레이어(semiconductor material layer), (c) 반도체 물질 레이어 내(內)에서 공급되는 트랜지스터 게이트(transistor gate), 그리고 (d) 트랜지스터 게이트에 대하여 작동이 가능할 정도로 가깝게 반도체 물질 레이어 내(內)에서 공급되는 외부에서 올려지는 소스/드레인 확산 영역(outer elevation source/drain region)과 내부에서 올려지는 확산 영역(inner elevation source/drain region) 등을 포함한다.
또 하나의 특징에 있어서, DRAM 회로는 순서에 의한 접근을 필요로 하지 아니하는 다수의 메모리 셀(memory cell)로 이루어지는데, 다수의 메모리 셀에서 적어도 일부분은 단 하나의 비트 라인 접점을 위한 두 개 이상의 메모리 셀을 가진다.
덧붙여지는 또 하나의 특징에 있어서, 메모리 셀의 DRAM 어레이는 다수의 워드라인(wordline), 소스 영역, 드레인 영역, 드레인 영역과의 전기 연결에서 비트라인(bit line), 그리고 소스 영역과의 전기 연결에서 기억 커패시터(storage capacitor) 등을 포함하며 ; 워드 라인 중(中)에서 하나의 아래에서, 서로 다른 메모리 셀의 두 개 이상의 드레인 영역은 서로 연결되어 있다.
덧붙여지는 또 하나의 특징에 있어서, DRAM 어레이는 단 하나의 비트 라인 접점에 대하여 두 개 이상의 메모리 셀을 가지고, 여러 개가 있는 개개의 메모리 셀은 2f x (2f + f/N) 과 같거나 그 보다 작은 표면 영역을 차지하는데, 여기서 "f" 는 에레이를 제조함에 있어서 최소 사진 석판 특징 크기(minimum photo-lithographic feature dimension)이며, "N" 은 부분 내(內)에서 단 하나의 비트 라인 접점 당(當) 메모리 셀의 수(數)이다.

Description

메모리 어레이와 ＤＲＡＭ 어레이, 메모리 어레이 형성 방법과 ＤＲＡＭ 어레이 형성 방법{Memory array, DRAM array, a method of forming a memory array, and a method of forming a DRAM array}
본 발명은 일반적으로 절연체 상(上)에 있는 반도체(SOI) 트랜지스터( semiconductor-on-insulator transistor), DRAM, 및 절연체 상(上)에 있는 반도체(SOI) 트랜지스터를 이용하는 다른 회로, 그리고 SOI 트랜지스터를 형성하는 방법, 및 SOI 트랜지스터를 이용하는 메모리 회로를 형성하는 방법 등에 관한 것이다.
전계 효과 트랜지스터(field-effect transistor)는 일반적으로 확산 영역의 쌍(雙)으로 이루어지는데, 일반적으로 반도체 서브스트레이트(semiconductor substrate) 내(內)에서 일정한 간격을 유지하는 소스(source)와 드레인(drain)으로써 불린다. 확산 영역 사이에서 전류를 흐르게 하는 전기장을 나누는, 확산 영역 사이에서 분리 영역(separation region)에 근접하게 공급되는 게이트(gate)를, 전계 효과 트랜지스터는 포함한다. 확산 영역 사이의 게이트에 근접한 서브스트레이트 영역은 채널(channel)로써 불린다.
일반적으로, 반도체 서브스트레이트(semiconductor substrate)는 낮은 전도도의 도펀트 불순물 농도를 가지는 벌크 단결정 실리콘 서브스트레이트(bulk monocrystalline silicon substrate)로 이루어진다. 일반적으로, 확산 영역은 정반대 타입의 불순물을 증가시키는 전도도를 가진 상당한 정도로 높은 도펀트 농도를 가진다. 대신(代身)에, 서브스트레이트는 밑에 있는 절연체 레이어(insulator layer)의 위에 있는 낮게 도핑(doping)된 반도체 물질의 얇은 레이어의 형(型)으로 공급될 수 있다. 통상적으로, 상기 서브스트레이트(substrate)는 절연체 상(上)에 있는 반도체(SOI, semiconductor-on-insulator) 구성으로 불린다. SOI 구성의 확산 영역은 얇은 실리콘 레이어를 관통하여 완전하게 뻗을 수 있는데, 확산 영역은 통상적으로 완전하게(fully) 고갈된 SOI 구성으로써 불린다. 대신(代身)에, 얇은 실리콘 레이어의 두께로 부분적으로만, 또는 이와 같은 레이어의 두께를 관통하여 확산 영역은 뻗을 수 있는데, 확산 영역은 통상적으로 부분적으로(partially) 고갈된 SOI 구성으로써 불린다. 그렇지만, 실질적으로 수평으로 방향을 잡는 트랜지스터의 확산 영역 사이에서 게이팅(gating)을 공급하도록, 전도성이 있는 게이트(conductive gate)는 SOI 레이어 상(上)이나 그렇지 않으면 SOI 레이어 하(下)에서 위치된다.
전계 효과 트랜지스터는 집적 회로에서 이용되는 전자 장치나 전자 요소 등에서 하나의 통상적인 형(型)으로 구성된다. 대개, 높은 밀도의 집적 회로는 반도체 웨이퍼에서 제조된다. 제조가 완성된 후(後)에, 웨이퍼는 각각의 칩을 형성하는 웨이퍼에서 마지막으로 잘리는, 다수의 동일한 불연속 다이 영역(die area)으로 이루어진다. 작동 가능을 위하여 다이 영역(die area)이나 절단 다이(cut die)를 검사하는데, 우수한 다이(die)는 최종 생성물이나 시스템에서 이용되는 캡슐 패키지(encapsulation package)로 조립된다.
한 가지 타입의 집적 회로는 메모리를 포함한다. 반도체 메모리(semiconductor memory)의 기본 유닛은 메모리 셀(memory cell)이다. 메모리 셀은 단일 비트의 정보를 기억할 수 있는데, 반도체 서브스트레이트나 웨이퍼의 면적 당(當) 점점 많아지는 셀(cell)을 가능하게 할 목적으로, 메모리 셀은 계속해서 크기에서 작아져 왔다. 상기(上記)에 의하여, 집적 메모리 회로(integrated memory circuitry)는 보다 더 집적되고, 작동에 있어서 보다 더 빨라진다.
예(例)가 되는 반도체 메모리는 ROMs, RAMs, PROMs, EPROMs, EEPROMs 등을 포함한다. 어떤 반도체 메모리는 집적성과 속도에 있어서 경제성을 강조한다. 다른 반도체 메모리는 번쩍이듯 빠른 작동에 초점을 맞춘다. 어떤 반도체 메모리는 데이터를 불명확하게 기억하면서, 다른 반도체 메모리는 매(每) 초(秒)마다 수백 번 데이터를 리프레시(refresh)해야만 할 정도로 일시적이다. 가장 작은 메모리 셀 중(中)에서 하나는 단 하나의 트랜지스터와 DRAM(dynamic random access memory)의 단 하나의 커패시터 등으로 이루어진다.
절연체 상(上)에 있는 반도체(SOI) 트랜지스터(semiconductor-on-insulator transistor), 메모리 회로와 어레이, 트랜지스터 게이트 어레이, 제조 방법 등과 관련이 있는 몇몇의 특징을, 본 발명의 포함한다. 그래도 하나의 특징에 있어서,
절연체 레이어 ;
절연체 레이어의 위에 있는 반도체 물질 레이어 ;
반도체 물질 레이어 내(內)에서 공급되는 트랜지스터 게이트 ; 그리고
외부에서 올려지는 소스/드레인 확산 영역, 그리고 트랜지스터 게이트에 대하여 작동 가능할 정도로 아주 근접하여 반도체 물질 레이어 내(內)에서 공급되는 내부에서 올려지는 확산 영역 등을, 절연체 상(上)에 있는 반도체(SOI) 트랜지스터(semiconductor-on-insulator transistor)는 포함한다.
또 하나의 특징에 있어서, 메모리 회로(memory circuitry)는 차례대로 접근을 필요로 하지 않는 다수의 메모리 셀로 이루어지는데, 다수의 메모리 셀의 적어도 일부분은 단 하나의 비트 라인 접점(single bit line contact)을 위한 두 개 이상의 메모리 셀을 가진다.
덧붙여지는 또 하나의 특징에 있어서, 메모리 셀의 DRAM 어레이는 다수의 워드라인(wordline), 소스 영역, 드레인 영역, 드레인 영역과의 전기 연결에서 비트 라인(bit line), 그리고 소스 영역과의 전기 연결에서 기억 커패시터(storage capacitor) 등을 포함하며 ; 워드 라인 중(中)에서 하나의 밑에서, 서로 다른 메모리 셀의 두 개 이상의 드레인 영역은 서로 연결되어 있다.
본 발명의 선호되는 실시예는 다음의 부속된 도면에 관하여 하기(下記)에서 기술(記述)되어있다.
도 1 은, 본 발명에 따라서 하나의 처리 단계에서 반도체 웨이퍼 조각의 분할 단면도를 보여준다 ;
도 2 는, 도 1 에 의하여 보여지는 단계에 이어서 일어나는 처리 단계에서 도 1 웨이퍼 조각의 그림이다 ;
도 3 는, 도 2 의 정상(頂上)에서 본 그림이다 ;
도 4 는, 도 2 에 의하여 기술(記述)된 단계에 이어서 일어나는 처리 단계에서 도 1 웨이퍼 조각의 단면도이다 ;
도 5 는, 도 4 에 의하여 기술(記述)된 단계에 이어서 일어나는 처리 단계에서 도 1 웨이퍼 조각의 단면도이다 ;
도 6 는, 도 5 에 의하여 기술(記述)된 단계에 이어서 일어나는 처리 단계에서 도 1 웨이퍼 조각의 단면도이다 ;
도 7 은, 도 6 의 정상(頂上)에서 본 그림이다 ;
도 8 은, 도 6 에 의하여 기술(記述)된 단계에 이어서 일어나는 처리 단계에서 도 1 웨이퍼 조각의 단면도이다 ;
도 9 은, 도 8 의 정상(頂上)에서 본 그림이다 ;
도 10 은, 도 8 에 의하여 기술(記述)된 단계에 이어서 일어나는 처리 단계에서 도 1 웨이퍼 조각의 단면도이다 ;
도 11 은, 도 10 에 의하여 기술(記述)된 단계에 이어서 일어나는 처리 단계에서 도 1 웨이퍼 조각의 단면도이다 ;
도 12 는, 도 11 의 정상(頂上)에서 본 그림이다 ;
도 13 은, 본 발명에 따라서 변이형(變異型)의 웨이퍼 조각의 정상(頂上)에서 본 그림이다 ;
도 14 은, 도 13 의 선(線) 14-14 를 관통하여 얻어지는 도 13 웨이퍼 조각의 단면도이다 ;
도 15 은, 도 13 의 선(線) 15-15 를 관통하여 얻어지는 도 13 웨이퍼 조각의 단면도이다 ;
도 16 은, 본 발명에 따라서 또 하나의 다른 변이형(變異型) 반도체 웨이퍼 조각의 단면도이다 ; 그리고
도 17 은, 도 16 의 정상(頂上)에서 본 그림이다.
*참조 번호 설명
12 : 벌크 단결정 실리콘 서브스트레이트
(bulk mono-crystalline silicon substrate)
14 : 절연층(insulating layer), 산화물 레이어(oxide layer)
16 : 반도체 물질 레이어(semiconductor material layer)
절연체 상(上)에 있는 반도체 레이어(semiconductor-on-insulator layer)
22 : 보호-용(用) 에칭 말단 레이어(protective and etch stop layer)
30 : 트랜지스터 게이트 라인(transistor gate line)
35 : 제 1 내부에서 올려지는 소스/드레인 확산 영역
(first inner elevation source/drain diffusion region)
38 : 제 2 외부에서 올려지는 소스/드레인 확산 영역
(second outer elevation source/drain diffusion region)
39 : 전계 효과 트랜지스터 채널 영역
(field effect transistor channel region)
43 : 절연(絶緣)-용(用) 유전체 레이어(insulating dielectric layer)
44 : 제 1 접점 구멍(first contact opening)
45 : 제 2 접점 구멍(second contact opening)
55 : 반도체 웨이퍼 조각(semiconductor wafer fragment)
56 : 벌크 단결정 실리콘 서브스트레이트
(bulk mono-crystalline substrate)
58 : 절연(絶緣)-용(用) 유전체 레이어(insulating dielectric layer)
60 : 절연체 상(上)에 있는 반도체 레이어
64 : 주입 영역(implant region), 공통 드레인 영역(common drain region)
65a, 65b, 65c : 게이트 라인(gate line)/워드 라인(wordline)
70a, 70b, 70c : 소스 영역(source region)
본 발명의 상기 특징과 다른 특징 등은, 도 1 내지 도 12 의 제 1 실시예 웨이퍼 조각(10)(wafer fragment)에 관하여 초기에 진행되는 다음의 논의에서 그 진가(眞價)를 알 것이다. 웨이퍼 조각(10)은 벌크 단결정 실리콘 서브스트레이트(12)(bulk mono-crystalline silicon substrate)를 포함하는데, 이와 같은 서브스트레이트(12)는 그 상(上)에서 공급되는 절연층(14)(insulating layer)(즉, 실리콘 2 산화물)을 가진다. 절연층(14)에 대하여 예(例)가 되는 두께는 2000 Angstroms 내지 5000 Angstroms 이다. 반도체 물질 레이어(16)는 절연층 상(上)에서 공급된다. 반도체 물질의 레이어(16)에 대한 예(例)가 되는 두께는 3000 Angstroms 내지 8000 Angstroms 이다. 반도체 물질 레이어(16)는 단결정 실리콘을 포함하는 것이 일반화되어 있고 선호한다. 따라서, 산화물 레이어(14)(oxide layer)와 벌크 실리콘(12)(bulk silicon)은 서브스트레이트(substrate)를 형성하는데, 반도체 물질 레이어(16)를 서브스트레이트(substrate) 상(上)에서 침전시킨다. 계속되고 있는 논의의 목적을 위하여, 절연체 상(上)에 있는 반도체 레이어(16)(semiconductor-on-insulator layer)는 외부 표면(18)(outer surface)과 내부 표면(20)(inner surface) 등으로 이루어진다. SiO2 인 것을 선호하는 보호-용(用) 에칭 말단 레이어(22)(protective and etch stop layer)는 절연체 상(上)에 있는 반도체 레이어(16)(semiconductor-on-insulator layer)의 바깥쪽에서 공급된다. 예(例)가 되는 두께는 2000 Angstroms 내지 5000 Angstroms 인데, 예(例)가 되는 물질은 도핑(doping)이 아니된 SiO2 이다.
도 2 와 도 3 등에 관하여, 트랜지스터 게이트 라인 구멍(24)(transistor gate line opening)은 형(型)-화(化)되고, 게이트 라인 구멍 측벽(25)(gate line opening sidewall)을 형성하면서 보호-용(用) 레이어(22)를 관통하여 그 내(內)에서 에칭(etching)된다. 기술(記述)된 실시예에 있어서, 게이트 라인 구멍(24)은 절연체 상(上)에 있는 반도체 레이어(16)(semiconductor-on-insulator layer)를 관통하여 완전하게 공급된다.
도 4 에 관하여, 게이트 라인 구멍 측벽(25)에 게이트 유전체 레이어(26)(gate dielectric layer)를, 열 산화(酸化) 작용에 의하여 또는 침전 처리에 의하여 공급되는 SiO2 의 형(型)으로 공급하는 것을 선호한다. 그 다음에, 레이어(28)는 트랜지스터 게이트 구멍(24)의 남아있는 부분을 완전히 채우도록 설치된다.
도 5 에 관하여, 극단적으로 전기적으로 전도성이 있게 만들어진 가늘고 기다란 전도성이 있는 트랜지스터 게이트 라인(30)(transistor gate line)을 형성할 목적으로, 예를 들면, 화학-기계적인 연마(硏磨)(polishing)에 의하여 상기 레이어는 2 차원으로 에칭(etching)되거나, 또는 상기 레이어는 다시 역(逆)으로 에칭(etching)에 견디어낸다. 원래, 침전되는 것을 선호하는 레이어(28)는, 전도성이 있게 도핑(doping)된 다결정 실리콘(poly-silicon)이나 W, WSix 등과 같은 다른 전도성이 있는 물질로 이루어짐으로써, 실질적으로 게이트 라인(30)(gate line)은 그 형성 즉시 전기적으로 전도성이 있다. 따라서, 반도체 물질 레이어(16) 내(內)에서 트랜지스터 게이트(30)를 공급하고, 상기 기술(記述)된 실시예에서 트랜지스터 게이트(30)(transistor gate)는 반도체 물질 레이어(16)를 관통하여 전체적으로 뻗어 있다. 계속되고 있는 논의의 목적으로 위하여, 가늘고 긴 전도성이 있는 게이트 라인(30)은 서로 마주보고 있는 측면(側面)(32, 33)(lateral side)을 가진다. 그러므로, 외부 표면(18)에서 내부 표면(20)까지에서 절연체 상(上)에 있는 반도체 레이어(16)로 트랜지스터 게이트(30)를 공급한다.
도 6 과 도 7 등에 관하여, 제 1 주입 마스크(34)(first implant mask)를 공급하는데, 그 다음에 절연체 상(上)에 있는 반도체 물질 레이어(16) 내(內)와 내부 표면(20)에서, 제 1 내부에서 올려지는 소스/드레인 확산 영역(35)(first inner elevation source/drain diffusion region)을 형성하도록 도핑(doping)된 n+ 의 전도성이 있는 타입의 이온 주입(ion implanting)에 웨이퍼(10)는 지배받는다.
도 8 과 도 9 등에 관하여, 제 2 포토레지스트 마스크(36)(second photoresist mask)를 웨이퍼 조각(10)에 관하여 공급하고, 그리고 절연체 상(上)에 있는 반도체 레이어(16)의 외부 표면(18)에서 n+ 타입 물질의 제 2 외부에서 올려지는 소스/드레인 확산 영역(38)(second outer elevation source/drain diffusion region)을 공급하도록 이온 주입을 실행하고, 제 1 내부에서 올려지는 확산 영역(35)에 대하여 일정한 거리를 이온 주입은 유지한다.
요구되어지는 두 개의 서로 다른 높이에서 상기 실시예에 따른 주입을 공급하도록 주입 분량(implant dose)과 주입 에너지(implant energy)를 선택할 수 있다는 진가(眞價)를, 당해 기술(技術) 종사 업자는 알 것이다. 전계 효과 트랜지스터 채널 영역(39)(field effect transistor channel region)은 외부 확산 영역(38)과 내부 확산 영역(35) 등의 사이에서 높이가 다르게 형성된다. 그러므로, 상기 실시예에 따른 소스/드레인 확산 영역(35, 38)을 채널 영역(39)과 게이트 라인(50)에 작동 가능할 정도로 근접하게 공급한다. 게이트 라인(30)으로의 적합한 전압의 적용에 있어서 채널 영역(39) 내(內)에서 전기장을 확립하는 것이 가능하도록, 트랜지스터 게이트 라인(30)은 절연체 상(上)에 있는 반도체 레이어(16) 내(內)에, 이러한 레이어(16)의 채널 영역(39)에 근접하게 효과적으로 작동하게 설치된다. 따라서, 게이트 라인(30)으로의 전압 적용에 있어서 전기장을 확립하는 것이 가능하도록 소스/드레인 확산 영역의 양쪽을 따라서 높이에서 뻗어 있는 선호되는 실시예에서 뿐 아니라, 게이트 라인(30)은 높이에서 어떤 일정한 간격을 유지하는 소스/드레인 확산 영역(35, 38) 사이에서 설치될 수 있다. 대신(代身)에, 소스/드레인 확산 영역 양쪽에서나 어느 하나의 부분만을 따라서 높이에서 뻗도록 게이트 라인을 제조할 수 있다.
주(主) 확산 영역 내(內)에서 게이트 라인으로의 전압 적용에 의하여 확립된 전기장은, 소스/드레인 확산 영역(35, 38)에서 원래의 높은 도핑(즉, 1020 - 1021 ions/㎤) 때문에 회로 작용에서 역(逆) 효과를 예상하지 못 한다.
도 10 에 관하여, 마스킹(masking)이 없는 부분(41)(unmasked portion)을 남겨두면서 또 하나의 마스킹 레이어(40)(masking layer)를 침전시키는데, 마스킹(masking)이 없는 부분을 관통하여 절연체 상(上)에 있는 반도체 레이어(16)로 이온 주입이 실행된다. 이온 주입(ion implanting)은 절연체 상(上)에 있는 반도체 레이어(16)를 관통하여 내부 확산 영역(35)으로 n+ 의 전기적으로 전도성이 있는 플러그 접점(42)(plug contact)을 형성한다.
도 11 과 도 12 등에 관하여, 절연(絶緣)-용(用) 유전체 레이어(43)(insulating dielectric layer)는 에칭 말단 레이어(22)(etch stop layer)의 바깥쪽에서 공급된다. 상기 절연(絶緣)-용(用) 유전체 레이어(43)(insulating dielectric layer)는 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG)를 포함하는 것을 선호한다. BPSG 레이어(43)와 에칭 말단 레이어(22)(etching stop layer) 등을 관통하여 전도성이 있는 플러그(42)(conductive plug)까지, 제 1 접점 구멍(44)(first contact opening)을 에칭하고, 결과로써 전도성이 있는 물질로 채워지는데, 이에 의하여 제 1 접점 구멍(44)은 내부나 제 1 확산 영역(35)은 효과가 있게 전기적으로 맞물린다. 제 2 접점 구멍(45)(second contact opening)은, BPSG 레이어(43)와 에칭 말단 레이어(22)에 대하여, 그리고 이러한 레이어를 관통하여 제 2 소스/드레인 확산 영역(38)까지 전도성이 있는 물질로 에칭되거나 채워진다. 그러므로, 상기에서 기술(記述)된 실시예에 있어서, 제 1 접점(44)과 제 2 접점(45) 등은 게이트 라인(30)에서 하나의 측면(側面)(측면(側面) 32)에 놓이고, 게이트 라인(30)의 가늘고 긴 성질에 관하여 실질적으로 직각으로 뻗어 있는 평면(11-11)에 놓인다(도 12). 도 13 내지 도 15 등은, 변이형(變異型) 웨이퍼 조각(10a)을 설명한다. 기술(記述)된 제 1 실시예에서와 동일 번호를 이용하는데, 변이형(變異型) 웨이퍼 조각에 있어서 접미사 "a" 에 의하여 표시되는 차이로써 또는 서로 다른 번호로써 이용되는 것이 적합하다. 여기서, 제 1 전기 접점(44a)과 제 2 전기 접점(45a) 등은, 게이트 라인(30)에 대하여 실질적으로 평행으로 뻗어 있는 평면(50)에서 게이트 라인(30)의 측면(側面)(32)에 놓인다(도 13).
DRAM 회로와 같은, 본 발명에 따른 메모리 회로(memory circuitry)는 도 16 과 도 17 등에 관하여 다음에서 기술(記述)된다. 벌크 단결정 실리콘 서브스트레이트(56)(bulk mono-crystalline substrate)가 있고, 그리고 절연(絶緣)-용(用) 산화물 레이어(58)(insulating oxide layer)의 위에 있는 반도체 웨이퍼조각(55)(semiconductor wafer fragment)을 보여주고 있다. 절연체 상(上)에 있는 반도체 레이어(60)를 산화물 레이어(58)의 바깥쪽에서 공급되고, 절연체 상(上)에 있는 반도체 레이어(60)는 예(例)와 같이 외부 부분(61)과 내부 부분(60) 등을 포함한다. 두 개 이상까지나 선호하기는 더 많은 공통의 드레인 영역을 포함하는 주입 영역(64)(implant region)을 형성하도록, 메모리 셀(memory cell)을 형성하도록, n+ 의 전도도를 증가시키는 분순물(impurity)은 레이어(60) 내부 부분(62)으로 주입되는 이온(ion)이다.
상기에서 기술(記述)되는 제 1 실시예의 특징에 따라서, 일련(一連)의 가늘고 긴 그리고 전기적으로 전도성이 있는 게이트 라인(gate line)/워드 라인(wordline)(65a, 65b, 65c 등)은, 절연체 상(上)에 있는 반도체 레이어(60) 내(內)에서 궁극적으로 공급된다. 홈통(trough)이나 구멍(opening)에서 게이트 라인(gate line)/워드라인(wordline)을 형성하는데, 절연체 상(上)에 있는 반도체 레이어(60)의 공통 드레인 영역(64)(common drain region)을 뚫고 베어버리지 않도록, 일반적으로 시간이 정해진 에칭(etching)을 이용하면서 절연체 상(上)에 있는 반도체 레이어(60)로 홈통(trough)이나 구멍(opening)은 부분적으로 에칭(etching)된다. 그 다음에, 게이트 유전체 레이어(66)를 워드라인 구멍(wordline opening) 내(內)에서 공급된다. 결과로써, 워드라인 홈통의 남아있는 부분을 채우도록, 워드라인 구멍은 전도성이 있는 물질(65)로 채워진다. 그 다음에, 절연체 상(上)에 있는 반도체 레이어(60)의 최대로 바깥쪽에 있는 표면에 대하여 홈(recess)을 공급하도록, 시간이 정해진 에칭(etching)은 물질(65)에서 실행된다. 결과로써, 예(例)로써 보여진 전도성이 있는 부분(65) 상(上)에서 전기적으로 절연(絶緣)되어 있는 캡(68)(electrically insulative cap)을 공급하도록, 홈(recess)은 전기적으로 절연(絶緣)된 물질로 채운다.
결과적으로, 예(例)로써 보여진 소스 영역(70a, 70b, 70c 등)(source region)을 형성하도록, 절연체 상(上)에 있는 반도체 레이어(60)의 외부 부분(61)으로 n+ 의 전도도를 증가시키는 불순물을 이용하면서, 적합한 마스킹(masking)과 이온 주입(ion implantation)을 실행한다. 절연체 상(上)에 있는 반도체 레이어(60)의 영역(71)은 소스(70)와 드레인(64) 사이에 놓이고, 개개의 전계 효과 트랜지스터의 채널 영역을 구성하는데, 개개의 전계 효과 트랜지스터는 그와 관련이 있는 워드라인(65)(wordline)에 의하여 게이트(gate)-화(化)된다.
두 개의 절연(絶緣)된 유전체 레이어(72, 74)(insulating dielectric layer) 등은, 절연체 상(上)에 있는 반도체 레이어(60)의 바깥쪽에 공급된다. 절연체 상(上)에 있는 반도체 레이어(60)의 바깥쪽에서 보여지는 것처럼, 커패시터 구성(76a, 76b, 76c 등)은 절연(絶緣)된 유전체 레이어(72)에 대하여 공급된다. 상기 커패시터는 기억 노드(77)(storage node)와 커패시터 유전체 레이어(78)(capacitor dielectric layer) 등을 각각 포함한다. 공통의 커패시터 셀 플레이트 노드(80)(common capacitor cell plate node)는 커패시터 유전체 레이어의 바깥쪽에서 공급되고, 어레이(array)를 관통하여 모든 커패시터와 공통적으로 연결된다. 따라서, 각각의 기억 커패시터(76)(storage capacitor)는 각각의 소스 영역(70)과 관련이 있는 전계 효과 트랜지스터의 소스 영역(70) 중(中)에서 하나와 전기적으로접촉하는데, 각각의 그렇게 결합된 커패시터와 전계 효과 트랜지스터는 DRAM 어레이의 단 하나의 메모리 셀을 구성한다.
공통 드레인 영역(64)에 전기 접점을 공급할 목적으로, 전도성이 있는 주입관과 플러그(79)(conductive implant and plug)를 절연체 상(上)에 있는 반도체 레이어(60) 내(內)에 공급한다. 전도성이 있는 플러그(82)를 절연(絶緣)된 유전체 레이어(72, 74) 내(內)에 공급하고, 이것에 의해 옴(ohm)으로써 드레인 플러그(79)에 접촉한다. 일련(一連)의 비트 라인(84)(bit line)은 절연(絶緣)된 유전체 레이어(74)의 바깥쪽에서 공급된다. 상기 비트 라인(84)은 워드 라인에 대하여 직각으로 뻗는데, 각각의 비트 라인은 옴(ohm)으로써 전도성이 있는 드레인 플러그(82/79)에 연결된다.
지금까지, 순서에 의한 접근을 필요로 하지 아니하는 워드 라인에 직각인 라인을 따라서 공급되는 메모리 셀을 가지는 종래 기술의 메모리 어레이(memory array)는, 단 하나의 비트 라인 접점을 공유하는 두 개 메모리 셀의 최대값을 가졌다. 하지만, 상기에서 기술(記述)된 선호되는 실시예에 있어서, 라인을 따르는 두 개 이상의 메모리 셀은 단 하나의 비트 라인 접점과 관련이 있다. 예(例)로써 보여지는 공통 드레인 주입(관)(64)은, 그와 관련이 있는 비트 라인(bit line)의 아래에서 실질적으로 평행으로 뻗어 있는 라인의 형(型)으로 만들어져 있다. 접촉과 관련이 있는 주어진 일련(一連)의 커패시터에 대하여 요구되어지는 접촉의 수(數)는, 각각 개개의 공통 드레인 라인 영역(64)과 관련이 있는 상대적인 저항에 의하여 제한될 수 있다. 약 1020 ions/㎤ 의 영역(64)에 대한 전도도를 증가시키는 도펀트의 농도에 대하여, 여덟 개까지의 커패시터는 단 하나의 비트 라인 접촉(79/82)에 대한 라인을 따라서 관련이 있음을 예상할 수 있다. 따라서, 선호되는 실시예에 있어서, 4, 5, 6, 7, 8, 또는 그 이상의 메모리 셀은 단 하나의 비트 접점과 관련이 있을 수 있다. 상기 라인을 따라서 메모리 셀에 대한 순서적인 접근을 또한 요구하지 아니하는 메모리 셀을 허용하는 종래 기술에서 어떠한 메모리 어레이 구성(memory array construction)이 없다는 것을, 출원인/특허권 소유자는 알 것이다.
또한, 상기에서 기술(記述)된 선호되는 실시예는 DRAM 과 같은 메모리 회로의 선호하는 실시예 구성을 공급하는데, 이와 같은 메모리 회로는 절연체 상(上)에 있는 반도체 레이어 내(內)에서 실질적으로 수직으로 형성된 전계 효과 트랜지스터을 가지는 다수의 메모리 셀을 포함한다. 또한, 상기의 선호되는 실시예에 있어서, 다수의 상기 메모리 셀이 있는 커패시터는 절연체 상(上)에 있는 반도체 레이어의 바깥쪽에서 공급된다.
덧붙여서 상기에서 기술(記述)된 선호되는 실시예에 따라서, 서로 연결된 메모리 셀의 드레인 영역을 가지는, 그리고 상기 메모리 셀 중(中)에서 하나의 메모리 셀에 있어서의 워드라인 중(中)에서 하나 이상의 워드라인의 아래에서 뻗어 있는 두 개 이상의 메모리 셀을, 메모리 어레이는 포함한다.
또 덧붙여서, 선호되는 실시예에 따라서, 메모리 셀의 메모리 어레이에서 새로움이 존재하는데, 어레이 내(內)의 다수의 워드라인은 절연체 상(上)에 있는 반도체 레이어 내(內)에서 이러한 레이어를 관통하여 형성된다. 또한, 상기에서 기술(記述)된 실시예에 따르는 메모리 셀은 DRAM 어레이의 제조를 가능하게 하면서, 각각의 메모리 셀은 6f2 보다 작은 표면 영역을 차지하는데, 여기서 "f" 는 에레이를 제조함에 있어서 최소 사진 석판 특징 크기(minimum photolithographic feature dimension)이다. 일련의 워드라인에 직각으로 뻗어 있는 상기 셀의 라인을 따라서 순서적인 접근을 요구하지 아니하는 DRAM 메모리 셀에 있어서, 지금까지 6f2 은 단 하나의 DRAM 메모리 셀에 대한 크기의 최소의 실제적인 더 낮은 제한으로 이해하여 왔다.
보다 더 특별하게, 상기에서 기술(記述)된 실시예는, 2f x (2f + f/N) 에 일치하거나 보다 더 작은 표면 영역을 각각 차지하는 어레이 부분 내(內)에서 각각 다수의 메모리 셀을 만드는 것이 가능한데, 여기서 "N" 은 특별한 부분이나 라인 내(內)에서 단 하나의 비트 라인 접점 당(當) 메모리 셀의 수(數)이다. 따라서, "f" 의 값이 보다 더 작아질수록, 그리고 "N" 의 값이 보다 더 커질수록, 주어지 DRAM 메모리 셀에 대하여 차지하는 영역이 더 낮아진다. 예를 들면, N = 8 일 때, 근사하는 각각의 메모리 셀 크기는 4.25f2 으로 줄어든다.
DRAM 이나 다른 메모리 회로에 관계없이, 상기에서 기술(記述)된 예(例)는 트랜지스터 게이트 어레이의 준비를 또한 가능하게 할 수 있는데, 어레이의 게이트 라인은 절연체 상(上)에 있는 반도체 내(內)에서, 그리고 선호하기는 완전하게 이러한 반도체를 관통하여 공급되면서, 게이트 라인은 상기 레이어 내(內)에서 서로에 대하여 실질적으로 평행하게 뻗어 있다. 예(例)로써 주어진 DRAM 회로에서 상기에서 보여지는 것처럼, 예(例)로써 주어진 실시예에서의 게이트의 상기 어레이는 절연체 상(上)에 있는 반도체 레이어를 관통하여 모든 방향으로 뻗지는 아니한다.

Claims (33)

  1. 메모리 어레이(memory array)에 있어서,
    상기 메모리 어레이는 전계 효과 트랜지스터(field effect transistor)와 기억 커패시터(storage capacitor)로 구성되는 다수의 메모리 셀(memory cell)을 포함하고, 상기 전계 효과 트랜지스터는,
    - 절연체 레이어(insulator layer),
    - 절연체 레이어 위의 반도체 물질 레이어(semiconductor material layer),
    - 반도체 물질 레이어에 제공되는 높이 방향으로 이격된 두개의 소스/드레인 확산 영역(two elevationally spaced source/drain diffusion region), 그리고
    - 높이 방향으로 이격된 소스/드레인 확산 영역 사이에서 반도체 물질 레이어에 동작으로 이루어질만큼 인접하게 위치하는 워드라인 게이트(wordline gate)
    를 포함하는 절연체 상의 반도체 트랜지스터를 가지며, 이때,
    상기 기억 커패시터는 소스/드레인 확산 영역 중 하나와 전기적으로 접촉하고, 하나의 비트 라인이 소스/드레인 확산 영역 중 다른 하나와 전기적으로 접촉하며, 전계 효과 트랜지스터와 기억 커패시터가 절연체 레이어 위에 높이 방향으로 배치되는 것을 특징으로 하는 메모리 어레이.
  2. 제 1 항에 있어서, 게이트로의 전압 적용으로 소스/드레인 확산 영역에서 전기장을 확립하는 것이 가능하도록, 워드라인 게이트(wordline gate)는 소스/드레인확산 영역 중(中)에서 하나의 적어도 일부 부분을 따라서 뻗어 있는 것을 특징으로 하는, 메모리 어레이(memory array).
  3. 제 1 항에 있어서, 워드라인 게이트로의 전압 적용으로 소스/드레인 확산 영역에서 전기장을 확립하는 것이 가능하도록, 워드라인 게이트(wordline gate)는 소스/드레인 확산 영역 중(中)에서 양쪽의 적어도 일부 부분을 따라서 뻗어 있는 것을 특징으로 하는, 메모리 어레이(memory array).
  4. 제 1 항에 있어서, 워드라인 게이트로의 전압 적용으로 소스/드레인 확산 영역에서 전기장을 확립하는 것이 가능하도록, 워드라인 게이트(wordline gate)는 소스/드레인 확산 영역 중(中)에서 적어도 하나의 모든 부분을 따라서 뻗어 있는 것을 특징으로 하는, 메모리 어레이(memory array).
  5. 제 1 항에 있어서, 워드라인 게이트로의 전압 적용으로 소스/드레인 확산 영역에서 전기장을 확립하는 것이 가능하도록, 워드라인 게이트(wordline gate)는 소스/드레인 확산 영역 중(中)에서 양쪽의 모두를 따라서 뻗어 있는 것을 특징으로 하는, 메모리 어레이(memory array).
  6. 순서에 의한 접근을 필요로 하지 아니하는 다수의 메모리 셀을 포함하고, 다수의 메모리 셀의 적어도 일부분은 단 하나의 비트 라인 접점(single bit linecontact)을 위한 두 개 이상의 메모리 셀을 가지는 것을 특징으로 하는, 메모리 어레이(memory array).
  7. 제 6 항에 있어서, 다수 메모리 셀 부분의 트랜지스터는 절연체 상(上)에 있는 실리콘(silicon-on-insulator) 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는, 메모리 회로(memory circuitry).
  8. 제 6 항에 있어서, 다수 메모리 셀 부분은 단 하나의 비트 접점을 위한 네 개 이상의 메모리 셀을 가지는 것을 특징으로 하는, 메모리 회로(memory circuitry).
  9. 제 6 항에 있어서, 다수 메모리 셀 부분은 단 하나의 비트 접점을 위한 다섯 개 이상의 메모리 셀을 가지는 것을 특징으로 하는, 메모리 회로(memory circuitry).
  10. 제 6 항에 있어서, 다수 메모리 셀 부분은 단 하나의 비트 접점을 위한 여섯 개 이상의 메모리 셀을 가지는 것을 특징으로 하는, 메모리 회로(memory circuitry).
  11. 제 6 항에 있어서, 다수 메모리 셀 부분은 단 하나의 비트 접점을 위한 일곱개 이상의 메모리 셀을 가지는 것을 특징으로 하는, 메모리 회로(memory circuitry).
  12. 제 6 항에 있어서, 다수 메모리 셀 부분은 단 하나의 비트 접점을 위한 여덟 개 이상의 메모리 셀을 가지는 것을 특징으로 하는, 메모리 회로(memory circuitry).
  13. 절연체 상(上)에 있는 반도체 레이어 내(內)에서 실질적으로 직각으로 형성된 전계 효과 트랜지스터를 가지는 다수의 메모리 셀을 포함하는, 그리고 기억 커패시터는 전계 효과 트랜지스터의 위에 높이에서 설치되는 것을 특징으로 하는, 메모리 회로(memory circuitry).
  14. 제 13 항에 있어서, 메모리 셀의 다수 커패시터는 절연체 상(上)에 있는 반도체 레이어의 바깥쪽에서 놓이는 것을 특징으로 하는, 메모리 회로(memory circuitry).
  15. 메모리 셀들로 구성되는 메모리 어레이에 있어서, 상기 메모리 셀들은,
    - 다수의 워드 라인(wordline),
    - 소스 영역,
    - 드레인 영역,
    - 각각의 비트 라인 접점을 통하여 드레인 영역에 전기적 연결되는 비트 라인(bit line), 그리고
    - 소스 영역에 전기적 연결되는 기억 커패시터(storage capacitor)
    를 포함하고, 이때, 서로 다른 메모리 셀들의 두개 이상의 드레인 영역들이 다수의 워드 라인 중 한 워드라인 아래에서 서로 상호연결되고, 세 개 이상의 메모리 셀들이 단일 비트 라인 접점에 동작이 이루어지도록 관련되는 것을 특징으로 하는 메모리 어레이(memory array).
  16. 제 15 항에 있어서, 소스 영역과 드레인 영역은 절연체 상(上)에 있는 반도체 레이어 내(內)에서 공급되는 것을 특징으로 하는, 메모리 어레이(memory array).
  17. 제 15 항에 있어서, 소스 영역과 드레인 영역은 절연체 상(上)에 있는 반도체 레이어 내(內)에서 공급되고, 워드라인은 절연체 상(上)에 있는 반도체 레이어 내(內)에서 공급되는 것을 특징으로 하는, 메모리 어레이(memory array).
  18. 메모리 셀(memory cell)의 메모리 어레이(memory array)는 다수의 워드라인(wordline), 소스 영역, 드레인 영역, 각각의 비트 라인 접점을 통하여 드레인 영역과의 전기 연결에서 비트 라인(bit line), 그리고 소스 영역과의 전기 연결로 워드라인에서 가까운 기억 커패시터(storage capacitor)를 포함하고 ; 다수의소스 영역과 드레인 영역은 절연체 상(上)에 있는 반도체 레이어 내(內)에서 형성되고, 다수의 워드라인은 절연체 상(上)에 있는 반도체 레이어 내(內)에서 전체에 걸쳐서 그리고 각각의 기억 커패시터에 가깝게 형성되는데, 두 개 이상의 메모리 셀은 단 하나의 비트 라인 접점과 관련하여 작동되는 것을 특징으로 하는, 메모리 어레이(memory array).
  19. 제 18 항에 있어서, 서로 다른 메모리 셀의 두 개 이상의 드레인 영역은 워드라인 중(中)에서 하나의 밑에서 서로 연결되는 것을 특징으로 하는, 메모리 어레이(memory array).
  20. 메모리 셀(memory cell)의 메모리 어레이(memory array)는 다수의 워드라인(wordline), 소스 영역, 드레인 영역, 비트 라인 접점을 통하여 드레인 영역과의 전기 연결에서 비트 라인(bit line), 그리고 소스 영역과의 전기 연결에서 기억 커패시터(storage capacitor)를 포함하고 ; 다수의 소스 영역과 드레인 영역은 절연체 상(上)에 있는 반도체 레이어 내(內)에서 형성되고, 다수의 워드라인은 절연체 상(上)에 있는 반도체 레이어를 관통하여 형성되는데, 두 개 이상의 메모리 셀은 단 하나의 비트 라인 접점과 관련하여 작동되는 것을 특징으로 하는, 메모리 어레이(memory array).
  21. 제 20 항에 있어서, 서로 다른 메모리 셀의 두 개 이상의 드레인 영역은 워드라인 중(中)에서 하나의 밑에서 서로 연결되는 것을 특징으로 하는, 메모리 어레이(memory array).
  22. 메모리 셀(memory cell)의 메모리 어레이(memory array)는 다수의 워드라인(wordline), 소스 영역, 드레인 영역, 비트 라인 접점을 통하여 드레인 영역과의 전기 연결에서 비트 라인(bit line), 그리고 소스 영역과의 전기 연결에서 기억 커패시터(storage capacitor)를 포함하고 ; 다수의 소스 영역과 드레인 영역은 절연체 상(上)에 있는 반도체 레이어 내(內)에서 형성되고, 다수의 기억 커패시터는 절연체 상(上)에 있는 반도체 레이어의 위에서 형성되는데, 두 개 이상의 메모리 셀은 단 하나의 라인 접점과 관련이 있게 작동되는 것을 특징으로 하는, 메모리 어레이(memory array).
  23. 메모리 셀의 메모리 어레이는 서브스트레이트에 대하여 설치되고 순서에 의한 접근을 필요로 하지 아니하고, 다수의 각각의 메모리 셀은 6f2 보다 작은 표면 영역을 차지하는데, 여기서 "f" 는 어레이를 제조함에 있어서 최소 사진 석판 특징 크기(minimum photolithographic feature dimension)인 것을 특징으로 하는, 메모리 어레이(memory array).
  24. 제 23 항에 있어서, 다수의 각각의 메모리 셀은 5f2 과 같거나 그 보다 작은 표면 영역을 차지하는 것을 특징으로 하는, 메모리 어레이(memory array).
  25. 제 23 항에 있어서, 다수의 각각의 메모리 셀은 4.25f2 과 같거나 그 보다 작은 표면 영역을 차지하는 것을 특징으로 하는, 메모리 어레이(memory array).
  26. 순서에 의한 메모리 접근을 필요로 하지 아니하는 메모리 셀의 어레이를 포함하는데, 어레이의 적어도 일부분은 단 하나의 비트 라인 접점을 위한 두 개 이상의 메모리 셀을 가지고, 부분 내(內)의 여러 개가 있는 개개의 메모리 셀은 2f x (2f + f/N) 과 같거나 그 보다 작은 표면 영역을 차지하는데, 여기서 "f" 는 어레이를 제조함에 있어서 최소 사진 석판 특징 크기(minimum photo-lithographic feature dimension)이며, "N" 은 부분 내(內)에서 단 하나의 비트 라인 접점 당(當) 메모리 셀의 수(數)인 것을 특징으로 하는, DRAM 회로.
  27. 제 26 항에 있어서, 다수의 각각의 메모리 셀은 5f2 과 같거나 그 보다 작은 표면 영역을 각각 차지하는 것을 특징으로 하는, DRAM 어레이.
  28. 제 26 항에 있어서, 다수의 각각의 메모리 셀은 4.25f2 과 같거나 그 보다 작은 표면 영역을 각각 차지하는 것을 특징으로 하는, DRAM 어레이.
  29. 외부 부분과 내부 부분을 가지는 절연체 상(上)에 있는 반도체 레이어를 공급하는 단계 ;
    절연체 상(上)에 있는 반도체 레이어 내(內)에 형성된 적어도 소스 영역과 드레인 영역을 가지는 전계 효과 트랜지스터의 어레이를 형성하는데, 소스 영역은 절연체 상(上)에 있는 반도체 레이어의 외부 부분에서 형성되고, 드레인 영역은 절연체 상(上)에 있는 반도체 레이어의 내부 부분에서 형성되는 단계 ;
    각각의 외부 소스 영역과의 전기적인 연결에서 절연체 상(上)에 있는 반도체 레이어의 바깥쪽에서 커패시터 구성의 어레이를 형성하는 단계 ; 그리고
    내부 드레인 영역과의 전기적인 연결에서 비트 라인의 어레이를 형성하는 단계로서, 이때, 하나 이상의 비트 라인은 단 하나의 비트 라인 접점을 통하여 두 개 이상의 커패시터 구성과 전기 통신으로 되어 있는, 이러한 단계 ;를 포함하는 것을 특징으로 하는, 메모리 어레이 형성 방법.
  30. 제 29 항에 있어서, 절연체 상(上)에 있는 반도체 레이어 내(內)에서 전계 효과 트랜지스터의 워드라인을 형성하는 단계를 덧붙여서 포함하는 것을 특징으로 하는, 메모리 어레이 형성 방법.
  31. 제 29 항에 있어서, 절연체 상(上)에 있는 반도체 레이어 내(內)에서 전계 효과 트랜지스터의 워드라인을 형성하는데, 워드라인은 절연체 상(上)에 있는 반도체 레이어를 완전히 관통하여 뻗지 아니하는 것을 특징으로 하는, 메모리 어레이 형성 방법.
  32. 외부 부분과 내부 부분을 가지는 절연체 상(上)에 있는 반도체 레이어를 공급하는 단계 ;
    형성되는 두 개 이상의 DRAM 메로리 셀과 공통인 드레인 영역을 형성하도록, 절연체 상(上)에 있는 반도체 레이어 내부 부분으로 전도도 강화 불순물의 이온 주입 단계 ;
    절연체 상(上)에 있는 반도체 레이어로 부분적으로만 두 개 이상의 워드라인 구멍을 에칭하는데, 워드라인 구멍의 하나는 두 개 이상의 DRAM 메모리 셀의 하나를 위한 것이고, 워드라인 구멍의 다른 하나는 두 개 이상의 DRAM 메모리 셀의 다른 하나를 위한 것인 단계 ;
    게이트 유전체 레이어를 워드라인 구멍 측벽에 공급하는 단계 ;
    게이트 유전체 레이어를 공급한 후(後)에, 워드라인을 형성하도록 워드라인 구멍 내(內)에 전기적으로 전도성이 있는 물질을 공급하는데, 워드라인 구멍 내(內)의 전기적으로 전도성이 있는 물질은 전기적으로 절연(絶緣)된 물질로 덮이는 단계 ;
    형성되는 두 개 이상의 DRAM 메로리 셀의 각각을 위한 소스 영역을 형성하도록, 절연체 상(上)에 있는 반도체 레이어 외부 부분으로 전도도를 강화시키는 불순물을 이온 주입하는 단계 ;
    절연체 상(上)에 있는 반도체 레이어의 바깥쪽에서 커패시터 구성을 형성하고, 각각의 소스 라인으로 전기적인 연결에서 워드라인으로 절연(絶緣)되게 덮이는 단계 ; 그리고
    공통 드레인 영역과의 전기적인 연결에서 비트 라인을 공급하는 단계 ;를 포함하는 것을 특징으로 하는, DRAM 어레이 형성 방법.
  33. 외부 표면을 가지는 서브스트레이트(substrate) ;
    외부 표면의 위에 있는 절연체 레이어(insulator layer) ;
    절연체 레이어의 위에 있는, 그리고 인터페이스(interface)와 여기에서 일정한 간격을 유지하는 외부 표면을 가지는 반도체 물질 레이어 ;
    인터페이스에 가깝게 반도체 물질 레이어 내(內)에 수용된 드레인 확산 영역 ;
    반도체 물질 레이어의 전체에서 수용되는, 그리고 개개의 게이트 유전체 물질에 의하여 반도체 물질 레이어에서 전기적으로 고립된 일련(一連)의 가늘고 긴 전기적으로 전도성이 있는 게이트 라인(gate line)으로서, 이때, 상기 게이트 라인은 각각의 마주 보는 측면(側面)을 가지고, 반도체 물질 내(內)에서 서로에 대하여 일정한 간격을 유지하고, 일련(一連)의 각각의 게이트 라인은 반도체 물질 레이어의 외부 표면의 밑에 설치되는 게이트 라인 정상(gate line top)을 가지는, 이러한 게이트 라인 ;
    반도체 물질 레이어 내(內)에서 수용되는 일련(一連)의 소스 확산 영역으로서, 이때, 각각의 소스 영역은 각각의 게이트 라인과 관련이 있고, 그에 관련이 있는 게이트 라인의 하나의 측면(側面)에서만 설치되는, 이러한 소스 확산 영역 ;
    반도체 물질 레이어 내(內)에서 수용되는 일련(一連)의 절연 캡(insulativecap)으로서, 이때, 각각의 캡(cap)은 각각의 게이트 라인과 관련이 있고, 캡(cap)과 관련이 있는 게이트 라인 위에 각각의 캡(cap)은 설치되고, 반도체 물질 레이어의 외부 표면에서 실질적으로 동평면(coplanar)인 플레이너 캡 말단(planar cap stop)을 일반적으로 캡(cap)은 덧붙여서 포함하는, 이러한 일련의 절연 캡 ;
    각각의 게이트 라인과 관련이 있는 소스 확산 영역과 전기 통신으로, 그리고 일련(一連)의 게이트 라인 위에 설치되는 기억 노드(storage node) ;
    기억 노드 위에 설치되는 커패시터 유전체 레이어(capacitor dielectric layer) ;
    기억 노드에 가깝게 작동하도록 유전체 레이어 위에 설치되는 셀 플레이트 노드(cell plate node) ;
    셀 플레이트 노드 위에 설치되는 절연체 레이어 ;
    절연체 레이어에 의하여 게이트 라인의 바깥쪽에서 지탱되는 비트 라인(bit line) ; 그리고
    드레인 확산 영역과 전기 통신으로, 절연체 레이어를 관통하여 뻗어 있는, 그리고 비트 라인과 결합된 전기 접점(electric contact)으로서, 이때, 일련(一連)의 각각의 게이트 라인은 드레인 확산 영역과 관련이 있게 작동하는, 이러한 전기 접점 ; 을 포함하는 것을 특징으로 하는, 메모리 셀(memory cell)의 메모리 어레이(memory array).
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