JP2000513502A - Ｓｏｉ型トランジスタを用いたｓｏｉ型トランジスタ回路及びその製造方法 - Google Patents

Ｓｏｉ型トランジスタを用いたｓｏｉ型トランジスタ回路及びその製造方法

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Abstract

(57)【要約】 本発明は、セミコンダクタ・オン・インシュレータ型トランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体の製造方法に関する幾つかの特徴を含む。一つの特徴として、セミコンダクタ・オン・インシュレータ型トランジスタは、ａ）絶縁層、ｂ）絶縁層上の半導体物質の層、ｃ）半導体物質層内に設けられたトランジスタゲート、ｄ）トランジスタゲートに動作上近接して半導体物質層内に設けられた上下方向外側ソース／ドレイン拡散領域及び上下方向内側拡散領域とからなる。他の特徴として、ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。更に他の特徴として、メモリセルのＤＲＡＭアレイは、複数個のワード線、ソース領域、ドレイン領域、該ドレイン領域に電気的に接続されたビット線、ソース領域に電気的に接続された蓄積コンデンサを有し、異なるメモリセルの少なくとも二つのドレイン領域は、ワード線のうちの一本のワード線の下で互いに接続されている。さらに他の特徴として、ＤＲＡＭアレイは単一のビット線コンタクトに対して二つ以上のメモリセルを有し、複数個の個々のメモリセルの占有面積は、２ｆ×（２ｆ＋ｆ／Ｎ）と同等又はそれ以下である（ここで、“ｆ”はアレイを製造するときの最小フォトリソグラフィック特性寸法、“Ｎ”は特定部分内における単一ビット線コンタクト当りのメモリセルの数である。）。

Description

【発明の詳細な説明】 ＳＯＩ型トランジスタを用いたＳＯＩ型トランジスタ回路及びその製造方法技術分野 本発明は、セミコンダクタ・オン・インシュレータ型トランジスタ、セミコン ダクタ・オン・インシュレータ型トランジスタを用いたＤＲＡＭ及びその他の回 路、及びセミコンダクタ・オン・インシュレータ型トランジスタを用いたメモリ 回路の製造方法に関する。背景技術 電界効果型トランジスタは、典型的には、半導体基板内で所定の間隔を以って 離れて位置する、一般的にはソース、ドレインと称される一対の拡散領域を有す る。そのようなトランジスタは、拡散領域の間の分離領域に隣接して、拡散領域 の間に電流を流すための電界を形成するためのゲートを有する。このゲートに隣 接し、拡散領域の間に位置する基板領域はチャネルと称される。 半導体基板は、通常、低不純物濃度のバルク単結晶シリコン基板からなる。拡 散領域は、典型的には、反対導電型の導電性増強不純物をかなり高い不純物濃度 で有している。これに代えて、基板は、下層絶縁層の上に低不純物濃度半導体物 質の薄い層が設けられた形式とすることもできる。そのようなものは、一般的に は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）型構造と称されている。 ＳＯＩ構造における拡散領域は、薄いシリコン層を完全に通して延在することが でき、そのようなものは、一般的には、完全ディプリーション型ＳＯＩ構造と呼 ばれている。これに代えて、拡散領域は、薄いシリコン層の厚さの一部だけに入 り込んで、又は全部を通して延在してもよく、そのようなものは、一般的には、 一部ディプリーション型ＳＯＩ構造と呼ばれている。何れにしても、導電ゲート は、ほぼ水平方向に向けられたトランジスタ内の拡散領域の間にゲート作用をも たらすように、ＳＯＩ構造層の上側又は下側の何れか一方に配置される。 電界効果トランジスタは、集積回路に用いられる一つの典型的な電子装置又は 部品を構成する。高密度集積回路は、主として、半導体ウェーハから製造される 。製造工程が完了した半導体ウェーハには、個々のチップを形成するために最終 的にはウェーハから切り離される、複数個の全く同一の分割可能なダイ領域が含 まれる。ダイ領域又は切断されたダイは動作試験が行われ、良品ダイは、最終製 品又は装置で使用される封止パッケージ内に組み込まれる。 集積回路の一形態はメモリである。半導体メモリの基本単位はメモリセルであ る。１ビットの情報を記憶することができるメモリセルのサイズは、半導体基板 又はウェーハの単位面積当りのセル数をより多くするために、どんどん小さくな ってきている。そうすることにより、集積メモリ回路をよりコンパクトにできる と共に、その動作速度をより速くすることができる。 半導体メモリの例には、ＲＯＭ，ＲＡＭ，ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯ Ｍが含まれる。それらの内ある種のものは、速度よりも小型化及び経済性に重き が置かれている。他のものではまた、電光のような超高速性に重きが置かれてい る。ある種のメモリはデータを永久的に保持し、他のものでは、一時的にデータ を保持し、毎秒数百回の割合で保持内容がリフレッシュされなければならない。 最も小さいメモリセルの一つは、ダイナミック型ランダムアクセスメモリ（ＤＲ ＡＭ）の単一トランジスタと単一コンデンサからなる。図面の簡単な説明 以下、本発明の好ましい実施例を添付図面を参照しながら説明する。 図１は、本発明による半導体ウェーハ片の、ある製造工程における断面図であ る。 図２は、図１のウェーハ片の図１に示す工程に続く工程の断面図である。 図３は、図２における概略上面図である。 図４は、図１のウェーハ片の図２に示す工程に続く工程の断面図である。 図５は、図１のウェーハ片の図４に示す工程に続く工程の断面図である。 図６は、図１のウェーハ片の図５に示す工程に続く工程の断面図である。 図７は、図６における概略上面図である。 図８は、図１のウェーハ片の図６に示す工程に続く工程の断面図である。 図９は、図６における概略上面図である。 図１０は、図１のウェーハ片の図８に示す工程に続く工程の断面図である。 図１１は、図１のウェーハ片の図１０に示す工程に続く工程の断面図である。 図１２は、図１１における概略上面図である。 図１３は、本発明によるウェーハ片の他の実施例を示す概略上面図である。 図１４は、図１３のウェーハ片において線１４−１４で切断した断面図である 。 図１５は、図１３のウェーハ片において線１５−１５で切断した断面図である 。 図１６は、本発明によるウェーハ片の更に他の実施例を示す断面図ある。 図１７は、図１６における概略上面図である。本発明を実施するための最良の形態及び発明の詳細な説明 本発明は、セミコンダクタ・オン・インシュレータ型トランジスタ、メモリ回 路及びアレイ、トランジスタゲートアレイ、及びその製造方法に関するいくつか の特徴を有する。一つの特徴として、本発明のセミコンダクタ・オン・インシュ レータ型トランジスタは、 絶縁層と、 該絶縁層上の半導体物質の層と、 該半導体物質層内に設けられたトランジスタゲートと、 該トランジスタゲートに対して動作上近接した位置で前記半導体物質層内に設 けられた、上下方向外側のソース／ドレイン拡散領域と上下方向内側の拡散領域 とから成るトランジスタである。 他の特徴として、メモリ回路は、シーケンシャルアクセスの必要がない複数個 のメモリセルを有し、複数個のうちの少なくとも一部は、単一のビット線コンタ クトに対して二つ以上のメモリセルを有している。 更に他の特徴として、複数個のメモリセルから成るメモリアレイは、複数個の ワード線、ソース領域、ドレイン領域、ドレイン領域に電気的に接続されたビッ ト線、ソース領域に電気的に接続された蓄積コンデンサとを有し、異なるメモリ セルの少なくとも二つのドレイン領域は、前記ワード線の一つの下側で互いに接 続されている。 本発明のこれら及び他の特徴は、図１〜図１２に示す第一実施例のウェーハ片 １０について先ず最初に話を進める以下の説明によって明らかとなるであろう。 ウェーハ片１０は、その上面全体に絶縁層１４（例えば、酸化シリコン層）が設 けられたバルク単結晶シリコン基板１２を有する。絶縁層１４の厚さは、例えば 、２０００Å〜５０００Åである。絶縁層１４の上には半導体物質の層１６が設 けられる。半導体物質層１６の厚さは、例えば、３０００Å〜８０００Åである 。それは、典型的且つ好ましくは、単結晶シリコンである。したがって、酸化層 １４及びバルクシリコン１２は基板を構成し、その上に半導体物質層１６が堆積 される。説明を更に進める目的で、セミコンダクタ・オン・インシュレータ層１ ６は、外側面１８と内側面２０を有するものとする。好ましくは酸化シリコン（ ＳｉＯ2）である保護及びエッチング停止層２２が、セミコンダクタ・オン・イ ンシュレータ層１６の外側方向に設けられる。層２２の厚さは、例えば２０００ Åから５０００Åであり、例としての材料は不純物の無い酸化シリコンである。 図２及び図３を参照すると、トランジスタゲート線開口２４が、保護層２２を 通して及び保護層２２の中に、パターンエッチングされ、それにより、ゲート線 開口側壁２５が画定される。図示実施例では、ゲート線開口２４は、セミコンダ クタ・オン・インシュレータ層１６を完全に貫通して設けられる。 図４を参照すると、ゲート線開口側壁２５には、好ましくは熱酸化又は堆積処 理によって設けられる酸化シリコン状のゲート絶縁層２６が設けられる。その後 、トランジスタゲート開口２４の残りの部分を完全に充填するように、層２８が 堆積される。 図５を参照すると分かるように、層２８は、最終的には電気的に導体である細 長い導電性トランジスタゲート線３０を画定するために、例えば化学・機械研磨 法又はレジストエッチバック法によって、好ましくは平坦化エッチングされる。 ゲート線３０は、それが形成されると同時に基本的には電気的に導電性を有する ように、堆積されたままの層２８は、好ましくは、その位置で導電的に不純物を ドープしたボリシリコン、又はタングステン（Ｗ），タングステンシリコン（Ｗ Ｓｉx）等の他の導電物質からなる。このようにして、トランジスタゲート３０ は、半導体物質層１６内に設けられ、そして、図示実施例においては、その層を 完全に通して延在する。話を更に進める目的で、細長い導電性ゲート線３０は、 対向した横側面３２、３３を有するものとする。したがって、トランジスタゲー ト３０は、セミコンダクタ・オン・インシュレータ層１６内に、その外側面１８ から内側面２０まで設けられることになる。 図６及び図７を参照すると、第一の注入マスク３４が設けられ、その後、ウェ ーハ１０はｎ＋導電型不純物のイオン注入が行われ、それにより、セミコンダク タ・オン・インシュレータ層１６内部で且つ内側面２０の所に、第一の上下方向 内側拡散領域３５が形成される。 図８及び図９を参照すると、第二のフォトレジストマスク３６が、ウェーハ片 １０に対して設けられ、第一の上下方向内側拡散領域３５に対して所定の間隔離 れた位置であってセミコンダクタ・オン・インシュレータ層１６の外側面１８の 位置にｎ＋型物質からなる第二の上下方向外側拡散領域３８を形成するために、 イオン注入が実施される。当業者ならば、注入不純物の量及びエネルギーを適当 に変えることにより、所定の二つの異なる上下方向の位置に、図示するようなイ オン注入を得られることが理解できるであろう。電界効果トランジスタのチャネ ル領域３９は、このようにして、外側拡散領域３８と内側拡散領域３５との間に 、上下方向の関係をもって画定される。したがって、図示したソース／ドレイン 拡散領域３５及び３８は、チャネル３９およびゲート線５０に対して、動作上近 接して設けられる。トランジスタゲート線３０は、セミコンダクタ・オン・イン シュレータ層１６内で、効果的に且つ動作上チャネル領域３９に隣接して配置さ れることにより、ゲート線３０に適当な電圧が印加されると、チャネル領域３９ 内に電界が形成される。ゲート線３０はこのようにまた、それに電圧が印加され たとき電界を形成するように、上下方向に間隔をもって設けられたソース／ドレ イン拡散領域３５と３８との間に位置すると共に、好適実施例では、ソース／ド レイン拡散領域の両方に沿って上下方向に延在している。これに代えて、ゲート 線は、ソース／ドレイン拡散領域の一方又は双方の一部分だけに沿って上下方向 に延在するように製造してもよい。 ゲート線への電圧の印加により、主となる拡散領域内に形成される電界は、ソ ース／ドレイン拡散領域３５，３８が本来的に高不純物濃度（例えば、１０20 −１０21ｉｏｎｓ／ｃｍ3）であるために、回路動作に悪い影響をもたらすもの とは思えない。 図１０を参照すると、もう一つのマスク層４０が、そこを通してセミコンダク タ・オン・インシュレータ層１６に対してイオン注入が行われる非マスク部分４ １を残して設けられている。イオン注入が行われることにより、セミコンダクタ ・オン・インシュレータ層１６を通って内側拡散領域３５まで、ｎ＋型導電性プ ラグコンタクト４２が形成される。 図１１及び図１２を参照すると、絶縁性誘電体層４３が、エッチング停止層２ ２の外側に設けられている。該層４３は、好ましくは、ボロフォスフォシリケイ トグラス（ＢＰＳＧ）から成る。第一のコンタクト用開口４４がＢＰＳＧ層４３ 及びエッチング停止層２２を介して導電性プラグ４２までエッチングされ、その 開口後、内側即ち第一拡散領域３５に対して有効的に電気的に接続されるように 導電性材料が充填される。第二のコンタクト用開口４５は、ＢＰＳＧ層４３及び エッチング停止層２２を通過して第二ソース／ドレイン拡散領域３８に達するま でエッチングされ、導電性材料が充填される。したがって、この実施例では、第 一コンタクト４４及び第二コンタクト４５は、ゲート線３０の一方の横側面（横 側面３２）側に埋設され、且つ、ゲート線３０の長手方向に対してほぼ垂直に走 る平面１１−１１（図１２参照）内に設けられる。 図１３〜図１５は、他の実施例であるウェーハ片１０ａを示す。既に説明した 第一実施例で用いた参照符号を適切であればそのまま使用し、差があるものにつ いては元の符号に追加記号“ａ”を付加して、または異なる参照符号により示す ものとする。ここで、第一の電気コンタクト４４ａと第二の電気コンタクト４５ ａは、ゲート線３０の横側面３２側であって、且つゲート線３０に対してほぼ平 行に走る面５０（図１３参照）内に埋設される。 次に、本発明によるＤＲＡＭ回路などのメモリ回路について、図１６及び図１ ７を参照しながら説明する。同図には、バルク単結晶シリコン基板５６及びその 上に横設された絶縁酸化層５８を有した半導体ウェーハ片５５が示されている。 セミコンダクタ・オン・インシュレータ層６０は、絶縁酸化層５８の外側に設け られ、例示的に示した外側部分６１と内側部分６２を有する。ｎ＋型導電性増強 不純物が層６０の内側部分６２にイオン注入されることにより、少なくとも二つ であって、より好ましくはより多い数のメモリセルに対して共通のドレイン領域 となる植込領域６４が形成される。 上に説明した第一実施例の特徴によれば、一連の横長且つ電気的導電性を有し たゲート線／ワード線６５ａ，６５ｂ，６５ｃ等は最終的には、セミコンダクタ ・オン・インシュレータ層６０内に設けられる。ゲート線がそこから形成される トラフ又は開口は、セミコンダクタ・オン・インシュレータ層６０内に向かって 部分的にエッチングを行うことにより形成され、そのエッチングには典型的には 、層６０の共通ドレイン領域６４を貫通せず且つ遮断しないように、時間規制エ ッチング法が用いられる。その後、ゲート絶縁層６６がワード線開口に設けられ る。それに続き、ワード線開口は、ワード線トラフの残りの部分を充填するよう に、導電性材料６５が充填される。その後、セミコンダクタ・オン・インシュレ ータ層６０の最も外側面に対して窪み部分を形成するために時間規制エッチング が実施される。こうして形成された窪みは次に電気的絶縁材料が充填されること により、図示の導電部分６５上に電気的絶縁キャップ６８が形成される。 続いて、適切なマスキングを行い、そして、セミコンダクタ・オン・インシュ レータ層６０の外側部６１にｎ＋型導電性増強不純物を用いてイオン注入を実施 し、図に示すソース領域７０ａ，７０ｂ，７０ｃ等を形成する。したがって、セ ミコンダクタ・オン・インシュレータ層６０の領域７１が複数のソース７０とド レイン６４の間に形成され、これが、関連したワード線によってゲート制御され る個々の電界効果トランジスタのチャネル領域を構成する。 二つの絶縁誘電体層７２、７４がセミコンダクタ・オン・インシュレータ層６ ０の外側に設けられる。コンデンサ構造体７６ａ，７６ｂ，７６ｃ等が、セミコ ンダクタ・オン・インシュレータ層６０の外側に図示の如く絶縁誘電体層７２に 関連して設けられる。コンデンサはそれぞれ、蓄積ノード７７とコンデンサ誘電 体層７８を有する。共通コンデンサセル板ノード８０がコンデンサ誘電体層の外 側に設けられ、これは、アレイ全体を通して全てのコンデンサに共通に接続され ている。したがって、各蓄積コンデンサ７６は、関連する各電界効果トランジス タのソース領域７０の一つと電気的に接続される。そのように接続されたコンデ ンサと電界効果トランジスタは、ＤＲＡＭアレイの単一メモリセルを構成する。 共通ドレイン領域６４と電気的接続をとるために、導電性埋込プラグ７９がセ ミコンダクタ・オン・インシュレータ層６０内に設けられる。絶縁誘電体層７２ 、７４内に導電性プラグ８２が設けられ、ドレインプラグ７９と電気的に接続さ れる。一連のビット線８４が絶縁誘電体層７４の外側に設けられる。ビット線は ワード線に直交して走り、各ビット線は導電性ドレインプラグ８２／７９と電気 的に接続される。 シーケンシャルアクセスを必要としない、ワード線に直交する線に沿って設け られた複数個のメモリセルを有した従来のメモリアレイは、単一のビット線コン タクトを共有するメモリセルを最大で二つ有していた。しかしながら、上に説明 した本発明の好ましい実施例によれば、線に沿った二つ以上のメモリセルを単一 のビット線コンタクトに対して関連付けさせることができる。図示の共通ドレイ ン埋込体６４は、関連したビット線コンタクトの下をそれにほぼ平行に走る線の 形状にパターン化すればよい。任意の関連したコンデンサに要求されるコンタク トの数は、各共通ドレイン線領域６４に関連した相対抵抗値によって制限される であろう。共通ドレイン線領域６４の導電性増強不純物濃度が約１０20ｉｏｎｓ ／ｃｍ3である場合、単一のビット線コンタクト７９／８２に対して、８個まで のコンデンサを線に沿って関係付けることが期待できる。したがって、好ましい 実施例では、４個、５個、６個、７個、８個又はそれ以上のメモリセルを単一の ビット線に関連付けることができる。本願の発明者は、メモリセルのシーケンシ ャルアクセスを必要としないもので、そのようなことが可能なメモリアレイ構造 を有したものを従来技術として知らない。 上に説明した好適実施例はまた、ＤＲＡＭ回路等のメモリ回路にとって好まし い構造を提供する。そのメモリ回路は、セミコンダクタ・オン・インシュレータ 層内にほぼ垂直方向に形成された電界効果トランジスタを有した複数個のメモリ セルを有するものである。 更に、上で説明した好ましい実施例によれば、メモリアレイは、互いに電気的 に接続されると共に、メモリセルの一つのワード線の少なくとも一つの下を走る ドレイン領域を有した少なくとも二つのメモリセルを有する。 更に、好ましい実施例による新規な点は、アレイ内の複数個のワード線がセミ コンダクタ・オン・インシュレータ層内にそれを通って形成された、メモリセル のメモリアレイにあると言える。また、上記実施例によるメモリセルによれば、 各メモリセルが必要とする占有面積が６ｆ2以下であるＤＲＡＭアレイの製造を 可能とする。ここで、“ｆ”はアレイを製造するときの、最小フォトリソグラフ ィック特性寸法である。６ｆ2は、これまで、一連のワード線に対して垂直に走 る線に沿ってシーケンシャルアクセスを必要としない単一のＤＲＡＭメモリセル のサイズとしては、実際に可能な最小限度として理解されていたものである。 さらに具体的には、上で説明した実施例によれば、アレイの一部分内に、それ ぞれが２ｆ×（２ｆ＋ｆ／Ｎ）と同等又はそれ以下の占有面積しか必要としない 複数個の個々のメモリセルの形成を可能とする。ここで、“Ｎ”は特定部分又は 線内における単一ビット線コンタクト当りのメモリセルの数である。したがって 、“ｆ”の値が小さく且つ“Ｎ”の値が大きくなればなるほど、任意ＤＲＡＭメ モリセルに要求される占有面積は少なくなる。例えば、Ｎ＝８のときは、個々の メモリセルのサイズはおよそ４．２５ｆ2まで減少させることができる。 ＤＲＡＭであるか他のメモリ回路であるかに拘わらず、上述した実施例によれ ば、アレイのゲート線がセミコンダクタ・オン・インシュレータ内に、好ましく はそこを完全に通って設けられ、そのゲート線がセミコンダクタ・オン・インシ ュレータ層内で互いにほぼ平行して走るようになったトランジスタゲートアレイ の提供が可能となる。図示した実施例におけるそのようなゲートのアレイは、好 ましくは、図示したＤＲＡＭ回路に示すように、セミコンダクタ・オン・インシ ュレータ層の全体を通して延在するものではない。
【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年５月２９日（１９９８．５．２９） 【補正内容】 請求の範囲 １． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質の層の中に設けられる、上下方向に間隔を置いて設けられ 、同一方向で対向する最外部分を有する二つのソース／ドレイン拡散領域と 、 前記半導体物質層に作動上隣接して設けられ、上下方向に間隔を置いて設 けられるソース／ドレイン拡散領域の間に位置するトランジスタゲートと、 前記拡散領域の二つの最外部分に接触している第一及び第二電極と、 からなることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。 ２． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中に 電界を形成するように、ソース／ドレイン拡散領域のうちの一方の少なくと も一部に沿って延在していることを特徴とするトランジスタ。 ３． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中に 電界を形成するように、ソース／ドレイン拡散領域の両方の少なくとも一部 に沿って延在していることを特徴とするトランジスタ。 ４． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中に 電界を形成するように、ソース／ドレイン拡散領域のうちの少なくとも一方 の全体に沿って延在していることを特徴とするトランジスタ。 ５． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中に 電界を形成するように、ソース／ドレイン拡散領域の両方の全体に沿って延 在していることを特徴とするトランジスタ。 ６． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、対向する横側面を有する細長い導電線 の形状であり、前記第一及び第二電極は、ゲート線に対して、その一方の横 側面上で実質的に平行な面内に埋設されていることを特徴とするトランジス タ。 ７． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、対向する横側面を有する細長い導電線 の形状であり、前記第一及び第二電極は、ゲート線の一方の横側面上で、ゲ ート線に対して実質的に垂直な面内に埋設されていることを特徴とするトラ ンジスタ。 ８． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質層の内部に設けられるトランジスタゲートと、 前記半導体物質層の内部に作動上前記トランジスタゲートに近接して設け られる上下方向外側ソース／ドレイン拡散領域と上下方向内側拡散領域と、 前記拡散領域の一方の上に設けられ、該拡散領域と電気的に接続している 第一電気コンタクトと、 前記拡散領域の他方の上に設けられ、該拡散領域と電気的に接続している 第二電気コンタクトと、からなり、該第一及び第二電気コンタクトは拡散領 域から同一方向へ延出していることを特徴とするセミコンダクタ・オン・イ ンシュレータ型トランジスタ。 ９． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、前記半導体物質層を完全に貫通して設 けられることを特徴とするトランジスタ。 １０． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中 に電界を形成するように、ソース／ドレイン拡散領域のうちの一方の少なく とも一部に沿って延在していることを特徴とするトランジスタ。 １１． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中 に電界を形成するように、ソース／ドレイン拡散領域の両方の少なくとも一 部に沿って延在していることを特徴とするトランジスタ。 １２． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中 に電界を形成するように、ソース／ドレイン拡散領域のうちの少なくとも一 方の全体に沿って延在していることを特徴とするトランジスタ。 １３． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中 に電界を形成するように、ソース／ドレイン拡散領域の両方の全体に沿って 延在していることを特徴とするトランジスタ。 １４． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、対向する横側面を有する細長い導電 線の形状であり、前記第一及び第二コンタクトは、ゲート線に対してその一 方の横側面上で実質的に平行な面内に埋設されていることを特徴とするトラ ンジスタ。 １５． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、対向する横側面を有する細長い導電 線の形状であり、前記第一及び第二コンタクトは、ゲート線の一方の横側面 上で、ゲート線に対して実質的に垂直な面内に埋設されていることを特徴と するトランジスタ。 １６． 絶縁層と、 外側面と内側面を有する、前記絶縁層上の半導体物質の層と、 一方のソース／ドレイン拡散領域が前記外側面に位置し、他方のソース／ ドレイン拡散領域が前記内側面に位置する、前記半導体物質の層に設けられ る一対のソース／ドレイン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、前記ソース／ドレイン拡散 領域の間に位置するトランジスタゲートと、 前記ソース／ドレイン拡散領域の一方と結合し電気的に接続している電気 コンタクトと、 前記ソース／ドレイン拡散領域の他方と結合し電気的に接続しているもう 一つの電気コンタクトと、からなり、両方の電気コンタクトは、外側面と内 側面の間を垂直に伸びる直線に対して垂直な線に沿って互いに近接して横に 設けられる部分を有することを特徴とするセミコンダクタ・オン・インシュ レータ型トランジスタ。 １７． 請求項１６記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、前記外側面からセミコンダクタ・ オン・インシュレータ層内部に向かって、セミコンダクタ・オン・インシュ レータ層に入り込んで設けられることを特徴とするトランジスタ。 １８． 請求項１６記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、前記外側面から内側面まで、セミ コンダクタ・オン・インシュレータ層を貫通して設けられることを特徴とす るトランジスタ。 １９． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質層の内部に設けられるソース領域、ドレイン領域及びそれ らの間のチャネル領域と、 ゲートへの電圧印加に従って前記チャネル領域の内部に電界を形成するよ うに、前記チャネル領域に沿って前記半導体物質層に作動上隣接して設けら れ、また、ゲートへの電圧印加に従ってその中に電界を形成するように、ソ ース及びドレイン領域のうちの少なくとも一方の一部に沿って延在している トランジスタゲートと、 誘電性外側面を有し、該ソース及びドレイン領域上にある誘電体層と、 該誘電性外側面と各々のソース及びドレイン領域の一方との間に延在する 誘電体層の内部に設けられる一対のコンタクト開口と、 各々のソース及びドレイン領域の一方と電気的に接続しており、誘電性外 側面の横に設けられる個々の電気コンタクト部を画定する、該コンタクト開 口の各々の内部に設けられる導電性物質と、 からなることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。 ２０． 請求項１９記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、ソース及びドレイン領域の両方の 一部に沿って延在していることを特徴とするトランジスタ。 ２１． 請求項１９記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、ソース及びドレイン領域のうちの 少なくとも一方の全体に沿って延在していることを特徴とするトランジスタ 。 ２２． 請求項１９記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、ソース及びドレイン領域の両方の 全体に沿って延在していることを特徴とするトランジスタ。 ２３． 請求項１９記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、絶縁層上の半導体物質層を貫通し て設けられることを特徴とするトランジスタ。 ２４． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質の層の中、間隔を置いて設けられる二つのソース／ドレイ ン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、間隔を置いて設けられるソ ース／ドレイン拡散領域の間に位置する対向する横側面を有する、細長い導 電線の形状であるトランジスタゲートと、 ゲート線に対して、その一方の横側面上で実質的に平行な面内に埋設され 、二つの拡散領域にそれぞれ接触している第一及び第二電気コンタクトと、 からなり、該第一及び第二電気コンタクトは、それぞれトランジスタゲート に近接して横に設けられる部分を有し、第一及び第二電気コンタクトはそれ ら各々の拡散領域から同一方向へ延出することを特徴とするセミコンダクタ ・オン・インシュレータ型トランジスタ。 ２５． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質の層の中に、間隔を置いて設けられる二つのソース／ドレ イン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、間隔を置いて設けられるソ ース／ドレイン拡散領域の間に位置する、対向する横側面を有する細長い導 電線の形状であるトランジスタゲートと、 ゲート線の一方の横側面上でゲート線に対して実質的に垂直な面内に埋設 されており、二つの拡散領域にそれぞれ接触している第一及び第二電気コン タクトと、 からなることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。 ２６． メモリアレイは、 個々は電界効果型トランジスタと蓄積コンデンサとにより特徴づけられる 複数個のメモリセルを有し、該電界効果型トランジスタは、セミコンダク タ・オン・インシュレータ型トランジスタを有し、該セミコンダクタ・オ ン・インシュレータ型トランジスタは、 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質の層の中に設けられる、上下方向に間隔を置いて設けら れる二つのソース／ドレイン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、上下方向に間隔を置いて 設けられるソース／ドレイン拡散領域の間に位置するワード線ゲートと、 を有し、 前記蓄積コンデンサはソース／ドレイン拡散領域のうちの一方と電気的に 導通し、ビット線はソース／ドレイン拡散領域のうちの他方と電気的に導通 しており、前記電界効果トランジスタと前記蓄積コンデンサの両方は前記絶 縁層の上で上下方向に設けられていることを特徴とするメモリアレイ。 ２７． 請求項２６記載のメモリアレイにおいて、前記ワード線ゲートは、ゲー トへの電圧印加に従ってその中に電界を形成するように、ソース／ドレイン 拡散領域のうちの一方の少なくとも一部に沿って延在していることを特徴と するメモリアレイ。 ２８． 請求項２６記載のメモリアレイにおいて、前記ワード線ゲートは、ワー ド線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ ドレイン拡散領域の両方の少なくとも一部に沿って延在していることを特徴 とするメモリアレイ。 ２９． 請求項２６記載のメモリアレイにおいて、前記ワード線ゲートは、ワー ド線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ ドレイン拡散領域のうちの少なくとも一方の全体に沿って延在していること を特徴とするメモリアレイ。 ３０． 請求項２６記載のメモリアレイにおいて、前記ワード線ゲートは、ワー ド線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ ドレイン拡散領域の両方の全体に沿って延在していることを特徴とするメモ リアレイ。 ３１． シーケンシャルアクセス不要の複数個のメモリセルからなり、複数個の うちの少なくとも一部は単一のビット線コンタクトに対して二個以上のメモ リセルを有することを特徴とするメモリ回路。 ３２． 請求項３１記載のメモリ回路において、前記複数個のメモリセルの一部 のトランジスタは、シリコン・オン・インシュレータ電界効果型トランジス タからなることを特徴とするメモリ回路。 ３３． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して４個以上のメモリセルを有することを特徴と するメモリ回路。 ３４． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して５個以上のメモリセルを有することを特徴と するメモリ回路。 ３５． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して６個以上のメモリセルを有することを特徴と するメモリ回路。 ３６． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して７個以上のメモリセルを有することを特徴と するメモリ回路。 ３７． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して８個以上のメモリセルを有することを特徴と するメモリ回路。 ３８． セミコンダクタ・オン・インシュレータ層の内部に実質的に垂直に形成 された電界効果型トランジスタと、前記電界効果トランジスタの上下方向で 上側に設けられている蓄積コンデンサとを有する複数個のメモリセルからな ることを特徴とするメモリ回路。 ３９． 請求項３８記載のメモリ回路において、前記メモリセルの蓄積コンデン サは、セミコンダクタ・オン・インシュレータ層の外側に全て設けられてい ることを特徴とするメモリ回路。 ４０． 複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線 コンタクトを通して該ドレイン領域と電気的に導通するビット線と、前記ソ ース領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリア レイであって、異なるメモリセルの少なくとも二つのドレイン領域はワード 線のうちの一つの下方で互いに接続されており、二個以上のメモリセルは単 一のビット線コンタクトと作動上関連付けられていることを特徴とするメモ リアレイ。 ４１． 請求項４０記載のメモリアレイにおいて、前記ソース領域とドレイン領 域は、セミコンダクタ・オン・インシュレータ層の内部に設けられているこ とを特徴とするメモリアレイ。 ４２． 請求項４０記載のメモリアレイにおいて、前記ソース領域とドレイン領 域はセミコンダクタ・オン・インシュレータ層の内部に設けられ、前記ワー ド線はセミコンダクタ・オン・インシュレータ層の内部に設けられているこ とを特徴とするメモリアレイ。 ４３． 複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線 コンタクトを通して該ドレイン領域と電気的に導通するビット線と、前記ワ ード線に近接し前記ソース領域と電気的に導通な蓄積コンデンサとからなる メモリセルのメモリアレイであって、複数個の前記ソース領域とドレイン領 域はセミコンダクタ・オン・インシュレータ層の内部に形成され、複数個の 前記ワード線は各々蓄積コンデンサに近接して全てセミコンダクタ・オン・ インシュレータ層の内部に形成され、二個以上のメモリセルは単一のビット 線コンタクトと作動上関連付けられていることを特徴とするメモリアレイ。 ４４． 請求項４３記載のメモリアレイにおいて、異なるメモリセルの少なくと も二つのドレイン領域は、ワード線のうちの一つの下方で互いに接続されて いることを特徴とするメモリアレイ。 ４５． 複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線 コンタクトを通して該ドレイン領域と電気的に導通なビット線と、前記ソー ス領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレ イであって、複数個の前記ソース領域とドレイン領域はセミコンダクタ・オ ン・インシュレータ層の内部に形成され、複数個の前記ワード線はセミコン ダクタ・オン・インシュレータ層を貫通して形成され、二個以上のメモリセ ルは単一のビット線コンタクトと作動上関連付けられていることを特徴とす るメモリアレイ。 ４６． 請求項４５記載のメモリアレイにおいて、異なるメモリセルの少なくと も二つのドレイン領域は、ワード線のうちの一つの下方で互いに接続されて いることを特徴とするメモリアレイ。 ４７． 複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線 コンタクトを通して該ドレイン領域と電気的に導通なビット線と、前記ソー ス領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレ イであって、複数個の前記ソース領域とドレイン領域はセミコンダクタ・オ ン・インシュレータ層の内部に形成され、複数個の前記蓄積コンデンサはセ ミコンダクタ・オン・インシュレータ層の上に形成され、二個以上のメモリ セルは単一のビット線コンタクトと作動上関連付けられていることを特徴と するメモリアレイ。 ４８． 基板に対して設けられるシーケンシャルアクセス不要のメモリセルのメ モリアレイであって、複数個の個々のメモリセルは、ｆをアレイを製造する 際の最小のフォトリソグラフィック特性寸法とすると、６ｆ2よりも少ない 表面領域を個々に占めることを特徴とするメモリセルのメモリアレイ。 ４９． 請求項４８記載のメモリアレイにおいて、複数個の個々のメモリセルは 、５ｆ2以下の表面領域を個々に占めることを特徴とするメモリアレイ。 ５０． 請求項４８記載のメモリアレイにおいて、複数個の個々のメモリセルは 、４．２５ｆ2以下の表面領域を個々に占めることを特徴とするメモリアレ イ。 ５１． シーケンシャルアクセス不要のメモリセルのアレイと、アレイの少なく とも一部は、単一のビット線コンタクトに対して二個以上のメモリセルを有 し、“ｆ”をアレイを製造する際の最小のフォトリソグラフィック特性寸法 とし、“Ｎ”をその一部における単一のビット線コンタクトに対するメモリ セルの数とすると、その一部の複数個のメモリセルの個々は、２ｆ×（２ ｆ＋ｆ／Ｎ）以下の表面領域を占めることを特徴とするＤＲＡＭ回路。 ５２． 請求項５１記載のＤＲＡＭアレイにおいて、複数個の個々のメモリセル は、５ｆ2以下の表面領域を個々に占めることを特徴とするＤＲＡＭアレイ 。 ５３． 請求項５１記載のＤＲＡＭアレイにおいて、複数個の個々のメモリセル は、４．２５ｆ2以下の表面領域を個々に占めることを特徴とするＤＲＡＭ アレイ。 ５４． 絶縁層と、 最上部表面がほぼ平面の、前記絶縁層上の半導体物質の層と、 前記半導体物質層の内部に設けられ、各ゲート線の上端が上下方向におい て前記半導体物質の最上部の表面の下に設けられるゲート線のアレイと、 個々が各ゲート線の上端の上に設けられ、その最上部絶縁性表面が前記半 導体物質の最上部表面とほぼ同一面である絶縁性キャップのアレイと、 からなることを特徴とするトランジスタゲートアレイ。 ５５． 請求項５４記載のトランジスタゲートアレイにおいて、前記ゲート線は 、前記半導体物質層を完全に貫通して設けられることを特徴とするトランジ スタゲートアレイ。 ５６． 請求項５４記載のトランジスタゲートアレイにおいて、前記ゲート線は 、半導体物質層の内部で互いに実質的に平行に伸びることを特徴とするトラ ンジスタゲートアレイ。 ５７． 請求項５４記載のトランジスタゲートアレイにおいて、前記ゲート線は 、前記半導体物質層を完全に貫通して設けられ、それの内部で互いに実質的 に平行に伸びることを特徴とするトランジスタゲートアレイ。 ５８． 請求項５４記載のトランジスタゲートアレイは、電界効果トランジスタ を形成するゲート線と関連するソース／ドレイン対を更に有し、トランジス タゲート線のうちの一方が、ゲート線への電圧印加に従って一つのソース／ ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ド レイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを 特徴とするトランジスタゲートアレイ。 ５９． 請求項５４記載のトランジスタゲートアレイは、電界効果トランジスタ を形成するゲート線と関連するソース／ドレイン対を更に有し、トランジス タゲート線のうちの一方が、ゲート線への電圧印加に従って両方のソース／ ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ド レイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを 特徴とするトランジスタゲートアレイ。 ６０． 請求項５４記載のトランジスタゲートアレイは、電界効果トランジスタ を形成するゲート線と関連するソース／ドレイン対を更に有し、トランジス タゲート線のうちの一方が、ゲート線への電圧印加に従って一つのソース／ ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ド レイン拡散領域のうちの一方の全体に沿って延在していることを特徴とする トランジスタゲートアレイ。 ６１． 請求項５４記載のトランジスタゲートアレイは、電界効果トランジスタ を形成するゲート線と関連するソース／ドレイン対を更に有し、トランジス タゲート線のうちの一方が、ゲート線への電圧印加に従って両方のソース／ ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ド レイン拡散領域の両方の全体に沿って延在していることを特徴とするトラン ジスタゲートアレイ。 ６２． 絶縁層と、 ほぼ平面の外側面とほぼ平面の内側面を有する、前記絶縁層上の半導体物 質の層と、 内側面までは達しないが半導体物質層の外側面から半導体物質層内に延在 する、半導体物質層の内部に設けられたゲートのアレイと、 ソース領域と、ドレイン領域、及び該ゲートと関連するチャネル領域であ って、少なくとも該チャネル領域は該ゲートが収容される半導体物質層の内 部に収容され、前記ソース領域又はドレイン領域のうちの一方は前記外側面 又は内側面のうちの一方の一部を画定し、前記ソース領域又はドレイン領域 のうちの他方は前記外側面又は内側面のうちの他方の一部を画定する、ソー ス領域と、ドレイン領域、及びチャネル領域と、 前記半導体物質層の外側面及び内側面の一部とそれぞれ電気的に接続して おり、前記外側面及び内側面から同一方向へ延出している、各ゲートに対す る一対のソース／ドレイン電極と、 からなることを特徴とするトランジスタゲートアレイ。 ６３． 請求項６２記載のトランジスタゲートアレイにおいて、前記ソース及び ドレイン領域は、前記半導体物質層の内部に収容されることを特徴とするト ランジスタゲートアレイ。 ６４． 絶縁層と、 前記絶縁層上の外側面を有する半導体物質の層と、 前記半導体物質層を完全には貫通しておらず、半導体物質の外側面よりも 先までは伸び出ていない最上部表面を有するゲートであって、半導体物質層 の内部に設けられたゲートのアレイと、 ソース領域、ドレイン領域、及び少なくともゲートが収容される半導体物 質層の内部に収容される該ゲートと関連するチャネル領域と、 前記ソース及びドレイン領域にそれぞれ接続され、これらの領域から同一 方向へ延出する、各ゲートに対する一対のソース／ドレイン電極と、 から成ることを特徴とするトランジスタゲートアレイ。 ６５． 請求項６４記載のトランジスタゲートアレイにおいて、前記ソース及び ドレイン領域は、前記半導体物質層の内部に収容されることを特徴とするト ランジスタゲートアレイ。 ６６． セミコンダクタ・オン・インシュレータ型トランジスタの形成方法にお いて、該方法は、 基板上に半導体物質層を形成する過程と、 側壁を有するトランジスタゲート線開口を前記半導体物質層の内部にパタ ーンニングする過程と、 前記ゲート線開口の側壁上にゲート誘電体層を形成する過程と、 前記ゲート誘電体層を形成後、前記トランジスタゲート線開口を導電性物 質で充填する過程と、 前記トランジスタゲート線開口に作動上隣接して半導体物質層の内部にチ ャネル領域を設ける過程と、 前記トランジスタゲート線開口を充填後、前記チャネル領域に作動上近接 する一対のソース／ドレイン領域を形成する過程と、 からなることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ形成方法。 ６７． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部に設けられることを特徴とするトランジスタ形成方法。 ６８． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部の二つの異なる上下位置へ導電性増強不純物をイオン注入することよ り、半導体物質層の内部に設けられることを特徴とするトランジスタ形成方 法。 ６９． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部の二つの異なる上下位置へ二つの異なるマスク過程を用いて導電性増 強不純物をイオン注入することにより、半導体物質層の内部に設けられるこ とを特徴とするトランジスタ形成方法。 ７０． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記ゲート線開口は、前記半導体物質層を完全に貫 通して設けらることを特徴とするトランジスタ形成方法。 ７１． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記ゲート線開口は、前記半導体物質層を部分的に のみ貫通して設けらることを特徴とするトランジスタ形成方法。 ７２． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部に設けられ、前記ゲート線開口は、前記半導体物質層を完全に貫通し て設けられることを特徴とするトランジスタ形成方法。 ７３． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部に設けられ、前記ゲート線開口は、前記半導体物質層を部分的にのみ 貫通して設けられることを特徴とするトランジスタ形成方法。 ７４． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部に設けられ、前記ソース／ドレイン拡散領域のうちの一方は外側領域 を有し、前記ソース／ドレイン拡散層のうちの他方は内側領域を有するトラ ンジスタ形成方法において、該方法は更に、 マスク部分と非マスク部分とを画定するために半導体物質層をマスクする 過程と、 内部拡散領域へ半導体物質層を貫通して導電性プラグコンタクトを形成す るために半導体物質層の非マスク部分にイオン注入する過程と、 からなることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ形成方法。 ７５． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法は、半導体層の中にトランジスタゲート線開口を形成する前に 、半導体層の外側にエッチング停止層を形成する過程を更に有することを特 徴とするトランジスタ形成方法。 ７６． メモリアレイの形成方法において、該方法は、 外側部及び内側部を有するセミコンダクタ・オン・インシュレータ層を形 成する過程と、 ソース領域は前記セミコンダクタ・オン・インシュレータ層の外側部に形 成され、ドレイン領域は前記セミコンダクタ・オン・インシュレータ層の内 側部に形成される、前記セミコンダクタ・オン・インシュレータ層の内部に 形成されたソース領域とドレイン領域を少なくとも有する電界効果トランジ スタのアレイを形成する過程と、 それぞれの外側ソース領域と電気的に導通な、セミコンダクタ・オン・イ ンシュレータ層の外側にコンデンサ構造のアレイを形成する過程と、 前記内側ドレイン領域と電気的に導通なビット線のアレイを形成する過程 と、からなり、少なくとも一つのビット線は、単一のビット線コンタクトを 通して二個以上のコンデンサ構造と電気的に接続していることを特徴とする メモリアレイ形成方法。 ７７． 請求項７６記載のメモリアレイの形成方法は、セミコンダクタ・オン・ インシュレータ層の内部に前記電界効果トランジスタのワード線を形成する 過程を更に有することを特徴とするメモリアレイ形成方法。 ７８． 請求項７６記載のメモリアレイの形成方法は、ワード線は前記セミコン ダクタ・オン・インシュレータ層を完全には貫通していない、セミコンダク タ・オン・インシュレータ層の内部に前記電界効果トランジスタのワード線 を形成する過程を更に有することを特徴とするメモリアレイ形成方法。 ７９． ＤＲＡＭアレイの形成方法において、該方法は、 外側部及び内側部を有するセミコンダクタ・オン・インシュレータ層を形 成する過程と、 形成された少なくとも二つのＤＲＡＭメモリセル共通のドレイン領域を形 成するために、セミコンダクタ・オン・インシュレータ層内側部へ導電性増 強不純物をイオン注入する過程と、 ワード線開口の一方は少なくとも二つのＤＲＡＭメモリセルのうちの一方 のために、ワード線開口の他方は少なくとも二つのＤＲＡＭメモリセルのう ちの他方のために、セミコンダクタ・オン・インシュレータ層へ共通ドレイ ン領域に向かって下方に、しかしこれを貫通しないように少なくとも二つの ワード線開口を部分的にのみエッチングする過程と、 ワード線開口側壁にゲート誘電体層を設ける過程と、 前記ゲート誘電体層を形成後、ワード線開口の内部の導電性物質を充填す ると共に、ワード線開口内の導電性物質は電気的に絶縁性の物質によって封 止される過程と、 形成された少なくとも二つのＤＲＡＭメモリセルの各々にドレイン領域を 形成するために、セミコンダクタ・オン・インシュレータ層外側部へ導電性 増強不純物をイオン注入する過程と、 セミコンダクタ・オン・インシュレータ層の外側コンデンサ構造と、各ソ ース線に電気的に接続された絶縁封止されたワード線とを形成する過程と、 共通ドレイン領域と電気的に導通なビット線を設ける過程と、 からなることを特徴とするＤＲＡＭアレイ形成方法。 ８０． メモリセルのメモリアレイであって、該メモリアレイは、 外側面を有する基板と、 該外側面上に横設される絶縁層と、 該絶縁層との間に接触面を有し、該接触面から間隔を置いて外側面とを有 する前記絶縁層上に横設される半導体物質の層と、 該接触面に近接する、該半導体物質の層の内部に収容されるドレイン拡散 領域と、 各々対向する横側面を有し、前記半導体物質の内部で各々間隔を置いて設 けられ、前記半導体物質の層の外側面の下に設けられるゲート線の上端を有 し、該半導体物質の層の内部に完全に収容され、個々のゲート誘電体物質に より各々電気的に絶縁されている一連の細長い導電性ゲート線と、 それぞれ個々のゲート線と関連し、関連したゲート線の一方の横側面にの み設けられる、半導体物質の層の内部に収容される一連のソース拡散領域と 、 個々がそれぞれ個々のゲート線と関連し、それぞれ関連したゲート線上に 設けられ、半導体物質の層の外側面と実質上共面であるほぼ平面の封止部の 上端を更に有する半導体物質の層の内部に収容される一連の絶縁封止部と、 各ゲート線と関連したソース拡散領域と電気的に接続しており、該一連の ゲート線上に設けられる蓄積ノードと、 該蓄積ノード上に設けられるコンデンサ誘電体層と、 該蓄積ノードに作動上近接し誘電体層上に設けられるセル板ノードと、 該セル板ノード上に設けられる絶縁層と、 該絶縁層により前記ゲート層の外側に支持されるビット線と、 該ビット線と結合し、前記絶縁層を貫通し、該ドレイン拡散領域と電気的 に接続している電気コンタクトと、からなり、一連のゲート線のそれぞれは ドレイン拡散領域と作動上関連付けられていることを特徴とするメモリセル のメモリアレイ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６８１Ｂ (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ 【要約の続き】 ード線の下で互いに接続されている。さらに他の特徴と して、ＤＲＡＭアレイは単一のビット線コンタクトに対 して二つ以上のメモリセルを有し、複数個の個々のメモ リセルの占有面積は、２ｆ×（２ｆ＋ｆ／Ｎ）と同等又 はそれ以下である（ここで、“ｆ”はアレイを製造する ときの最小フォトリソグラフィック特性寸法、“Ｎ”は 特定部分内における単一ビット線コンタクト当りのメモ リセルの数である。）。

Claims (1)

  1. 【特許請求の範囲】 １． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質の層の中に設けられる、上下方向に間隔を置いて設けられ る二つのソース／ドレイン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、上下方向に間隔を置いて設 けられるソース／ドレイン拡散領域の間に位置するトランジスタゲートと、 から成ることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。 ２． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中に 電界を形成するように、ソース／ドレイン拡散領域のうちの一方の少なくと も一部に沿って延在していることを特徴とするトランジスタ。 ３． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中に 電界を形成するように、ソース／ドレイン拡散領域の両方の少なくとも一部 に沿って延在していることを特徴とするトランジスタ。 ４． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中に 電界を形成するように、ソース／ドレイン拡散領域のうちの少なくとも一方 の全体に沿って延在していることを特徴とするトランジスタ。 ５． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中に 電界を形成するように、ソース／ドレイン拡散領域の両方の全体に沿って延 在していることを特徴とするトランジスタ。 ６． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、対向する横側面を有する細長い導電線 の形状であり、前記二つの拡散領域にそれぞれ接触している、分離した第一 及び第二電気コンタクトを更に有し、前記第一及び第二コンタクトは、ゲー ト線に対して、その一方の横側面上で実質的に平行な面内に埋設されている ことを特徴とするトランジスタ。 ７． 請求項１記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、対向する横側面を有する細長い導電線 の形状であり、前記二つの拡散領域にそれぞれ接触している、分離した第一 及び第二電気コンタクトを更に有し、前記第一及び第二コンタクトは、ゲー ト線の一方の横側面上で、ゲート線に対して実質的に垂直な面内に埋設され ていることを特徴とするトランジスタ。 ８． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質層の内部に設けられるトランジスタゲートと、 前記半導体物質層の内部に作動上前記トランジスタゲートに近接して設け られる上下方向外側ソース／ドレイン拡散領域と上下方向内側拡散領域と、 から成ることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。 ９． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタに おいて、前記トランジスタゲートは、前記半導体物質層を完全に貫通して設 けられることを特徴とするトランジスタ。 １０． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中 に電界を形成するように、ソース／ドレイン拡散領域のうちの一方の少なく とも一部に沿って延在していることを特徴とするトランジスタ。 １１． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中 に電界を形成するように、ソース／ドレイン拡散領域の両方の少なくとも一 部に沿って延在していることを特徴とするトランジスタ。 １２． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中 に電界を形成するように、ソース／ドレイン拡散領域のうちの少なくとも一 方の全体に沿って延在していることを特徴とするトランジスタ。 １３． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、ゲートへの電圧印加に従ってその中 に電界を形成するように、ソース／ドレイン拡散領域の両方の全体に沿って 延在していることを特徴とするトランジスタ。 １４． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、対向する横側面を有する細長い導電 線の形状であり、前記二つの拡散領域にそれぞれ接触している、分離した第 一及び第二電気コンタクトを更に有し、前記第一及び第二コンタクトは、ゲ ート線に対してその一方の横側面上で実質的に平行な面内に埋設されている ことを特徴とするトランジスタ。 １５． 請求項８記載のセミコンダクタ・オン・インシュレータ型トランジスタ において、前記トランジスタゲートは、対向する横側面を有する細長い導電 線の形状であり、前記二つの拡散領域にそれぞれ接触している、分離した第 一及び第二電気コンタクトを更に有し、前記第一及び第二コンタクトは、ゲ ート線の一方の横側面上で、ゲート線に対して実質的に垂直な面内に埋設さ れていることを特徴とするトランジスタ。 １６． 絶縁層と、 外側面と内側面を有する、前記絶縁層上の半導体物質の層と、 一方のソース／ドレイン拡散領域が前記外側面に位置し、他方のソース／ ドレイン拡散領域が前記内側面に位置する、前記半導体物質の層に設けられ る一対のソース／ドレイン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、前記ソース／ドレイン拡散 領域の間に位置するトランジスタゲートと、 から成ることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。 １７． 請求項１６記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、前記外側面からセミコンダクタ・ オン・インシュレータ層内部に向かって、セミコンダクタ・オン・インシュ レータ層に入り込んで設けられることを特徴とするトランジスタ。 １８． 請求項１６記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、前記外側面から内側面まで、セミ コンダクタ・オン・インシュレータ層を貫通して設けられることを特徴とす るトランジスタ。 １９． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質層の内部に設けられるソース領域、ドレイン領域及びそれ らの間のチャネル領域と、 ゲートへの電圧印加に従って前記チャネル領域の内部に電界を形成するよ うに、前記チャネル領域に沿って前記半導体物質層に作動上隣接して設けら れ、また、ゲートへの電圧印加に従ってその中に電界を形成するように、ソ ース及びドレイン領域のうちの少なくとも一方の一部に沿って延在している トランジスタゲートと、 から成ることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。 ２０． 請求項１９記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、ソース及びドレイン領域の両方の 一部に沿って延在していることを特徴とするトランジスタ。 ２１． 請求項１９記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、ソース及びドレイン領域のうちの 少なくとも一方の全体に沿って延在していることを特徴とするトランジスタ 。 ２２． 請求項１９記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、ソース及びドレイン領域の両方の 全体に沿って延在していることを特徴とするトランジスタ。 ２３． 請求項１９記載のセミコンダクタ・オン・インシュレータ型トランジス タにおいて、前記トランジスタゲートは、絶縁層上の半導体物質層を貫通し て設けられることを特徴とするトランジスタ。 ２４． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質の層の中、間隔を置いて設けられる二つのソース／ドレイ ン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、間隔を置いて設けられるソ ース／ドレイン拡散領域の間に位置する対向する横側面を有する、細長い導 電線の形状であるトランジスタゲートと、 ゲート線に対して、その一方の横側面上で実質的に平行な面内に埋設され 、二つの拡散領域にそれぞれ接触している第一及び第二電気コンタクトと、 から成ることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。 ２５． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質の層の中に、間隔を置いて設けられる二つのソース／ドレ イン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、間隔を置いて設けられるソ ース／ドレイン拡散領域の間に位置する、対向する横側面を有する細長い導 電線の形状であるトランジスタゲートと、 ゲート線の一方の横側面上でゲート線に対して実質的に垂直な面内に埋設 されており、二つの拡散領域にそれぞれ接触している第一及び第二電気コン タクトと、 から成ることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ。 ２６． メモリアレイは、 個々は電界効果型トランジスタと蓄積コンデンサとにより特徴づけられる 複数個のメモリセルを有し、該電界効果型トランジスタは、セミコンダク タ・オン・インシュレータ型トランジスタを有し、該セミコンダクタ・オ ン・インシュレータ型トランジスタは、 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質の層の中に設けられる、上下方向に間隔を置いて設けら れる二つのソース／ドレイン拡散領域と、 前記半導体物質層に作動上隣接して設けられ、上下方向に間隔を置いて 設けられるソース／ドレイン拡散領域の間に位置するワード線ゲートと、 を有し、 前記蓄積コンデンサはソース／ドレイン拡散領域のうちの一方と電気的に 導通し、ビット線はソース／ドレイン拡散領域のうちの他方と電気的に導通 していることを特徴とするメモリアレイ。 ２７． 請求項２６記載のメモリアレイにおいて、前記ワード線ゲートは、ゲー トへの電圧印加に従ってその中に電界を形成するように、ソース／ドレイン 拡散領域のうちの一方の少なくとも一部に沿って延在していることを特徴と するメモリアレイ。 ２８． 請求項２６記載のメモリアレイにおいて、前記ワード線ゲートは、ワー ド線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ ドレイン拡散領域の両方の少なくとも一部に沿って延在していることを特徴 とするメモリアレイ。 ２９． 請求項２６記載のメモリアレイにおいて、前記ワード線ゲートは、ワー ド線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ ドレイン拡散領域のうちの少なくとも一方の全体に沿って延在していること を特徴とするメモリアレイ。 ３０． 請求項２６記載のメモリアレイにおいて、前記ワード線ゲートは、ワー ド線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ ドレイン拡散領域の両方の全体に沿って延在していることを特徴とするメモ リアレイ。 ３１． シーケンシャルアクセス不要の複数個のメモリセルからなり、複数個の うちの少なくとも一部は単一のビット線コンタクトに対して二個以上のメモ リセルを有することを特徴とするメモリ回路。 ３２． 請求項３１記載のメモリ回路において、前記複数個のメモリセルの一部 のトランジスタは、シリコン・オン・インシュレータ電界効果型トランジス タから成ることを特徴とするメモリ回路。 ３３． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して４個以上のメモリセルを有することを特徴と するメモリ回路。 ３４． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して５個以上のメモリセルを有することを特徴と するメモリ回路。 ３５． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して６個以上のメモリセルを有することを特徴と するメモリ回路。 ３６． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して７個以上のメモリセルを有することを特徴と するメモリ回路。 ３７． 請求項３１記載のメモリ回路において、前記複数個のうちの一部は、単 一のビットコンタクトに対して８個以上のメモリセルを有することを特徴と するメモリ回路。 ３８． セミコンダクタ・オン・インシュレータ層の内部に実質的に垂直に形成 された電界効果型トランジスタを有する複数個のメモリセルから成ることを 特徴とするメモリ回路。 ３９． 請求項３８記載のメモリ回路において、前記メモリセルの複数個のコン デンサは、セミコンダクタ・オン・インシュレータ層の外側に設けられてい ることを特徴とするメモリ回路。 ４０． 複数個のワード線と、ソース領域と、ドレイン領域と、該ドレイン領域 と電気的に導通なビット線と、前記ソース領域と電気的に導通な蓄積コンデ ンサとから成るメモリセルのメモリアレイであって、異なるメモリセルの少 なくとも二つのドレイン領域は、ワード線のうちの一つの下方で互いに接続 されていることを特徴とするメモリアレイ。 ４１． 請求項４０記載のメモリアレイにおいて、前記ソース領域とドレイン領 域は、セミコンダクタ・オン・インシュレータ層の内部に設けられているこ とを特徴とするメモリアレイ。 ４２． 請求項４０記載のメモリアレイにおいて、前記ソース領域とドレイン領 域はセミコンダクタ・オン・インシュレータ層の内部に設けられ、前記ワー ド線はセミコンダクタ・オン・インシュレータ層の内部に設けられているこ とを特徴とするメモリアレイ。 ４３． 複数個のワード線と、ソース領域と、ドレイン領域と、該ソース領域と 電気的に導通なビット線と、前記ドレイン領域と電気的に導通な蓄積コンデ ンサとから成るメモリセルのメモリアレイであって、複数個の前記ソース領 域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に形成 され、複数個の前記ワード線はセミコンダクタ・オン・インシュレータ層の 内部に形成されることを特徴とするメモリアレイ。 ４４． 請求項４３記載のメモリアレイにおいて、異なるメモリセルの少なくと も二つのドレイン領域は、ワード線のうちの一つの下方で互いに接続されて いることを特徴とするメモリアレイ。 ４５． 複数個のワード線と、ソース領域と、ドレイン領域と、該ソース領域と 電気的に導通なビット線と、前記ドレイン領域と電気的に導通な蓄積コンデ ンサとから成るメモリセルのメモリアレイであって、複数個の前記ソース領 域とドレイン領域は、セミコンダクタ・オン・インシュレータ層の内部に形 成され、複数個の前記ワード線は、セミコンダクタ・オン・インシュレータ 層を貫通して形成されることを特徴とするメモリアレイ。 ４６． 請求項４５記載のメモリアレイにおいて、異なるメモリセルの少なくと も二つのドレイン領域は、ワード線のうちの一つの下方で互いに接続されて いることを特徴とするメモリアレイ。 ４７． 複数個のワード線と、ソース領域と、ドレイン領域と、前記ソース領域 と電気的に導通なビット線と、前記ドレイン領域と電気的に導通な蓄積コン デンサとから成るメモリセルのメモリアレイであって、複数個の前記ソース 領域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に形 成され、複数個の前記蓄積コンデンサはセミコンダクタ・オン・インシュレ ータ層の上に形成されることを特徴とするメモリアレイ。 ４８． 基板に対して設けられるシーケンシャルアクセス不要のメモリセルのメ モリアレイであって、複数個の個々のメモリセルは、ｆをアレイを製造する 際の最小のフォトリソグラフィック特性寸法とすると、６ｆ2よりも少ない 表面領域を個々に占めることを特徴とするメモリセルのメモリアレイ。 ４９． 請求項４８記載のメモリアレイにおいて、複数個の個々のメモリセルは 、５ｆ2以下の表面領域を個々に占めることを特徴とするメモリアレイ。 ５０． 請求項４８記載のメモリアレイにおいて、複数個の個々のメモリセルは 、４．２５ｆ2以下の表面領域を個々に占めることを特徴とするメモリアレ イ。 ５１． シーケンシャルアクセス不要のメモリセルのアレイと、アレイの少なく とも一部は、単一のビット線コンタクトに対して二個以上のメモリセルを有 し、“ｆ”をアレイを製造する際の最小のフォトリソグラフィック特性寸法 とし、“Ｎ”をその一部における単一のビット線コンタクトに対するメモリ セルの数とすると、その一部の複数個のメモリセルの個々は、２ｆ×（２ ｆ＋ｆ／Ｎ）以下の表面領域を占めることを特徴とするＤＲＡＭ回路。 ５２． 請求項５１記載のＤＲＡＭアレイにおいて、複数個の個々のメモリセル は、５ｆ2以下の表面領域を個々に占めることを特徴とするＤＲＡＭアレイ 。 ５３． 請求項５１記載のＤＲＡＭアレイにおいて、複数個の個々のメモリセル は、４．２５ｆ2以下の表面領域を個々に占めることを特徴とするＤＲＡＭ アレイ。 ５４． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質層の内部に設けられるゲート線のアレイと、 から成ることを特徴とするトランジスタゲートアレイ。 ５５． 請求項５４記載のトランジスタゲートアレイにおいて、前記ゲート線は 、前記半導体物質層を完全に貫通して設けられることを特徴とするトランジ スタゲートアレイ。 ５６． 請求項５４記載のトランジスタゲートアレイにおいて、前記ゲート線は 、半導体物質層の内部で互いに実質的に平行に伸びることを特徴とするトラ ンジスタゲートアレイ。 ５７． 請求項５４記載のトランジスタゲートアレイにおいて、前記ゲート線は 、 前記半導体物質層を完全に貫通して設けられ、それの内部で互いに実質的に 平行に伸びることを特徴とするトランジスタゲートアレイ。 ５８． 請求項５４記載のトランジスタゲートアレイは、電界効果トランジスタ を形成するゲート線と関連するソース／ドレイン対を更に有し、トランジス タゲート線のうちの一方が、ゲート線への電圧印加に従って一つのソース／ ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ド レイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを 特徴とするトランジスタゲートアレイ。 ５９． 請求項５４記載のトランジスタゲートアレイは、電界効果トランジスタ を形成するゲート線と関連するソース／ドレイン対を更に有し、トランジス タゲート線のうちの一方が、ゲート線への電圧印加に従って両方のソース／ ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ド レイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを 特徴とするトランジスタゲートアレイ。 ６０． 請求項５４記載のトランジスタゲートアレイは、電界効果トランジスタ を形成するゲート線と関連するソース／ドレイン対を更に有し、トランジス タゲート線のうちの一方が、ゲート線への電圧印加に従って一つのソース／ ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ド レイン拡散領域のうちの一方の全体に沿って延在していることを特徴とする トランジスタゲートアレイ。 ６１． 請求項５４記載のトランジスタゲートアレイは、電界効果トランジスタ を形成するゲート線と関連するソース／ドレイン対を更に有し、トランジス タゲート線のうちの一方が、ゲート線への電圧印加に従って両方のソース／ ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ド レイン拡散領域の両方の全体に沿って延在していることを特徴とするトラン ジスタゲートアレイ。 ６２． 絶縁層と、 外側面と内側面を有する、前記絶縁層上の半導体物質の層と、 内側面までは達しないが半導体物質層の外側面から半導体物質層内に延在 する、半導体物質層の内部に設けられたゲートのアレイと、 ソース領域、ドレイン領域、及び少なくともゲートが収容される半導体物 質層の内部に収容される該ゲートと関連するチャネル領域と、 から成ることを特徴とするトランジスタゲートアレイ。 ６３． 請求項６２記載のトランジスタゲートアレイにおいて、前記ソース及び ドレイン領域は、前記半導体物質層の内部に収容されることを特徴とするト ランジスタゲートアレイ。 ６４． 絶縁層と、 前記絶縁層上の半導体物質の層と、 前記半導体物質層を完全には貫通していないゲートであって、半導体物質 層の内部に設けられたゲートのアレイと、 ソース領域、ドレイン領域、及び少なくともゲートが収容される半導体物 質層の内部に収容される該ゲートと関連するチャネル領域と、 から成ることを特徴とするトランジスタゲートアレイ。 ６５． 請求項６４記載のトランジスタゲートアレイにおいて、前記ソース及び ドレイン領域は、前記半導体物質層の内部に収容されることを特徴とするト ランジスタゲートアレイ。 ６６． セミコンダクタ・オン・インシュレータ型トランジスタの形成方法にお いて、該方法は、 基板上に半導体物質層を形成する過程と、 側壁を有するトランジスタゲート線開口を前記半導体物質層の内部にパタ ーンニングする過程と、 前記ゲート線開口の側壁上にゲート誘電体層を形成する過程と、 前記ゲート誘電体層を形成後、前記トランジスタゲート線開口を導電性物 質で充填する過程と、 前記トランジスタゲート線開口に作動上隣接して半導体物質層の内部にチ ャネル領域を設ける過程と、 前記チャネル領域に作動上近接する一対のソース／ドレイン領域を形成す る過程と、 から成ることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ形成方法。 ６７． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部に設けられることを特徴とするトランジスタ形成方法。 ６８． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部の二つの異なる上下位置へ導電性増強不純物をイオン注入することよ り、半導体物質層の内部に設けられることを特徴とするトランジスタ形成方 法。 ６９． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部の二つの異なる上下位置へ二つの異なるマスク過程を用いて導電性増 強不純物をイオン注入することにより、半導体物質層の内部に設けられるこ とを特徴とするトランジスタ形成方法。 ７０． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記ゲート線開口は、前記半導体物質層を完全に貫 通して設けらることを特徴とするトランジスタ形成方法。 ７１． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記ゲート線開口は、前記半導体物質層を部分的に のみ貫通して設けらることを特徴とするトランジスタ形成方法。 ７２． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部に設けられ、前記ゲート線開口は、前記半導体物質層を完全に貫通し て設けられることを特徴とするトランジスタ形成方法。 ７３． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部に設けられ、前記ゲート線開口は、前記半導体物質層を部分的にのみ 貫通して設けられることを特徴とするトランジスタ形成方法。 ７４． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法において、前記一対のソース／ドレイン領域は、半導体物質層 の内部に設けられ、前記ソース／ドレイン拡散領域のうちの一方は外側領域 を有し、前記ソース／ドレイン拡散層のうちの他方は内側領域を有するトラ ンジスタ形成方法において、該方法は更に、 マスク部分と非マスク部分とを画定するために半導体物質層をマスクする 過程と、 内部拡散領域へ半導体物質層を貫通して導電性プラグコンタクトを形成す るために半導体物質層の非マスク部分にイオン注入する過程と、 から成ることを特徴とするセミコンダクタ・オン・インシュレータ型トラ ンジスタ形成方法。 ７５． 請求項６６記載のセミコンダクタ・オン・インシュレータ型トランジス タの形成方法は、半導体層の中にトランジスタゲート線開口を形成する前に 、半導体層の外側にエッチング停止層を形成する過程を更に有することを特 徴とするトランジスタ形成方法。 ７６． メモリアレイの形成方法において、該方法は、 外側部及び内側部を有するセミコンダクタ・オン・インシュレータ層を形 成する過程と、 ソース領域は前記セミコンダクタ・オン・インシュレータ層の外側部に形 成され、ドレイン領域は前記セミコンダクタ・オン・インシュレータ層の内 側部に形成される、前記セミコンダクタ・オン・インシュレータ層の内部に 形成されたソース領域とドレイン領域を少なくとも有する電界効果トランジ スタのアレイを形成する過程と、 それぞれの外側ソース領域と電気的に導通な、セミコンダクタ・オン・イ ンシュレータ層の外側にコンデンサ構造のアレイを形成する過程と、 前記内側ドレイン領域と電気的に導通なビット線のアレイを形成する過程 と、 から成ることを特徴とするメモリアレイ形成方法。 ７７． 請求項７６記載のメモリアレイの形成方法は、セミコンダクタ・オン・ インシュレータ層の内部に前記電界効果トランジスタのワード線を形成する 過程を更に有することを特徴とするメモリアレイ形成方法。 ７８． 請求項７６記載のメモリアレイ形成方法は、ワード線は前記セミコンダ クタ・オン・インシュレータ層を完全には貫通していない、セミコンダク タ・オン・インシュレータ層の内部に前記電界効果トランジスタのワード線 を形成する過程を更に有することを特徴とするメモリアレイ形成方法。 ７９． ＤＲＡＭアレイの形成方法において、該方法は、 外側部及び内側部を有するセミコンダクタ・オン・インシュレータ層を形成す る過程と、 形成された少なくとも二つのＤＲＡＭメモリセル共通のドレイン領域を形成す るために、セミコンダクタ・オン・インシュレータ層内側部へ導電性増強不純物 をイオン注入する過程と、 ワード線開口の一方は少なくとも二つのＤＲＡＭメモリセルのうちの一方のた めに、ワード線開口の他方は少なくとも二つのＤＲＡＭメモリセルのうちの他方 のために、セミコンダクタ・オン・インシュレータ層へ少なくとも二つのワード 線開口を部分的にのみエッチングする過程と、 ワード線開口側壁にゲート誘電体層を設ける過程と、 前記ゲート誘電体層を形成後、ワード線開口の内部の導電性物質を充填すると 共に、ワード線開口内の導電性物質は電気的に絶縁性の物質によって封止される 過程と、 形成された少なくとも二つのＤＲＡＭメモリセルの各々にドレイン領域を形成 するために、セミコンダクタ・オン・インシュレータ層外側部へ導電性増強不純 物をイオン注入する過程と、 セミコンダクタ・オン・インシュレータ層の外側コンデンサ構造と、各ソース 線に電気的に接続された絶縁封止されたワード線とを形成する過程と、 共通ドレイン領域と電気的に導通なビット線を設ける過程と、 から成ることを特徴とするＤＲＡＭアレイ形成方法。
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