JPH04360572A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04360572A JPH04360572A JP3163944A JP16394491A JPH04360572A JP H04360572 A JPH04360572 A JP H04360572A JP 3163944 A JP3163944 A JP 3163944A JP 16394491 A JP16394491 A JP 16394491A JP H04360572 A JPH04360572 A JP H04360572A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はプレーナセル構造と称さ
れる半導体メモリ装置に関するものである。
れる半導体メモリ装置に関するものである。
【０００２】
【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。
【０００３】プレーナセル構造では、複数のＭＯＳトラ
ンジスタのソース領域のための連続した拡散領域と、複
数のＭＯＳトランジスタのドレイン領域のための連続し
た拡散領域とが互いに平行に基板に形成され、基板上に
は絶縁膜を介して両拡散領域に交差するワードラインが
形成される。プレーナセル構造では、素子分離用にフィ
ールド酸化膜を設ける必要がなく、また、ソース領域と
ドレイン領域が複数個のトランジスタで共有されるので
、そのコンタクトも数個または数十個のトランジスタに
１個の割りですみ、高集積化を図る上で好都合である。
ンジスタのソース領域のための連続した拡散領域と、複
数のＭＯＳトランジスタのドレイン領域のための連続し
た拡散領域とが互いに平行に基板に形成され、基板上に
は絶縁膜を介して両拡散領域に交差するワードラインが
形成される。プレーナセル構造では、素子分離用にフィ
ールド酸化膜を設ける必要がなく、また、ソース領域と
ドレイン領域が複数個のトランジスタで共有されるので
、そのコンタクトも数個または数十個のトランジスタに
１個の割りですみ、高集積化を図る上で好都合である。
【０００４】
【発明が解決しようとする課題】しかし、さらに高集積
化を図ろうとすると、微細化によるショートチャネル効
果や、ビットラインの高抵抗化によるスピード遅延の問
題などが生じてくる。本発明はプレーナ構造をさらに改
良して高集積化を図るとともに、ショートチャネル効果
をなくし、かつ、スピードを速めることを目的とするも
のである。
化を図ろうとすると、微細化によるショートチャネル効
果や、ビットラインの高抵抗化によるスピード遅延の問
題などが生じてくる。本発明はプレーナ構造をさらに改
良して高集積化を図るとともに、ショートチャネル効果
をなくし、かつ、スピードを速めることを目的とするも
のである。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ装
置は、ソースとなる拡散層上に単結晶シリコン層が形成
され、その単結晶シリコン層には断面がほぼＶ字形で、
ソース拡散層に到達する溝が互いに平行に複数個形成さ
れており、その溝の側壁にはゲート酸化膜が形成され、
その溝の底部には絶縁膜が形成され、その溝は少なくと
も表面側の一部がシリサイド化された多結晶シリコン層
にてなるワードラインで埋め込まれ、かつそのワードラ
イン表面が絶縁膜で被われており、前記単結晶シリコン
層上にはワードラインと直交する方向に延びる帯状で、
かつ少なくとも表面側の一部がシリサイド化された多結
晶シリコン層にてなるビットラインが複数本形成されて
おり、前記単結晶シリコン層のうちビットラインと接す
る部分にはドレインとなる拡散層が形成されているプレ
ーナ構造の半導体メモリ装置である。
置は、ソースとなる拡散層上に単結晶シリコン層が形成
され、その単結晶シリコン層には断面がほぼＶ字形で、
ソース拡散層に到達する溝が互いに平行に複数個形成さ
れており、その溝の側壁にはゲート酸化膜が形成され、
その溝の底部には絶縁膜が形成され、その溝は少なくと
も表面側の一部がシリサイド化された多結晶シリコン層
にてなるワードラインで埋め込まれ、かつそのワードラ
イン表面が絶縁膜で被われており、前記単結晶シリコン
層上にはワードラインと直交する方向に延びる帯状で、
かつ少なくとも表面側の一部がシリサイド化された多結
晶シリコン層にてなるビットラインが複数本形成されて
おり、前記単結晶シリコン層のうちビットラインと接す
る部分にはドレインとなる拡散層が形成されているプレ
ーナ構造の半導体メモリ装置である。
【０００６】本発明でのメタル配線は、前記単結晶シリ
コン層上及びビットライン上の絶縁膜に設けられたコン
タクトホールを介してビットラインに接続され、また前
記絶縁膜及び前記単結晶シリコン層に設けられたコンタ
クトホールを介してソースに接続される。半導体チップ
上には上記のメモリ部分だけを形成してもよく、論理回
路とともに形成してもよい。
コン層上及びビットライン上の絶縁膜に設けられたコン
タクトホールを介してビットラインに接続され、また前
記絶縁膜及び前記単結晶シリコン層に設けられたコンタ
クトホールを介してソースに接続される。半導体チップ
上には上記のメモリ部分だけを形成してもよく、論理回
路とともに形成してもよい。
【０００７】
【実施例】図１は一実施例を表わす。（Ａ）は概略部分
平面図であり、（Ｂ）はそのＸ−Ｙ線位置での断面図を
拡大して示したものである。Ｐ型シリコン基板２上にソ
ースとなるＮ型拡散層４が形成されている。拡散層４上
には厚さが０．５〜２μｍ程度のＰ型単結晶シリコン層
６が形成されている。単結晶シリコン層６には断面がほ
ぼＶ字形をなす溝８が互いに平行に複数個形成されてい
る。溝８の側壁には厚さが０．０１〜０．０５μｍ程度
のゲート酸化膜１２が形成され、溝８の底部で拡散層４
上にはゲート酸化膜１２よりも厚い酸化膜１０が形成さ
れている。溝８内には多結晶シリコン層１４が埋め込ま
れ、その多結晶シリコン層１４の表面にはＴｉＳｉ２、
ＷＳｉ２やＭｏＳｉ２などの高融点金属シリサイド層１
６が形成されている。多結晶シリコン層１４とシリサイ
ド層１６でゲート電極を兼ねるワードライン１８を構成
している。溝８の上部はシリコン酸化膜２０で被われて
いる。
平面図であり、（Ｂ）はそのＸ−Ｙ線位置での断面図を
拡大して示したものである。Ｐ型シリコン基板２上にソ
ースとなるＮ型拡散層４が形成されている。拡散層４上
には厚さが０．５〜２μｍ程度のＰ型単結晶シリコン層
６が形成されている。単結晶シリコン層６には断面がほ
ぼＶ字形をなす溝８が互いに平行に複数個形成されてい
る。溝８の側壁には厚さが０．０１〜０．０５μｍ程度
のゲート酸化膜１２が形成され、溝８の底部で拡散層４
上にはゲート酸化膜１２よりも厚い酸化膜１０が形成さ
れている。溝８内には多結晶シリコン層１４が埋め込ま
れ、その多結晶シリコン層１４の表面にはＴｉＳｉ２、
ＷＳｉ２やＭｏＳｉ２などの高融点金属シリサイド層１
６が形成されている。多結晶シリコン層１４とシリサイ
ド層１６でゲート電極を兼ねるワードライン１８を構成
している。溝８の上部はシリコン酸化膜２０で被われて
いる。
【０００８】単結晶シリコン層６上にはワードライン１
８と直交する方向に延びる帯状のビットライン２２が形
成されている。ビットライン２２はＮ型不純物を含んだ
多結晶シリコン層の少なくとも表面が高融点金属シリサ
イドとなって低抵抗化されたものである。単結晶シリコ
ン層６のうち、ビットライン２２と接する部分にはビッ
トライン２２からＮ型不純物が拡散して形成されたＮ型
拡散層２４が形成されており、この拡散層２４はドレイ
ンとなる。
８と直交する方向に延びる帯状のビットライン２２が形
成されている。ビットライン２２はＮ型不純物を含んだ
多結晶シリコン層の少なくとも表面が高融点金属シリサ
イドとなって低抵抗化されたものである。単結晶シリコ
ン層６のうち、ビットライン２２と接する部分にはビッ
トライン２２からＮ型不純物が拡散して形成されたＮ型
拡散層２４が形成されており、この拡散層２４はドレイ
ンとなる。
【０００９】単結晶シリコン層６でドレイン２４とソー
ス４の間にはチャネルが形成される。単結晶シリコン層
６及びビットライン２２上にはＳｉＯ２などの層間絶縁
膜２６が形成され、ソース４に配線を接続するために層
間絶縁膜２６と単結晶シリコン層６にコンタクトホール
が開けられ、アルミニウム配線２８がそのコンタクトホ
ールを通してソース４と接続されている。ビットライン
２２にアルミニウム配線を接続するために、層間絶縁膜
２６にはビットライン２２上の位置にコンタクトホール
３０が形成され、アルミニウム配線（図示略）とビット
ライン２２がそのコンタクトホール３０を介して接続さ
れる。ワードライン１８には層間絶縁膜２６及びシリコ
ン酸化膜２０を貫通するコンタクトホール３２が開けら
れ、そのコンタクトホール３２を介してアルミニウム配
線（図示略）がワードライン１８に接続されている。
ス４の間にはチャネルが形成される。単結晶シリコン層
６及びビットライン２２上にはＳｉＯ２などの層間絶縁
膜２６が形成され、ソース４に配線を接続するために層
間絶縁膜２６と単結晶シリコン層６にコンタクトホール
が開けられ、アルミニウム配線２８がそのコンタクトホ
ールを通してソース４と接続されている。ビットライン
２２にアルミニウム配線を接続するために、層間絶縁膜
２６にはビットライン２２上の位置にコンタクトホール
３０が形成され、アルミニウム配線（図示略）とビット
ライン２２がそのコンタクトホール３０を介して接続さ
れる。ワードライン１８には層間絶縁膜２６及びシリコ
ン酸化膜２０を貫通するコンタクトホール３２が開けら
れ、そのコンタクトホール３２を介してアルミニウム配
線（図示略）がワードライン１８に接続されている。
【００１０】図１（Ａ）中で斜線の施された領域３４は
１個のメモリトランジスタを表わしている。メモリトラ
ンジスタ３４では溝８の両側面にチャネルが形成される
。このチャネル領域にＰ型不純物を導入してしきい値電
圧を高めることによりワードラインが選択されてもメモ
リトランジスタがオンにならないようにするか、そのよ
うなイオン注入をしないでしきい値電圧を低いままとし
てメモリトランジスタがオンになる状態としておくかに
より情報の書込みがなされる。
１個のメモリトランジスタを表わしている。メモリトラ
ンジスタ３４では溝８の両側面にチャネルが形成される
。このチャネル領域にＰ型不純物を導入してしきい値電
圧を高めることによりワードラインが選択されてもメモ
リトランジスタがオンにならないようにするか、そのよ
うなイオン注入をしないでしきい値電圧を低いままとし
てメモリトランジスタがオンになる状態としておくかに
より情報の書込みがなされる。
【００１１】図２により一実施例の製造方法を説明する
。 （Ａ）Ｐ型シリコン基板２に砒素やリンなどのＮ型不純
物を３０〜１５０ＫｅＶのエネルギーで１４１４〜１０
１６／ｃｍ２程度注入し、メモリ部のソース領域となる
Ｎ型拡散層４を形成する。その上にＰ型単結晶シリコン
エピタキシャル層６を形成する。単結晶シリコン層６に
は縦方向にメモリトランジスタのチャネルが形成され、
単結晶シリコン層６の膜厚がチャネル長になるため、そ
の単結晶シリコン層６の膜厚は０．５〜２μｍ程度の厚
さにする。
。 （Ａ）Ｐ型シリコン基板２に砒素やリンなどのＮ型不純
物を３０〜１５０ＫｅＶのエネルギーで１４１４〜１０
１６／ｃｍ２程度注入し、メモリ部のソース領域となる
Ｎ型拡散層４を形成する。その上にＰ型単結晶シリコン
エピタキシャル層６を形成する。単結晶シリコン層６に
は縦方向にメモリトランジスタのチャネルが形成され、
単結晶シリコン層６の膜厚がチャネル長になるため、そ
の単結晶シリコン層６の膜厚は０．５〜２μｍ程度の厚
さにする。
【００１２】（Ｂ）周辺回路部とメモリ部の間を分離し
たり、周辺部のトランジスタ間を分離するために、チャ
ネルストッパ層３６とフィールド酸化膜３８を既知のプ
ロセスで形成する。次に、全面にシリコン窒化膜４０を
０．０５〜０．１μｍの厚さに堆積する。
たり、周辺部のトランジスタ間を分離するために、チャ
ネルストッパ層３６とフィールド酸化膜３８を既知のプ
ロセスで形成する。次に、全面にシリコン窒化膜４０を
０．０５〜０．１μｍの厚さに堆積する。
【００１３】（Ｃ）単結晶シリコン層６に溝を形成する
ために、シリコン窒化膜４０に写真製版とエッチングに
より、紙面垂直方向に帯状に延びた互いに平行な複数本
の溝用の開口を設ける。開口が形成されたシリコン窒化
膜４０をマスクとして多結晶シリコン層６にエッチング
を施して断面がほぼＶ字型となる溝８を形成する。この
溝のエッチングは溝底部に拡散層４が露出するまで行な
う。単結晶シリコンのエッチングでは、エッチング液と
してＫＯＨ溶液などのアルカリ溶液を用いると面方位に
よるエッチング速度の差が現われる。この場合、多結晶
シリコン層６の表面を（１００）面に形成しておくと、
（１１１）面を側面にもった断面がＶ字型の溝８が形成
される。次に、ゲート酸化膜を形成するための酸化を行
なう。溝８の側壁に膜厚が０．０１〜０．０５μｍのゲ
ート酸化膜１２を形成すると、溝８の底部には拡散層４
が増速酸化されてゲート酸化膜１２によりも厚い酸化膜
１０が形成される。多結晶シリコン層６の上面は窒化膜
４０で被われているため酸化されない。
ために、シリコン窒化膜４０に写真製版とエッチングに
より、紙面垂直方向に帯状に延びた互いに平行な複数本
の溝用の開口を設ける。開口が形成されたシリコン窒化
膜４０をマスクとして多結晶シリコン層６にエッチング
を施して断面がほぼＶ字型となる溝８を形成する。この
溝のエッチングは溝底部に拡散層４が露出するまで行な
う。単結晶シリコンのエッチングでは、エッチング液と
してＫＯＨ溶液などのアルカリ溶液を用いると面方位に
よるエッチング速度の差が現われる。この場合、多結晶
シリコン層６の表面を（１００）面に形成しておくと、
（１１１）面を側面にもった断面がＶ字型の溝８が形成
される。次に、ゲート酸化膜を形成するための酸化を行
なう。溝８の側壁に膜厚が０．０１〜０．０５μｍのゲ
ート酸化膜１２を形成すると、溝８の底部には拡散層４
が増速酸化されてゲート酸化膜１２によりも厚い酸化膜
１０が形成される。多結晶シリコン層６の上面は窒化膜
４０で被われているため酸化されない。
【００１４】（Ｄ）次に、メモリトランジスタのゲート
電極とワードラインを兼ねる電極を形成するために、多
結晶シリコン層１４を堆積し、エッチバックを施して溝
８内のみに多結晶シリコン層１４を残す。多結晶シリコ
ン層１４上にタングステンなどの高融点金属膜１６ａを
堆積し、エッチバックを施して溝８内のみに高融点金属
膜１６ａを残す。溝８内の多結晶シリコン層１４と高融
点金属膜１６ａは後にワードラインとなる。その後、ワ
ードラインとその上に形成されるビットラインとを絶縁
するためにシリコン酸化膜２０を堆積し、エッチバック
を施してワードライン上のみにシリコン酸化膜２０を残
す。この酸化膜の膜厚は０．０５〜０．２μｍとする。
電極とワードラインを兼ねる電極を形成するために、多
結晶シリコン層１４を堆積し、エッチバックを施して溝
８内のみに多結晶シリコン層１４を残す。多結晶シリコ
ン層１４上にタングステンなどの高融点金属膜１６ａを
堆積し、エッチバックを施して溝８内のみに高融点金属
膜１６ａを残す。溝８内の多結晶シリコン層１４と高融
点金属膜１６ａは後にワードラインとなる。その後、ワ
ードラインとその上に形成されるビットラインとを絶縁
するためにシリコン酸化膜２０を堆積し、エッチバック
を施してワードライン上のみにシリコン酸化膜２０を残
す。この酸化膜の膜厚は０．０５〜０．２μｍとする。
【００１５】（Ｅ）窒化膜４０を除去した後、ビットラ
イン形成のために砒素やリンなどのＮ型不純物を含んだ
多結晶シリコン層２２ａを堆積し、その上に低抵抗化の
ためのタングステンやチタンなどの高融点金属膜２２ｂ
を堆積する。写真製版とエッチングにより高融点金属膜
２２ｂと多結晶シリコン層２２ａをパターン化してワー
ドラインと直交する方向に延びるビットラインを形成す
る。次に、熱処理を施す。これにより多結晶シリコン層
２２ａ中のＮ型不純物が単結晶シリコン層６に熱拡散し
、メモリトランジスタのドレインとなるＮ型拡散層２４
が形成される。また、この熱処理により、ワードライン
やビットラインでは多結晶シリコンと高融点金属が反応
してシリサイドが形成される。Ｎ型拡散層２４が形成さ
れるのは単結晶シリコン層６の面のみであり、ワードラ
イン上には酸化膜２０があるためワードラインにはＮ型
不純物は拡散しない。
イン形成のために砒素やリンなどのＮ型不純物を含んだ
多結晶シリコン層２２ａを堆積し、その上に低抵抗化の
ためのタングステンやチタンなどの高融点金属膜２２ｂ
を堆積する。写真製版とエッチングにより高融点金属膜
２２ｂと多結晶シリコン層２２ａをパターン化してワー
ドラインと直交する方向に延びるビットラインを形成す
る。次に、熱処理を施す。これにより多結晶シリコン層
２２ａ中のＮ型不純物が単結晶シリコン層６に熱拡散し
、メモリトランジスタのドレインとなるＮ型拡散層２４
が形成される。また、この熱処理により、ワードライン
やビットラインでは多結晶シリコンと高融点金属が反応
してシリサイドが形成される。Ｎ型拡散層２４が形成さ
れるのは単結晶シリコン層６の面のみであり、ワードラ
イン上には酸化膜２０があるためワードラインにはＮ型
不純物は拡散しない。
【００１６】（Ｆ）メタル配線を形成するための層間絶
縁膜２６を堆積し、ソース側のコンタクトホール２７と
ドレイン側のコンタクトホール３０、それにワードライ
ンのコンタクトホール３２も形成し、その後、メタル配
線２８，３４などを形成する。メモリトランジスタにデ
ータ書込みを行なうためのコア注入は、工程（Ｄ）でワ
ードラインを形成した後、絶縁膜２０を堆積する前に行
なう。
縁膜２６を堆積し、ソース側のコンタクトホール２７と
ドレイン側のコンタクトホール３０、それにワードライ
ンのコンタクトホール３２も形成し、その後、メタル配
線２８，３４などを形成する。メモリトランジスタにデ
ータ書込みを行なうためのコア注入は、工程（Ｄ）でワ
ードラインを形成した後、絶縁膜２０を堆積する前に行
なう。
【００１７】
【発明の効果】本発明ではメモリトランジスタが縦型構
造をなし、チャネル長は単結晶シリコンのエピタキシャ
ル層の膜厚により決定されるので、チャネル長を長くし
ても微細化の妨げにならない。チャネルがＶ字型の溝の
両側面に形成されるため、通常の２倍のオン電流を流す
ことができる。ソースは大面積であるため、低抵抗とな
り、ドレイン側ビットラインとワードラインは低抵抗化
されているため、全体として動作が高速化される。そし
て、本発明はプレーナ構造であるため、プレーナ構造に
共通の利点として、メモリ領域内にはフィールド酸化膜
がなく、またコンタクトが少なくてすむため、高集積化
を図ることができる。
造をなし、チャネル長は単結晶シリコンのエピタキシャ
ル層の膜厚により決定されるので、チャネル長を長くし
ても微細化の妨げにならない。チャネルがＶ字型の溝の
両側面に形成されるため、通常の２倍のオン電流を流す
ことができる。ソースは大面積であるため、低抵抗とな
り、ドレイン側ビットラインとワードラインは低抵抗化
されているため、全体として動作が高速化される。そし
て、本発明はプレーナ構造であるため、プレーナ構造に
共通の利点として、メモリ領域内にはフィールド酸化膜
がなく、またコンタクトが少なくてすむため、高集積化
を図ることができる。
【図１】一実施例を示す図であり、（Ａ）は概略部分平
面図、（Ｂ）は（Ａ）のＸ−Ｙ線位置での拡大断面図で
ある。
面図、（Ｂ）は（Ａ）のＸ−Ｙ線位置での拡大断面図で
ある。
【図２】一実施例の製造方法を示す工程断面図である。
４ ソースとなる拡散層６
単結晶シリコンエピタキシャル層
８ Ｖ字型溝 １０ 絶縁膜 １２ ゲート酸化膜１４
多結晶シリコン層１６
シリサイド層１８ ワードライン２
０ 絶縁膜 ２２ ビットライン２４
ドレインとなる拡散層２６
層間絶縁膜
単結晶シリコンエピタキシャル層
８ Ｖ字型溝 １０ 絶縁膜 １２ ゲート酸化膜１４
多結晶シリコン層１６
シリサイド層１８ ワードライン２
０ 絶縁膜 ２２ ビットライン２４
ドレインとなる拡散層２６
層間絶縁膜
Claims (3)
- 【請求項１】 ソースとなる拡散層上に単結晶シリコ
ン層が形成され、その単結晶シリコン層には断面がほぼ
Ｖ字形で、ソース拡散層に到達する溝が互いに平行に複
数個形成されており、その溝の側壁にはゲート酸化膜が
形成され、その溝の底部には絶縁膜が形成され、その溝
は少なくとも表面側の一部がシリサイド化された多結晶
シリコン層にてなるワードラインで埋め込まれ、かつそ
のワードライン表面が絶縁膜で被われており、前記単結
晶シリコン層上にはワードラインと直交する方向に延び
る帯状で、かつ少なくとも表面側の一部がシリサイド化
された多結晶シリコン層にてなるビットラインが複数本
形成されており、前記単結晶シリコン層のうちビットラ
インと接する部分にはドレインとなる拡散層が形成され
ている半導体メモリ装置。 - 【請求項２】 前記単結晶シリコン層上及びビットラ
イン上には絶縁膜が形成され、ビットライン上の前記絶
縁膜に設けられたコンタクトホールを介してメタル配線
がビットラインに接続され、ソースには前記絶縁膜及び
前記単結晶シリコン層に設けられたコンタクトホールを
介してメタル配線が接続されている請求項１に記載の半
導体メモリ装置。 - 【請求項３】 同一チップ上にさらに論理回路も形成
されている請求項１に記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163944A JPH04360572A (ja) | 1991-06-07 | 1991-06-07 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163944A JPH04360572A (ja) | 1991-06-07 | 1991-06-07 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360572A true JPH04360572A (ja) | 1992-12-14 |
Family
ID=15783792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163944A Pending JPH04360572A (ja) | 1991-06-07 | 1991-06-07 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104135A (ja) * | 1996-06-21 | 2004-04-02 | Micron Technology Inc | Ｓｏｉ型トランジスタを用いたｓｏｉ型トランジスタ回路及びその製造方法 |
-
1991
- 1991-06-07 JP JP3163944A patent/JPH04360572A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104135A (ja) * | 1996-06-21 | 2004-04-02 | Micron Technology Inc | Ｓｏｉ型トランジスタを用いたｓｏｉ型トランジスタ回路及びその製造方法 |
| JP2008124519A (ja) * | 1996-06-21 | 2008-05-29 | Micron Technology Inc | Ｓｏｉ型トランジスタを用いたメモリアレイ |
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