KR100519127B1 - 메모리 어레이 및 메모리 어레이 제작 방법 - Google Patents

메모리 어레이 및 메모리 어레이 제작 방법 Download PDF

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Abstract

본 발명은 SOI 트랜지스터, 메모리 및 그 외 다른 DRAM 회로 및 어레이, 트랜지스터 게이트 어레이, 그리고 이러한 구조물들의 제작 방법에 관한 것이다.
한가지 태양에서, SOI 트랜지스터는 a) 절연층, b) 상기 절연층 위에 배치되는 반도체 물질층, c) 상기 반도체 물질층 내에 제공되는 트랜지스터 게이트, d) 상기 반도체 물질층 내에서 상기 트랜지스터 게이트에 인접하게 배치되는 상부 소스/드레인 확산 영역 및 하부 확산 영역을 포함한다.
또다른 태양에서, DRAM 회로는 순차적 액세스를 필요로하지 않는 다수의 메모리 셀들을 포함하는 데, 이때, 다수의 메모리 셀들 중 일부분은 단일 비트라인 접점에 대하여 두 개보다 많은 메모리 셀들을 구비한다.
또한가지 태양에서, 메모리 셀들의 DRAM 어레이는 다수의 워드라인, 소스 영역, 드레인 영역, 상기 드레인 영역에 전기적으로 연결되는 비트라인, 상기 소스 영역게 전기적으로 연결되는 기억 커패시터를 포함하며, 이때, 여러 다른 메모리 셀들의 두 개 이상의 드레인 영역들이 한 워드라인 아래에서 서로 상호연결된다.
또하나의 태양에서, DRAM 어레이는 단일 비트라인 접점에 대하여 두 개보다 많은 메모리 셀들을 가지며, 다수의 개별 메모리 셀들은 2f X(2f+f/N)보다 작거나 같은 표면적을 점유한다. 이때, f는 어레이가 제작될 때의 최소 포토리소그래피 특징부 크기이고, N은 상기 일부분 내에서 단일 비트라인 접점에 대한 메모리 셀들의 숫자이다.

Description

메모리 어레이 및 메모리 어레이 제작 방법{Memory array and a method of forming a memory array}
본 발명은 SOI 트랜지스터, SOI 트랜지스터를 이용하는 DRAM 및 그 외 다른 회로에 관한 것이고, 또한 SOI 트랜지스터 제작 방법 및 SOI 트랜지스터를 이용한 메모리 회로 제작 방법에 관한 것이다.
전계 효과 트랜지스터들은 반도체 기판 내에 이격되어 위치하는, 통상적으로 소스 및 드레인이라 불리는 한쌍의 확산 영역들을 포함한다. 이들은 두 확산 영역 사이에 전류가 흐르도록 하고자 전기장을 부여하기 위해 확산 영역들 간 이격된 영역에 인접하게 제공되는 게이트를 포함한다. 확산 영역들 사이에서 상기 게이트에 인접한 기판 영역을 채널이라 부른다.
반도체 기판은 약전도성의 도펀트 불순물 농도를 가지는 벌크 단결정 실리콘 기판을 포함한다. 대안으로, 기판은 아래 절연층 위에 약전도성으로 도정된 반도체 물질 박막층 형태로 제공될 수 있다. 이를 통상적으로 SOI(Semiconductor-on-insulator) 구조라 부른다. SOI 구조 내의 확산 영역들은 실리콘 박막층을 완전히 관통할 수 있으며, 이를 완전-침하형 SOI 구조(fully depleted SOI construction)라 칭한다. 이와는 달리, 확산 영역들이 실리콘 박막층 두께의 일부분만을 관통할 수 있는 데, 이를 부분-침하형 SOI 구조(partially depleted SOI contruction)라 칭한다. 이와는 상관없이, 트랜지스터의 확산 영역들 사이에서 게이팅을 제공하기 위해 SOI층 위나 아래에 전도성 게이트가 수평방향으로 뻗어가며 위치한다.
전계 효과 트랜지스터들은 집적 회로에 사용되는 한가지 공통된 종류의 전자적 소자를 구성한다. 고밀도 집적 회로는 주로 반도체 웨이퍼로부터 제작된다. 제작이 완료되면, 한 개의 웨이퍼가 다수의 동일한 다이 면적을 포함하게 되며, 이들이 웨이퍼로부터 잘려나가 개별 칩들을 형성하게 된다. 다이 면적은 그 동작성을 테스트받게되며, 동작성이 우수한 다이들은 패키지로 포장되어 최조 제품이나 시스템에 사용되게 된다.
한가지 종류의 집적 회로는 메모리를 포함한다. 반도체 메모리의 기본 단위는 메모리 셀이다. 단일 비트의 정보를 저장할 수 있는 메모리 셀은 반도체 기판이나 웨이퍼의 단위 면적 당 점점 더 많은 셀들을 포함할 수 있도록 그 크기가 나날이 축소되고 있다. 이로 인해 집적 메모리 회로가 점차 정교해지고 있으며, 동작도 빨라지고 있다.
일례의 반도체 메모리는 ROM, RAM, PROM, EPROM, EEPROM 등을 포함한다. 일부는 속도에 비해 경제성과 소형화에 주목한다. 일부는 발광-고속 동작에 주목한다. 일부는 데이터를 영구적으로 저장하며, 일부는 매초마다 수백번씩 리프레시되어야할 정도로 일시적으로 데이터를 저장한다. 최소 메모리 셀들 중 하나는 DRAM의 단일 트랜지스터와 단일 커패시터를 포함한다.
본 발명은 SOI 트랜지스터, 메모리 회로 및 어레이, 트랜지스터 게이트 어레이, 그리고 이들의 제작 방법에 관한 것이다. 한가지 태양에서, SOI 트랜지스터는
- 절연층,
- 상기 절연층 위의 반도체 물질층,
- 상기 반도체 물질층 내에 제공되는 트랜지스터 게이트, 그리고
- 상기 트랜지스터 게이트에 인접하게 위치하면서 상기 반도체 물질층 내에 제공되는 상부 소스/드레인 확산 영역 및 하부 확산 영역을 포함한다.
또하나의 태양에서, 메모리 회로는 순차적 액세스를 필요로하지 않는 다수의 메모리 셀들을 포함하며, 이때, 다수의 메모리 셀들중 일부는 단일 비트라인 접점에 대하여 두 개보다 많은 메모리 셀들을 가진다.
또다른 태양에서, 메모리 셀들로 구성되는 메모리 어레이는 다수의 워드라인, 소스 영역, 드레인 영역, 상기 드레인 영역에 전기적으로 연결되는 비트라인, 상기 소스 영역에 전기적으로 연결되는 기억 커패시터를 포함하며, 이때, 여러 다른 메모리 셀들의 두 개 이상의 드레인 영역들이 한 워드라인 아래에서 서로 연결된다.
본 발명의 여러 태양들이 도 1-12의 웨이퍼 조각(10)을 이용하여 제 1 실시예에 대하여 설명될 것이다. 웨이퍼(10)는 벌크 단결정 실리콘 기판(12)을 가지며, 그 위에 절연층(14)(즉, SiO2)이 제공된다. 절연층(14)의 일례의 두께는 2000~5000 옹스트롬이다. 반도체 물질층(16)이 절연층(14) 위에 제공된다. 반도체 물질층(16)의 일례의 두께는 3000~8000 옹스트롬이다. 이는 단결정실리콘을 포함하는 것이 일반적이다. 따라서, 산화물층(14)과 벌크 실리콘층(12)은 반도체 물질층(16)이 증착될 기판을 형성한다. 이어지는 설명을 위해, SOI 층(16)은 상부면(18)과 하부면(20)을 포함한다. 보호형 에칭 정지층(22)(SiO2가 선호됨)이 SOI층(16) 위에 제공된다. 일례의 두께는 2000~5000 옹스트롬이다. 이 물질의 예는 도핑되지 않은 SiO2이다.
도 2 및 3을 참고해보자. 트랜지스터 게이트 라인 구멍(24)이 패턴처리되고 보호층(22)을 관통하여 에칭되어, 게이트 라인 구멍 측벽(25)을 형성한다. 도시되는 실시예에서, 게이트 라인 구멍(24)은 SOI층(16)을 완전히 관통하도록 제공된다.
도 4를 참고해보자. 게이트 라인 구멍 측벽(25)에 게이트 유전층(26)이 제공된다. 게이트 유전층(26)은 고온 산화나 증착 처리에 의해 제공되는 SiO2 형태인 것이 바람직하고 또한 통상적이다. 그후, 트랜지스터 게이트 구멍(24)의 나머지 부분을 완전히 채우도록 층(28)이 제공된다.
도 5를 참고해보자. 이 층(28)은 화학-기계적 폴리싱 등에 의해 평탄하게 에칭되어, 긴 전도성 트랜지스터 게이트 라인(30)을 형성한다. 증착된 층(28)은 위치 변경없이 제자리에서(in situ) 전도성으로 도핑된 폴리실리콘을 포함하거나, 그 외 다른 전도성 물질, 가령, W, WSix, 등을 포함하는 것이 바람직하다. 그래서, 게이트 라인(30)은 형성후 즉시 전기전도성을 띈다. 따라서, 트랜지스터 게이트(30)는 반도체 물질층(16) 내에 제공되며, 도시되는 실시예에서는 이 층(16)을 완전히 관통한다. 이어지는 설명을 위해, 긴 전도성 게이트 라인(30)은 서로 대응하는 측부(32)와 측부(33)를 가진다. 따라서, 트랜지스터 게이트(30)는 상부면(18)으로부터 하부면(20)까지 SOI층(16) 내로 제공된다.
도 6과 7을 참조해보자. 제 1 임플랜트 마스크(34)가 제공되고, 그후 웨이퍼(10)가 n+ 전도도형 도핑의 이온 임플랜팅에 처해져, SOI층(16) 내에서 하부면(20)에 제 1 내부 소스/드레인 확산 영역(35)을 형성하게 된다.
도 8 및 9를 참고해보자. 제 2 포토레지스트 마스크(36)가 웨이퍼(10)에 대해 제공되고, 이온 임플랜팅이 실행되어, n+ 전도도형 물질로 SOI 층(16)의 상부면(18)에 제 2 상부 소스/드레인 확산 영역(38)을 제공하게 된다. 제 2 상부 확산 영역(38)은 제 1 하부 확산 영역(35)에 대해 이격되어 형성된다. 당 분야의 통상의 지식을 가진 자라면, 요망하는 두 가지 높이로 앞서 설명한 이온 임플랜트들을 제공하도록 임플랜트 농도와 에너지를 선택할 수 있을 것이다. 따라서 상부 확산 영역(38)과 하부 확산 영역(35) 사이에 높이 방향으로 전계 효과 트랜지스터 채널 영역(39)이 형성된다. 따라서, 도시되는 소스/드레인 확산 영역(35, 38)은 채널 영역(39)과 게이트 라인(30)에 인접하게 제공된다. 트랜지스터 게이트 라인(30)은 SOI층(16)의 채널 영역(39)에 인접하게 SOI층(16) 내에 위치하여, 게이트 라인(30)에 적절한 전압을 공급할 때 채널 영역(39)에 전기장을 구축하게 한다. 게이트 라인(30)은 높이방향으로 이격된 소스/드레인 확산 영역들(35, 38) 사이에 또한 위치하며, 선호되는 실시예에서는 게이트 라인(30)에 전압을 공급할 때 두 확산 영역들(35, 38) 사이에 전기장을 구축할 수 있도록 소스/드레인 확산 영역들 둘 모두를 따라 높이방향으로 뻗어간다. 대안으로, 소스/드레인 확산 영역들 중 하나 또는 둘 모두의 일부분을 따라서만 뻗어가도록 게이트 라인이 만들어질 수도 있다.
대상 확산 영역 내 게이트 라인에 전압을 공급함으로서 구축되는 전기장은 소스/드레인 확산 영역(35, 38)에서의 내재적인 강한 도핑(즉, 1020-1021 이온/cm3)으로 인해 회로 동작에 악영향을 보이는데 기여하지 않는다.
도 10을 참고해보자. 또다른 마스크층(40)이 증착되고, 마스킹되지 않은 부분(41)을 통해 이온 임플랜팅이 SOI층(16) 내로 실행된다. 이는 SOI층(16)을 통해 하부 확산 영역(35)까지 이르도록 n+ 전도성 플러그 접점(42)을 형성시킨다.
도 11 및 12를 참고해보자. 에칭 정지층(22) 위에 절연 유전층(43)이 제공된다. 절연 유전층(43)은 BPSG(borophosphosilicate glass)를 포함하는 것이 바람직하다. 제 1 접점 구멍(44)은 BPSG층(43)과 에칭 정지층(22)을 통해 전도성 플러그(42)에 이르도록 에칭되고, 이어서 전도성 물질로 채워지며, 이에 따라 하부(또는 제 1) 확산 영역(35)을 전기적으로 연결한다. BPSG 층(43)과 에칭 정지층(22)을 통해 제 2 소스/드레인 확산 영역(38)에 이르도록 제 2 접점 구멍(45)이 에칭되고 다시 전도성 물질로 채워진다. 따라서 본 실시예에서, 제 1 접점(44) 및 제 2 접점(45)은 게이트 라인(30)의 한 편(즉, 도면에서 좌측)에 놓이게 되고, 게이트 라인(30)의 길이방향 속성에 대해 수직으로 뻗어가는 평면 11-11(도 12)에 놓인다.
도 13 및 도 15는 대안의 실시예에 따른 웨이퍼(10a)를 도시한다. 여기서, 제 1 접점(44a)과 제 2 접점(45a)은 게이트 라인(30)의 한 편(32)(즉, 도면에서 좌측)에 놓이며, 게이트 라인(30)에 대해 실질적으로 평행하게 뻗어가는 평면(50) 상에 놓인다.
본 발명에 따른, DRAM 회로같은, 메모리 회로가 도 16 및 17을 참고하여 설명된다. 벌크 단결정 실리콘 기판(56)과 그 위에 놓인 절연 산화물층(58)을 가지는 반도체 웨이퍼(55)가 도시된다. SOI층(60)이 산화물층(58) 위에 형성되며, 예를 들어 표현되는 상부(61)와 하부(62)를 포함한다. n+ 전도도 향상 불순물이 SOI층 하부(62)에 이온 임플랜팅되어, 임플랜트 영역(64)을 형성하고, 이 임플랜트 영역(64)은 두 개 이상의 메모리 셀들에 대한 공통 드레인 영역을 포함할 것이다.
상술한 제 1 실시예의 태양들에 따르면, 전기전도성인 일련의 긴 게이트 라인/워드라인(65a, 65b, 65c, 등)이 SOI층(60) 내에 최종적으로 제공된다. 게이트라인/워드라인(65a, b, c)이 형성되는 구멍들이 시간경과식 에칭 등을 이용하여 SOI층(60) 내로 부분적으로만 에칭되어, SOI층(60)의 공통 드레인 영역(64)을 관통하지 않게 한다. 게이트 유전층(66)이 그후 워드라인 구멍 내에 제공된다. 그후 워드라인 구멍들은 전도성 물질(65)로 채워져, 워드라인 구멍들의 나머지 부분을 채우게 된다. 그후, 시간경과식 에칭이 전도성 물질(65)에 대해 수행되어, SOI층(60)의 윗면에 대해 구멍을 제공한다. 이 구멍은 전기절연성 물질로 채워져, 전도부(65) 위에 절연 캡(68)을 제공하게 된다.
이후, SOI층(60)의 상부(61) 내로 n+ 전도도 개선 불순물을 이용한 적절한 마스킹 및 이온 임플랜팅이 수행되어, 도시되는 소스 영역(70a, 70b, 70c, 등)을 형성한다. 따라서, SOI층(60)의 한 영역(71)이 소스(70)와 드레인(64) 사이에 놓이게 되어, 관련 워드라인(65)에 의해 게이팅될 수 있는, 개별적인 전계 효과 트랜지스터의 채널 영역을 구성한다.
두 개의 절연 유전층(72, 74)이 SOI층(60) 상부에 제공된다. 절연 유전층(72)에 대하여 커패시터 구조물(76a, 76b, 76c)이 SOI층(60) 위에 제공된다. 이러한 커패시터는 기억 노드(77)와 커패시터 유전층(78)을 포함한다. 공통 커패시터 셀 플레이트 노드(80)가 커패시터 유전층 위에 제공되며, 어레이 전체에서 모든 커패시터들과 공통적으로 상호연결된다. 따라서, 각각의 기억 커패시터(76)는 관련된 전계 효과 트랜지스터의 소스 영역(70)에 전기적으로 연결되며, 이렇게 연결된 커패시터와 전계 효과 트랜지스터는 DRAM 어레이의 단일 메모리 셀을 구성한다.
전도성 임플랜트 및 플러그(79)가 SOI층(60) 내에 제공되어, 공통 드레인 영역(64)에 전기적 연결을 제공한다. 전도성 플러그(82)가 절연 유전층(72, 74) 내에 제공되어, 드레인 플러그(79)와의 전기적 연결을 구성한다. 일련의 비트라인들(84)이 절연 유전층(74) 위에 제공된다. 비트라인들(84)은 워드라인들과 수직으로 뻗어가며, 각각의 비트라인은 전도성 드레인 플러그(82/79)와 전기적으로 연결된다.
지금까지, 순차적 액세스를 필요로 하지 않는 워드라인들에 대해 수직인 라인을 따라 제공되는 메모리 셀들을 가진 공지 기술의 메모리 어레이들의 경우에, 단일 비트라인 접점을 공유하는 메모리 셀들의 수가 최대 두 개로 제한되었었다. 그러나 상술한 선호되는 실시예에 따르면, 한 라인을 따라 두 개보다 많은 메모리셀들이 단일 비트라인 접점에 연계된다. 도시되는 공통 드레인 임플랜트(64)는 관련 비트라인 아래에서 뻗어가는 라인 형태로 패턴처리될 수 있고, 관련 비트라인들과 실질적으로 평행할 수 있다. 주어진 일련의 관련 커패시터들에 대해 요구되는 접점의 수는 각각의 개별 공통 드레인 영역(64)에 관련된 상대적 저항에 의해 제한될 것이다. 약 1020 이온/cm3의 전도도 향상 도펀트 농도를 가진 영역(64)의 경우에, 단일 비트라인 접점(79/82)에 대하여 한 라인을 따라 최대 8개의 커패시터들이 연계될 수 있다. 따라서 선호되는 실시예에서는 단일 비트라인 접점에 네 개, 다섯 개, 여섯 개, 일곱 개, 여덟 개의 메모리 셀들이 연계될 수 있다. 출원인은 이러한 라인들을 따라 메모리 셀들의 순차적 액세스를 필요로하지 않으면서도 앞서와 같이 다수개의 커패시터들이 한 비트라인 접점에 대하여 연계될 수 있는 메모리 어레이 구조가 전혀 공지된 바 없음을 잘 알고 있다.
상술한 선호 실시예는 DRAM 회로같은 메모리 회로의 선호 실시예 구조를 또한 제공한다. 즉, SOI층 내에 수직으로 형성되는 전계 효과 트랜지스터들을 가지는 다수의 메모리 셀들을 포함하는 DRAM 회로같은 메모리 회로를 제공한다. 이러한 선호 실시예에서는 다수의 이러한 메모리 셀들의 커패시터들이 SOI 층 위에 놓인다.
상술한 선호 실시예에 따르면, 메모리 어레이는 두 개 이상의 메모리 셀을 포함하며, 그 드레인 영역들이 서로 연결되어, 이러한 메모리 셀 중 하나의 워드라인 하나 아래에서 뻗어간다.
발명의 선호 실시예에 따르면, 어레이 내의 다수의 워드라인들이 SOI층 내에서 SOI층을 통해 형성되는, 메모리 셀들로 구성되는 메모리 어레이에 신규성이 있다. 또한, 상술한 실시예에 따르는 메모리 셀들에 의하면, 개별 메모리 셀들이 6f2보다 작은 표면적을 점유하는 DRAM 어레이를 제작할 수 있다. 이때, f는 어레이가 제작되는 최소 포토리소그래피 특징부 크기이다.지금까지 6f2은 일련의 워드라인에 대해 수직으로 뻗어가는 메모리 셀들의 라인을 따라 순차적 액세스를 필요로하지 않는 단일 DRAM 메모리 셀에 대한 크기의 최소 실용적 하한으로 알려져 왔다.
보다 구체적으로, 상술한 선호 실시예에 따르면, 어레이의 일부분 내에 다수의 개별 메모리 셀들을 생성할 수 있고, 이때, 개별 메모리 셀은 2f x (2f+f/N)보다 작거나 같은 표면적을 점유한다. 이때, N은 특정 부분이나 라인 내에서 단일 비트라인 접점 당 메모리 셀의 개수이다. 따라서, f의 값이 작을수록 그리고 N의 값이 클수록, 주어진 DRAM 메모리 셀에 대한 점유 면적이 적어진다. 예를 들어, N=8일 경우, 개략적 개별 메모리 셀 크기가 4.25f2으로 감소한다.
DRAM이나 그 외 다른 메모리 회로에 상관없이, 상술한 예에 따르면, SOI층 내에 어레이의 게이트 라인들이 제공되는 트랜지스터 게이트를 제공할 수 있으며, 이때, 게이트 라인이 이 SOI층 내에서 서로 평행하게 뻗어간다. 이러한 게이트들의 어레이는 SOI층을 따라 계속 뻗어가지 않는 것이 바람직하다.
도 1 은 본 발명에 따른 한 공정 단계에서의 반도체 웨이퍼 부분단면도.
도 2는 도 1에 도시되는 공정의 다음 공정 단계에서의 웨이퍼 부분단면도.
도 3은 도 2의 평면도.
도 4는 도 2에 도시되는 공정의 다음 공정 단계에서의 웨이퍼 부분 단면도.
도 5는 도 4의 공정의 다음 공정 단계에서의 웨이퍼 부분 단면도.
도 6은 도 5의 공정의 다음 공정 단계에서의 웨이퍼 부분 단면도.
도 7은 도 6의 평면도.
도 8은 도 6의 공정의 다음 공정 단계에서의 웨이퍼 부분 단면도.
도 9는 도 8의 평면도.
도 10은 도 8의 공정의 다음 공정 단계에서의 웨이퍼 부분 단면도.
도 11은 도 10의 공정의 다음 공정 단게에서의 웨이퍼 부분 단면도.
도 12는 도 11의 평면도.
도 13은 본 발명에 따른 대안의 실시예 웨이퍼의 평면도.
도 14는 도 13의 라인 14-14를 따라 취한 도 13의 웨이퍼의 부분 단면도.
도 15는 도 13의 라인 15-15를 따라 취한 도 13의 웨이퍼의 부분 단면도.
도 16은 발명에 따른 또다른 대안의 실시예 웨이퍼의 단면도.
도 17은 도 16의 평면도.
＊도면부호 설명
12 : 벌크 단결정 실리콘 기판
14 : 절연층, 또는 산화물층
16 : 반도체 물질층, 또는 SOI층
22 : 보호형 에칭 정지층
30 : 게이트 라인
35 : 제 1 소스/드레인 확산 영역
38 : 제 2 소스/드레인 확산 영역
39 : 채널 영역
43 : 절연 유전층, 또는 BPSG층
44 : 제 1 접점 구멍
45 : 제 2 접점 구멍
55 : 반도체 웨이퍼
56 : 벌크 단결정 실리콘 기판
58 : 절연층
60 : 반도체 물질층, 또는 SOI층
64 : 공통 드레인 영역
65a, 65b, 65c : 게이트 라인, 또는 워드라인
66: 게이트 유전층
68: 절연 캡
70a, 70b, 70c : 소스 영역
72: 절연 유전층
74: 절연 유전층
76a, 76b, 76c: 기억 커패시터, 또는 커패시터 구조물
77: 기억 노드
78: 커패시터 유전층79: 드레인 플러그, 또는 비트라인 접점80: 공통 커패시터 셀 플레이트 노드82: 전도성 플러그, 또는 비트라인 접점84: 비트라인

Claims (33)

  1. 한 개의 전계 효과 트랜지스터와 한 개의 기억 커패시터(76)로 한 개의 메모리 셀을 구성하는, 다수의 메모리 셀들을 포함하는 메모리 어레이에 있어서,
    상기 전계 효과 트랜지스터는 SOI 트랜지스터(semiconductor-on-insulator transistor)로서,
    - 절연층(58),
    - 상기 절연층(58) 위에 배치되는 반도체 물질층(60),
    - 상기 반도체 물질층(60) 내에서 서로 높이 방향으로 이격되어 배치되는 두개의 소스/드레인 확산 영역(64, 70), 그리고
    - 상기 높이 방향으로 이격된 소스/드레인 확산 영역(64, 70) 사이에서 상기 반도체 물질층(60)에 인접하게 위치하는 워드라인 게이트(65)
    를 포함하고,
    상기 기억 커패시터(76)는 소스/드레인 확산 영역 중 하나(70)에 전기적으로 연결되고, 상기 소스/드레인 확산 영역 중 나머지 하나(64)에 비트라인(84)이 연결되며, 상기 전계 효과 트랜지스터와 상기 기억 커패시터(76)가 상기 절연층(58) 위에 높이방향으로 배치되는 것을 특징으로 하는 메모리 어레이.
  2. 제 1 항에 있어서, 상기 워드라인 게이트(65)에 전압을 공급할 때, 확산 영역(64, 70)들 사이에 전기장을 구축하도록 두 소스/드레인 확산 영역 중 하나(64)의 일부분을 따라 상기 워드라인 게이트(65)가 뻗어가는 것을 특징으로 하는 메모리 어레이.
  3. 제 1 항에 있어서, 상기 워드라인 게이트(65)에 전압을 공급할 때, 확산 영역(64, 70)들 사이에 전기장을 구축하도록 두 소스/드레인 확산 영역(64, 70)의 일부분을 따라 상기 워드라인 게이트(65)가 뻗어가는 것을 특징으로 하는 메모리 어레이.
  4. 제 1 항에 있어서, 상기 워드라인 게이트(65)에 전압을 공급할 때, 확산 영역(64, 70)들 사이에 전기장을 구축하도록 두 소스/드레인 확산 영역 중 하나(64)의 모든 부분을 따라 상기 워드라인 게이트(65)가 뻗어가는 것을 특징으로 하는 메모리 어레이.
  5. 제 1 항에 있어서, 상기 워드라인 게이트(65)에 전압을 공급할 때, 확산 영역(64, 70)들 사이에 전기장을 구축하도록 두 소스/드레인 확산 영역(64, 70)의 모든 부분을 따라 상기 워드라인 게이트(65)가 뻗어가는 것을 특징으로 하는 메모리 어레이.
  6. 순차적 액세스를 필요로하지 않는 다수의 메모리 셀들을 포함하는 메모리 회로로서,
    상기 다수의 메모리 셀의 일부분은 단일 비트라인 접점(79/82)에 대하여 두개 보다 많은 메모리 셀들을 가지며,
    다수의 메모리 셀의 상기 일부분은 개별 소스 영역들(70)과 한 개의 공통 공유 드레인 영역(64)을 추가로 포함하고,
    상기 소스 영역(70)들은 상기 공통 공유 드레인 영역(64) 위에 높이 방향으로 이격되어 배치되고,
    다수의 메모리 셀의 상기 일부분으로 구성되는 트랜지스터는 SOI(Semiconductor-on-Insulator) 전계 효과 트랜지스터를 추가로 포함하는 것을 특징으로 하는 메모리 회로.
  7. 삭제
  8. 제 6 항에 있어서, 다수의 메모리 셀의 상기 일부분은 단일 비트라인 접점(79/82)에 대하여 네 개 이상의 메모리 셀들을 포함하는 것을 특징으로 하는 메모리 회로.
  9. 제 6 항에 있어서, 다수의 메모리 셀의 상기 일부분은 단일 비트라인 접점(79/82)에 대하여 다섯 개 이상의 메모리 셀들을 포함하는 것을 특징으로 하는, 메모리 회로.
  10. 제 6 항에 있어서, 다수의 메모리 셀의 상기 일부분은 단일 비트라인 접점(79/82)에 대하여 여섯 개 이상의 메모리 셀들을 포함하는 것을 특징으로 하는, 메모리 회로.
  11. 제 6 항에 있어서, 다수의 메모리 셀의 상기 일부분은 단일 비트라인 접점(79/82)에 대하여 일곱 개 이상의 메모리 셀들을 포함하는 것을 특징으로 하는, 메모리 회로.
  12. 제 6 항에 있어서, 다수의 메모리 셀의 상기 일부분은 단일 비트라인 접점(79/82)에 대하여 여덟 개 이상의 메모리 셀들을 포함하는 것을 특징으로 하는, 메모리 회로.
  13. 삭제
  14. 삭제
  15. 메모리 셀들로 구성되는 메모리 어레이에 있어서, 상기 메모리 셀들은,
    - 다수의 워드라인(65),
    - 소스 영역(70),
    - 드레인 영역(64),
    - 상기 드레인 영역(64)에 전기적으로 연결되는 비트라인, 그리고
    - 상기 소스 영역(70)에 전기적으로 연결되는 기억 커패시터(76)
    를 포함하고, 이때, 서로 다른 메모리 셀들의 두개 이상의 드레인 영역들(64)이 다수의 워드라인 중 한 워드라인(65) 아래에서 서로 상호연결되고, 서로 다른 메모리 셀들의 개별적인 소스 영역들(70)이 관련 드레인 영역(65) 위에 이격되어 배치되는 것을 특징으로 하는 메모리 어레이.
  16. 제 15 항에 있어서, 상기 소스 영역과 드레인 영역이 SOI층(60) 내에 제공되는 것을 특징으로 하는 메모리 어레이.
  17. 제 15 항에 있어서, 상기 소스 영역과 드레인 영역이 SOI층(60) 내에 제공되며, 상기 워드라인들이 상기 SOI층 내에 제공되는 것을 특징으로 하는 메모리 어레이.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 순차적 액세스를 필요로하지 않는 다수의 메모리 셀들의 어레이를 포함하는 DRAM 회로로서,
    상기 다수의 메모리 셀의 일부분은 단일 비트라인 접점(79/82)에 대하여 두개 보다 많은 메모리 셀들을 가지며,
    다수의 메모리 셀의 상기 일부분은 개별 소스 영역들(70)과 한 개의 공통 공유 드레인 영역(64)을 추가로 포함하고,
    상기 소스 영역(70)들은 상기 공통 공유 드레인 영역(64) 위에 높이 방향으로 이격되어 배치되고,
    다수의 메모리 셀의 상기 일부분으로 구성되는 트랜지스터는 SOI(Semiconductor-on-Insulator) 전계 효과 트랜지스터를 추가로 포함하며,
    상기 일부분 내의 다수의 개별 메모리 셀들은 2f x (2f + f/N) 보다 작거나 같은 표면적을 개별적으로 점유하며, 이때, f는 어레이가 제작되는 최소 포토리소 그래피 특징부 크기이고, N은 상기 일부분 내에서 단일 비트라인 접점에 대한 메모리 셀들의 수인 것을 특징으로 하는 DRAM 회로.
  27. 제 26 항에 있어서, 다수의 개별 메모리 셀들이 5f2 보다 작거나 같은 표면적을 각각 차지하는 것을 특징으로 하는 DRAM 회로.
  28. 제 26 항에 있어서, 다수의 개별 메모리 셀은 4.25f2 보다 작거나 같은 표면적을 각각 차지하는 것을 특징으로 하는 DRAM 회로.
  29. 메모리 어레이를 형성하는 방법으로서, 이 방법은,
    - 상부(61)와 하부(62)로 구성되는 SOI층(60)을 제공하고,
    - 상기 SOI층(60) 내에 소스 영역(70)과 드레인 영역(64)을 형성하는 전계 효과 트랜지스터의 어레이를 형성하며, 이때, 상기 소스 영역(70)은 상기 SOI층의 상부(61)에 형성되고, 상기 드레인 영역(64)은 상기 SOI층의 하부(62)에 형성되며,
    - 소스 영역(70)에 전기적으로 연결되는 커패시터 구조물(76)의 어레이를 상기 SOI층(60) 위에 형성하고,
    - 드레인 영역(64)에 전기적으로 연결되는 비트라인(84)들의 어레이를 형성하며, 이때, 한 개의 비트라인(84)이 단일 비트라인 접점을 통해 두 개 보다 많은 커패시터 구조물과 전기적으로 연결되는
    단계들을 포함하는 것을 특징으로 하는 메모리 어레이 형성 방법.
  30. 제 29 항에 있어서, 상기 SOI층(60) 내에 전계 효과 트랜지스터들의 워드라인(65)들을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 어레이 형성 방법.
  31. 제 29 항에 있어서, 상기 방법은 상기 SOI층(60) 내에 전계 효과 트랜지스터 들의 워드라인(65)들을 형성하는 단계를 추가로 포함하며, 이때, 상기 워드라인의 깊이가 SOI층(60)을 완전히 관통하지는 않는 것을 특징으로 하는 메모리 어레이 형성 방법.
  32. DRAM 어레이의 제작 방법으로서, 이 방법은,
    - 상부(61)와 하부(62)로 구성되는 SOI층(60)을 제공하고,
    - 형성되는 두 개 이상의 DRAM 메모리 셀에 공통인 한 개의 드레인 영역(64)을 형성하도록, SOI층 하부(62)에 전도도 향상 불순물을 이온 임플랜팅하며,
    - 공통 드레인 영역(64)에는 도달하지 않도록 SOI층(60) 내로 두 개 이상의 워드라인 구멍들을 에칭하고, 이때, 워드라인 구멍들 중 하나는 두 개 이상의 DRAM 메모리 셀 중 하나를 위한 것이고, 워드라인 구멍 중 다른 하나는 두 개 이상의 DRAM 메모리 셀 중 다른 하나를 위한 것이며,
    - 워드라인 구멍의 측벽에 게이트 유전층(66)을 제공하고,
    - 게이트 유전층(66) 제공 후, 워드라인(65)을 형성하도록 워드라인 구멍 내에 전기전도성 물질을 제공하며, 이때, 상기 워드라인 구멍 내에서 상기 전기전도성 물질의 윗부분은 전기 절연 물질(68)로 덮히며,
    - 형성되는 두 개 이상의 DRAM 메모리 셀 각각에 대하여 한 개씩 소스 영역(70)을 형성하도록, SOI층 상부(61)에 전도도 향상 불순물을 이온 임플랜팅하고,
    - 상기 SOI층(60)과, 절연체(68)로 덮힌 워드라인(65) 위에, 커패시터 구조물(76)들을 형성하고, 이때, 상기 커패시터 구조물(76)들은 소스 영역(70)에 전기적으로 연결되며, 그리고
    - 상기 공통 드레인 영역(64)에 전기적으로 연결되는 비트라인(84)을 제공하는
    단계들을 포함하는 것을 특징으로 하는 DRAM 어레이 제작 방법.
  33. 메모리 셀들로 구성되는 메모리 어레이로서,
    - 기판(56),
    - 상기 기판(56)의 윗면에 놓이는 절연층(58),
    - 상기 절연층 위에 놓인 반도체 물질층(60),
    - 상기 반도체 물질층(60) 내에서 반도체 물질층(60) 아랫면쪽에 형성되는 드레인 확산 영역(64),
    - 상기 반도체 물질층(60) 내에 완전히 수용되는 전기전도성의 일련의 긴 게이트 라인(65)으로서, 이때, 상기 게이트 라인(65)은 개별적인 게이트 유전 물질(66)에 의해 상기 반도체 물질층(60)으로부터 전기적으로 절연되고, 상기 게이트 라인들은 반도체 물질층 내에서 서로 이격되도록 배치되며, 상기 게이트 라인(65)들의 윗면은 상기 반도체 물질층(60)의 윗면보다 아래에 위치하는, 이러한 일련의 긴 게이트 라인(65),
    - 상기 반도체 물질층(60) 내에 수용되는 일련의 소스 확산 영역(70)으로서, 각각의 소스 영역은 대응하는 게이트 라인의 한쪽 측방에만 배치되는, 이러한 일련의 소스 확산 영역(70),
    - 상기 반도체 물질층(60) 내에 수용되는 일련의 절연 캡(68)으로서, 각각의 절연 캡은 대응하는 게이트 라인 위에 배치되며, 상기 절연 캡의 윗면이 평탄하여 반도체 물질층의 원면과 동평면을 형성하는, 이러한 일련의 절연 캡(68),
    - 일련의 게이트 라인 위에 배치되어, 각각의 게이트 라인에 대응하는 소스 확산 영역에 전기적으로 연결되는 기억 노드(77),
    - 상기 기억 노드 위에 배치되는 커패시터 유전층(78),
    - 상기 기억 노드(77)에 인접한 위치로 상기 유전층(78) 위에 배치되는 셀 플레이트 노드(80),
    - 상기 셀 플레이트 노드 위에 배치되는 절연층(74),
    - 게이트 라인 위편으로 상기 절연층(74) 위에 형성되는 비트라인(84), 그리고
    - 상기 비트라인(84)에 전기적으로 연결되어 상기 절연층(74)을 통해 상기 드레인 확산 영역(64)에 전기적으로 연결되는 전기적 접점(82)으로서, 각각의 게이트 라인이 상기 드레인 확산 영역에 연계되어 동작할 수 있는, 이러한 전기적 접점(82)
    을 포함하는 것을 특징으로 하는 메모리 어레이.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929476A (en) 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
US6284574B1 (en) * 1999-01-04 2001-09-04 International Business Machines Corporation Method of producing heat dissipating structure for semiconductor devices
US6952029B1 (en) * 1999-01-08 2005-10-04 Micron Technology, Inc. Thin film capacitor with substantially homogenous stoichiometry
DE29923162U1 (de) * 1999-02-01 2000-04-27 Siemens Ag Langgestreckter Supraleiteraufbau mit Hoch-T¶c¶·-Supraleitermaterial und metallischem Träger
US6355520B1 (en) * 1999-08-16 2002-03-12 Infineon Technologies Ag Method for fabricating 4F2 memory cells with improved gate conductor structure
US6500744B2 (en) 1999-09-02 2002-12-31 Micron Technology, Inc. Methods of forming DRAM assemblies, transistor devices, and openings in substrates
US6544837B1 (en) * 2000-03-17 2003-04-08 International Business Machines Corporation SOI stacked DRAM logic
JP4021602B2 (ja) * 2000-06-16 2007-12-12 株式会社東芝 半導体記憶装置
US6537891B1 (en) * 2000-08-29 2003-03-25 Micron Technology, Inc. Silicon on insulator DRAM process utilizing both fully and partially depleted devices
JP3808700B2 (ja) 2000-12-06 2006-08-16 株式会社東芝 半導体装置及びその製造方法
US6649476B2 (en) 2001-02-15 2003-11-18 Micron Technology, Inc. Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
KR100632658B1 (ko) * 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
US7501676B2 (en) * 2005-03-25 2009-03-10 Micron Technology, Inc. High density semiconductor memory
US20140339568A1 (en) * 2013-05-16 2014-11-20 Sumitomo Electric Industries, Ltd. Semiconductor device with substrate via hole and method to form the same
US9012278B2 (en) * 2013-10-03 2015-04-21 Asm Ip Holding B.V. Method of making a wire-based semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144875A (ja) * 1984-12-18 1986-07-02 Mitsubishi Electric Corp Ｍｏｓ集積回路
JPH04176168A (ja) * 1990-11-08 1992-06-23 Oki Electric Ind Co Ltd 半導体メモリ装置の製造方法

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3962713A (en) * 1972-06-02 1976-06-08 Texas Instruments Incorporated Large value capacitor
JPS5565463A (en) * 1978-11-13 1980-05-16 Semiconductor Res Found Semiconductor device
US4409608A (en) * 1981-04-28 1983-10-11 The United States Of America As Represented By The Secretary Of The Navy Recessed interdigitated integrated capacitor
US5357131A (en) 1982-03-10 1994-10-18 Hitachi, Ltd. Semiconductor memory with trench capacitor
JPS6070766A (ja) 1983-09-26 1985-04-22 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0793365B2 (ja) * 1984-09-11 1995-10-09 株式会社東芝 半導体記憶装置およびその製造方法
JPS61206253A (ja) * 1985-03-11 1986-09-12 Nec Corp 半導体集積回路装置
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
US4864375A (en) * 1986-02-05 1989-09-05 Texas Instruments Incorporated Dram cell and method
JPS6340376A (ja) * 1986-08-05 1988-02-20 Mitsubishi Electric Corp 電界効果型半導体装置
US5124764A (en) * 1986-10-21 1992-06-23 Texas Instruments Incorporated Symmetric vertical MOS transistor with improved high voltage operation
FR2610141B1 (fr) 1987-01-26 1990-01-19 Commissariat Energie Atomique Circuit integre cmos et procede de fabrication de zones d'isolation electrique dans ce circuit
US4906585A (en) 1987-08-04 1990-03-06 Siemens Aktiengesellschaft Method for manufacturing wells for CMOS transistor circuits separated by insulating trenches
JPH01125858A (ja) * 1987-11-10 1989-05-18 Fujitsu Ltd 半導体装置およびその製造方法
US4982266A (en) * 1987-12-23 1991-01-01 Texas Instruments Incorporated Integrated circuit with metal interconnecting layers above and below active circuitry
US5016068A (en) * 1988-04-15 1991-05-14 Texas Instruments Incorporated Vertical floating-gate transistor
US4961100A (en) * 1988-06-20 1990-10-02 General Electric Company Bidirectional field effect semiconductor device and circuit
JP2622588B2 (ja) * 1988-07-04 1997-06-18 富士通株式会社 半導体装置の製造方法
US4951102A (en) * 1988-08-24 1990-08-21 Harris Corporation Trench gate VCMOS
US5281547A (en) * 1989-05-12 1994-01-25 Oki Electric Industry Co., Ltd. Method for manufacturing a field effect transistor
JPH0352192A (ja) 1989-07-19 1991-03-06 Hitachi Ltd 半導体メモリ
JPH03153085A (ja) * 1989-11-10 1991-07-01 Fujitsu Ltd 半導体記憶装置及びその製造方法
US5010386A (en) * 1989-12-26 1991-04-23 Texas Instruments Incorporated Insulator separated vertical CMOS
JPH0775247B2 (ja) * 1990-05-28 1995-08-09 株式会社東芝 半導体記憶装置
JPH0434980A (ja) * 1990-05-30 1992-02-05 Mitsubishi Electric Corp 半導体装置
MY107475A (en) * 1990-05-31 1995-12-30 Canon Kk Semiconductor device and method for producing the same.
JP2790362B2 (ja) * 1990-06-04 1998-08-27 キヤノン株式会社 半導体装置
JP2932635B2 (ja) * 1990-08-11 1999-08-09 日本電気株式会社 半導体記憶装置
KR920010963A (ko) * 1990-11-23 1992-06-27 오가 노리오 Soi형 종채널 fet 및 그 제조방법
JP3019430B2 (ja) * 1991-01-21 2000-03-13 ソニー株式会社 半導体集積回路装置
JPH04239767A (ja) * 1991-01-23 1992-08-27 Matsushita Electric Ind Co Ltd 半導体記憶装置
US5057888A (en) 1991-01-28 1991-10-15 Micron Technology, Inc. Double DRAM cell
JPH04268767A (ja) * 1991-02-25 1992-09-24 Fujitsu Ltd 半導体装置
JPH04360572A (ja) * 1991-06-07 1992-12-14 Ricoh Co Ltd 半導体メモリ装置
US5355330A (en) * 1991-08-29 1994-10-11 Hitachi, Ltd. Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode
JP3176962B2 (ja) * 1991-09-03 2001-06-18 キヤノン株式会社 半導体装置
KR960008518B1 (en) 1991-10-02 1996-06-26 Samsung Electronics Co Ltd Manufacturing method and apparatus of semiconductor device
JPH05121691A (ja) * 1991-10-25 1993-05-18 Nec Corp 半導体記憶装置
JP2837014B2 (ja) * 1992-02-17 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
JP3322936B2 (ja) * 1992-03-19 2002-09-09 株式会社東芝 半導体記憶装置
US5573837A (en) 1992-04-22 1996-11-12 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5528062A (en) 1992-06-17 1996-06-18 International Business Machines Corporation High-density DRAM structure on soi
US5283456A (en) * 1992-06-17 1994-02-01 International Business Machines Corporation Vertical gate transistor with low temperature epitaxial channel
JP2748072B2 (ja) * 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
US5340754A (en) * 1992-09-02 1994-08-23 Motorla, Inc. Method for forming a transistor having a dynamic connection between a substrate and a channel region
US5508541A (en) * 1992-09-22 1996-04-16 Kabushiki Kaisha Toshiba Random access memory device with trench-type one-transistor memory cell structure
JPH0721779A (ja) 1993-07-07 1995-01-24 Nec Corp 半導体スタティックメモリ集積回路
DE4340967C1 (de) * 1993-12-01 1994-10-27 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor
JP3253782B2 (ja) * 1993-12-02 2002-02-04 株式会社東芝 半導体記憶装置
JPH07245343A (ja) * 1994-03-03 1995-09-19 Toshiba Corp 半導体装置及びその製造方法
JP3745392B2 (ja) * 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
US5432739A (en) 1994-06-17 1995-07-11 Philips Electronics North America Corporation Non-volatile sidewall memory cell method of fabricating same
US5529948A (en) * 1994-07-18 1996-06-25 United Microelectronics Corporation LOCOS technology with reduced junction leakage
JP3270250B2 (ja) * 1994-08-17 2002-04-02 株式会社東芝 半導体記憶装置及びその製造方法
JP3400143B2 (ja) 1994-09-17 2003-04-28 株式会社東芝 半導体記憶装置
US5480822A (en) * 1994-11-28 1996-01-02 United Microelectronics Corporation Method of manufacture of semiconductor memory device with multiple, orthogonally disposed conductors
US5455190A (en) 1994-12-07 1995-10-03 United Microelectronics Corporation Method of making a vertical channel device using buried source techniques
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US5705409A (en) * 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
US5929476A (en) 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
US5693547A (en) * 1996-10-22 1997-12-02 Advanced Micro Devices, Inc. Method of making vertical MOSFET with sub-trench source contact

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144875A (ja) * 1984-12-18 1986-07-02 Mitsubishi Electric Corp Ｍｏｓ集積回路
JPH04176168A (ja) * 1990-11-08 1992-06-23 Oki Electric Ind Co Ltd 半導体メモリ装置の製造方法

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