KR100293829B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 하부전극의 하부구조층의 산화를 방지하여 고집적화에 대응하는 캐패시터 용량을 확보함과 더불어 공정을 단순화시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 캐패시터 제조방법은 상부에 캐패시터용 콘택홀을 구비한 절연막이 형성된 반도체 기판을 제공하는 단계; 콘택홀에 매립되도록 상기 절연막 상에 플러그용 도전막을 형성하는 단계; 도전막을 전면식각하여 플러그를 형성하는 단계; 플러그 상부에 금속-실리사이드막을 형성하는 단계; 기판 전면에 티타늄이 분산된 백금막을 형성하는 단계; 티타늄이 분산된 백금막을 패터닝하여 금속-실리사이드막과 콘택하는 캐패시터의 하부전극을 형성하는 단계; 및, 기판 전면에 유전체막 및 캐패시터의 상부전극용 물질막을 형성하는 단계를 포함한다. 본 실시예에서, 티타늄이 분산된 백금막은 티타늄이 포함된 혼합물 타겟을 이용하여 백금막을 스퍼터링방식으로 증착하거나, 백금막을 증착한 후 상기 백금막으로 티타늄이온을 이온주입하여 형성하거나 또는 백금을 포함한 소오스와 티타늄을 포함한 소오스를 이용하여 화학기상증착방식으로 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고유전율 유전체막을 갖는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 셀면적 및 셀 사이의 간격은 축소되는 반면, 캐패시터는 일정용량을 보유해야 하기 때문에, 좁은 면적에 큰 용량을 갖는 캐패시터가 요구된다.
이에 대하여, 종래에는 캐패시터 용량을 극대화하기 위하여, 유전체막으로서 (바륨/스트로튬)티타늄 산화막[(Ba, Sr)TiO3; BST]과 같이 고유전율을 갖는 산화막을 이용하여 캐패시터를 형성하였다. 또한, 상기 산화막이 적용되는 캐패시터의 상부 및 하부전극 재료로서 백금(Pt)과 같은 금속을 사용한다.
한편, 캐패시터의 하부전극과 하층구조층인 폴리실리콘막 사이에 확산배리어로서 티타늄(Ti)과 티타늄 질화막(TiN)을 형성한다. 그러나, 하부전극을 백금막으로 형성하는 경우에는 백금막의 열악한 산소확산억제력으로 인하여, Pt막 하부에 적층된 폴리실리콘막/티타늄막/티타늄질화막의 산화가 발생되어 직렬 캐패시터가 형성된다. 이에 따라, 총 캐패시터 용량을 감소시킬 뿐만 아니라 캐패시터의 전기적, 기계적 특성의 열화를 초래한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 하부전극의 하부구조층의 산화를 방지하여 고집적화에 대응하는 캐패시터 용량을 확보함과 더불어 공정을 단순화시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 산화막
13 : 마스크 패턴 14 : 콘택홀
15 : 폴리실리콘막 플러그 16 : 티타늄 실리사이드막
17 : 백금막 18 : 티타늄
17A : 하부전극 19 : 유전체막
20 : 상부전극용 물질막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 상부에 캐패시터용 콘택홀을 구비한 절연막이 형성된 반도체 기판을 제공하는 단계; 콘택홀에 매립되도록 상기 절연막 상에 플러그용 도전막을 형성하는 단계; 도전막을 전면식각하여 플러그를 형성하는 단계; 플러그 상부에 금속-실리사이드막을 형성하는 단계; 기판 전면에 티타늄이 분산된 백금막을 형성하는 단계; 티타늄이 분산된 백금막을 패터닝하여 금속-실리사이드막과 콘택하는 캐패시터의 하부전극을 형성하는 단계; 및, 기판 전면에 유전체막 및 캐패시터의 상부전극용 물질막을 형성하는 단계를 포함한다.
본 실시예에서, 티타늄이 분산된 백금막은 티타늄이 포함된 혼합물 타겟을 이용하여 백금막을 스퍼터링방식으로 증착하거나, 백금막을 증착한 후 상기 백금막으로 티타늄이온을 이온주입하여 형성하거나 또는 백금을 포함한 소오스와 티타늄을 포함한 소오스를 이용하여 화학기상증착방식으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 절연막으로서 산화막(12)을 형성하고, 산화막(12) 상에 포토리소그라피로 마스크 패턴(13)을 형성한다. 여기서, 산화막(12)은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)을 이용하여 1,000 내지 3,000Å의 두께로 형성한다. 또한, 산화막(12)은 도핑된 산화막 또는 도핑되지 않은 산화막으로 형성할 수 있다. 또한, 도시되지는 않았지만, 이후 진행되는 폴리실리콘막의 전면식각시 식각정지층으로 작용하도록 산화막(12) 상부에 질화막을 적층하여 형성할 수 있다. 그런 다음, 마스크 패턴(13)을 이용하여 기판(11)의 일부가 노출되도록 산화막(12)을 식각하여 캐패시터용 콘택홀(14)을 형성한다. 도 1b를 참조하면, 공지된 방법으로 마스크 패턴(13)을 제거하고, 콘택홀(14)에 매립되도록 산화막(12) 상에 플러그용 도전막으로서 도핑된 폴리실리콘막을 증착한 후, 산화막(12)이 노출되도록 상기 폴리실리콘막을 전면식각하여, 폴리실리콘막 플러그(15)를 형성한다. 여기서, 폴리실리콘막 대신에 플러그용 도전막을 고융점 금속막으로 형성할 수 있다.
도 1c를 참조하면, 도 1b의 구조 상에 티타늄 박막을 100 내지 300Å의 두께로 형성하고, 열처리를 진행하여 폴리실리콘막 플러그(15)의 실리콘과 티타늄을 반응시켜, 폴리실리콘막 플러그(15) 상부에 티타늄 실리사이드막(16)을 형성한다. 여기서, 열처리는 급속열처리(Rapid Thermal Annealing)로 500 내지 750℃의 온도에서 10 내지 30초 동안 진행한다. 그런 다음, 습식식각을 진행하여 미반응된 티타늄 박막을 제거한다. 바람직하게, 습식식각은 NH4OH, H2O2및 H2O의 혼합용액을 이용하여 60 내지 90℃의 온도에서 진행한다. 또한, 습식식각의 진행 후, 700 내지 850℃의 온도에서 급속열처리를 추가로 진행하여 티타늄 실리사이드막(16)의 비저항을 낮출 수 있다.
도 1d를 참조하면, 도 1c의 구조 상에 티타늄(18)이 분산된 백금막(17)을 형성한다. 즉, 티타늄은 산소와 쉽게 반응하여 티타늄산화물(TiO2)을 생성하기 때문에 산소가 소모되어 백금막(17) 하부로의 산소확산이 억제된다. 여기서, 티타늄(18)이 분산된 백금막(17)은, 티타늄이 포함된 혼합물 타겟을 이용하여 백금막을 스퍼터링방식으로 증착하여 형성하거나, 백금막(17)의 증착 후 백금막(17)으로 티타늄이온을 이온주입하여 형성하거나, 또는 백금을 포함한 소오스와 티타늄을 포함한 소오스를 이용하여 화학기상증착방식으로 형성할 수 있다. 그런 다음, 티타늄(18)이 분산된 백금막(17)을 패터닝하여, 도 1e에 도시된 바와 같이, 티타늄(18)이 분산된 캐패시터의 하부전극(17A)을 형성한다.
그리고 나서, 도 1f에 도시된 바와 같이, 도 1e의 구조 상에 유전체막(19)을 형성하고, 그 상부에 캐패시터의 상부전극용 물질막(20)을 형성한다. 바람직하게, 유전체막(19)은 BST 및 Ta2O5와 같은 고유전율을 갖는 물질로 형성하고, 상부전극용 물질막은 폴리실리콘막, 티타늄 질화막, 및 백금막 중 선택되는 하나의 물질로 형성한다.
상기한 본 발명에 의하면, 캐패시터의 상부전극을 티타늄이 분산된 백금막으로 형성하므로 백금막의 열악한 산소확산억제력이 개선되어, 하부층 구조의 산화가 방지되어 직렬캐패시터 발생이 방지된다. 또한, 폴리실리콘막과 캐패시터의 상부전극의 콘택부분에 티타늄 실리사이드막을 형성하기 때문에 콘택저항이 감소된다. 이에 따라, 소자의 전기적 특성이 향상될 뿐만 아니라 고집적화에 대응하는 캐패시터 용량을 확보할 수 있다. 또한, 백금막과 폴리실리콘막 사이에 별도의 확산배리어막을 형성할 필요가 없으므로 공정이 단순해지는 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (12)
- 상부에 캐패시터용 콘택홀을 구비한 절연막이 형성된 반도체 기판을 제공하는 단계;상기 콘택홀에 매립되도록 상기 절연막 상에 플러그용 도전막을 형성하는 단계;상기 도전막을 전면식각하여 플러그를 형성하는 단계;상기 플러그 상부에 금속-실리사이드막을 형성하는 단계;상기 기판 전면에 티타늄이 분산된 백금막을 형성하는 단계;상기 티타늄이 분산된 백금막을 패터닝하여 상기 금속-실리사이드막과 콘택하는 캐패시터의 하부전극을 형성하는 단계; 및,상기 기판 전면에 유전체막 및 캐패시터의 상부전극용 물질막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 티타늄이 분산된 백금막은 티타늄이 포함된 혼합물 타겟을 이용하여 백금막을 스퍼터링방식으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 티타늄이 분산된 백금막은 백금막을 증착한 후 상기 백금막으로 티타늄이온을 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 티타늄이 분산된 백금막은 백금을 포함한 소오스와 티타늄을 포함한 소오스를 이용하여 화학기상증착방식으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 플러그용 도전막은 도핑된 폴리실리콘막 또는 고융점 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 금속 실리사이드막을 형성하는 단계는상기 기판 전면에 금속막을 형성하는 단계;상기 금속막이 형성된 기판을 열처리하는 단계; 및,상기 미반응된 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 6 항에 있어서, 상기 금속은 티타늄 박막으로 100 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 6 항에 있어서, 상기 열처리는 급속열처리로 500 내지 750℃의 온도에서 10 내지 30초 동안 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 6 항에 있어서, 상기 미반응된 금속막을 제거하는 단계는 NH4OH, H2O2및 H2O의 혼합용액을 이용한 습식식각으로 60 내지 90℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 6 항에 있어서, 상기 미반응된 금속막을 제거하는 단계 이후에, 700 내지 850℃의 온도에서 급속열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 유전체막은 BST 및 Ta2O5와 같은 고유전율을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 상부전극용 물질막은 폴리실리콘막, 티타늄 질화막, 및 백금막 중 선택되는 하나의 물질 또는 이의 결합으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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